CN110463034B - 数字功率放大器 - Google Patents

Abstract

本申请公开了一种数字功率放大器，属于功率放大器领域，所述数字功率放大器包括：第一DSM、第二DSM、第一PWM、第二PWM、低通滤波器、数字上变频器、梳状滤波器和功率放大器；第一PWM与第一DSM耦合，用于调制第一DSM输入第一DSM信号，并输出第一PWM信号；第二PWM与第二DSM耦合，用于调制第二DSM输入的第二DSM信号，并输出第二PWM信号；低通滤波器分别与第一PWM和第二PWM耦合；数字上变频器与低通滤波器耦合，用于调制低通滤波后的第一PWM信号和低通滤波后的第二PWM信号，并输出预定射频频率的第三PWM信号；梳状滤波器与数字上变频器耦合，用于抑制第三PWM信号的PWM谐波；功率放大器与梳状滤波器耦合，用于对谐波抑制后的第三PWM信号进行功率放大处理。

Description

数字功率放大器

技术领域

本申请涉及功率放大器领域，特别涉及一种数字功率放大器(英文：DigitalPower Amplifier，简称：DPA)。

背景技术

随着通信系统的不断发展，诸如基站、手机等小型化通信系统对发射机的功耗要求、成本要求和集成度要求越来越高。配置有数字功率放大器的全数字发射机(英文：AllDigital Transmitter，简称：ADT)因具备低功耗、低成本以及高集成度的特点，被广泛应用在小型化通信系统中。

相关技术中，DPA采用差分累计调制(英文：Delta-Sigma Modulation，简称：DSM)+脉冲宽带调制(英文：Pulse Width Modulation，简称：PWM)的架构。工作状态下，DPA接收到基带数字信号后，对该基带数字信号依次进行DSM调制、PWM调制、数字上变频和功率放大处理，输出射频大功率信号，并最终通过天线对该射频大功率信号进行发射。

然而，DPA处理基带数字信号的过程中，由于PWM的周期性，在PWM谐波的影响下，DPA最终输出的射频大功率信号的信号质量较差；并且，在数字上变频处理过程中，混叠进入带内的噪声较高，导致输出的射频大功率信号的带内信噪比较低。

发明内容

为了解决相关技术中DPA输出的射频大功率信号的信号质量较差，且射频大功率信号的带内信噪比较低的问题，本申请实施例提供了一种数字功率放大器。

第一方面，本申请提供了一种数字功率放大器，该数字功率放大器包括：

第一DSM、第二DSM、第一PWM、第二PWM、低通滤波器、数字上变频器、梳状滤波器和功率放大器；

第一PWM与第一DSM耦合，用于调制第一DSM输入的第一DSM信号，并向低通滤波器输出第一PWM信号；

第二PWM与第二DSM耦合，用于调制第二DSM输入的第二DSM信号，并向低通滤波器输出第二PWM信号，第一DSM信号和第二DSM信号的相位差为90°；

低通滤波器分别与第一PWM和第二PWM耦合，用于对第一PWM信号和第二PWM信号进行低通滤波处理，并向数字上变频器输出低通滤波后的第一PWM信号和低通滤波后的第二PWM信号；

数字上变频器与低通滤波器耦合，用于调制低通滤波后的第一PWM信号和低通滤波后的第二PWM信号，并向梳状滤波器输出预定射频频率的第三PWM信号；

梳状滤波器与数字上变频器耦合，用于抑制第三PWM信号的PWM谐波，并向功率放大器输出谐波抑制后的第三PWM信号；

功率放大器与梳状滤波器耦合，用于对谐波抑制后的第三PWM信号进行功率放大处理。

通过在数字上变频器之前增设低通滤波器，从而利用该低通滤波器对第一PWM信号和第二PWM信号进行低通滤波处理，降低第一PWM信号和第二PWM信号的远端噪声，进而降低数字上变频过程中混叠进入带内的噪声，最终提高输出信号的带内信噪比。

另外，通过在数字上变频器之后增设梳状滤波器，从而利用该梳状滤波器对调制过程中产生的PWM谐波进行抑制，降低PWM谐波对输出信号所产生的影响，进而减小输出信号中的杂散，提高了输出信号的信号质量。

在一种可能的设计中，低通滤波器中包含第一低通滤波单元和第二低通滤波单元，第一低通滤波单元和第二低通滤波单元均为一阶低通滤波单元；

第一低通滤波单元与第一PWM耦合，用于将当前采样点的第一PWM信号与延迟一个采样点的第一PWM信号相加，输出低通滤波后的第一PWM信号；

第二低通滤波单元与第二PWM耦合，用于将当前采样点的第二PWM信号与延迟一个采样点的第二PWM信号相加，输出低通滤波后的第二PWM信号。

在一种可能的设计中，第一PWM信号和第二PWM信号均为三状态信号，三状态信号包括-1，0，1三种状态；

低通滤波后的第一PWM信号和低通滤波后的第二PWM信号均为五状态信号，五状态信号包括-2，-1，0，1，2五种状态。

利用结构简单的一阶低通滤波单元对PWM信号进行滤波处理时，只需要对PWM信号进行简单的延迟和加法运算，滤波处理的复杂度较低，从而降低了DPA的制造成本和整体功耗；同时，由于低通滤波处理后输出的PWM信号的状态(幅值)较少，使得后续进行信号处理时的复杂度得以降低，在确保DPA性能的同时，进一步降低了DPA的整体功耗。

在一种可能的设计中，数字上变频器中包含包括数字本振、第一乘法器、第二乘法器和加法器；

数字本振的频点为fs/4，数字本振用于输出同相本振信号和正交本振信号，同相本振信号和正交本振信号均为三状态信号，且同相本振信号和正交本振信号的相位差为90°，fs为采样频率，三状态信号包括-1，0，1三种状态；

第一乘法器分别与低通滤波器和数字本振耦合，用于根据同相本振信号将低通滤波后的第一PWM信号调制到预定射频频率；

第二乘法器分别与低通滤波器和数字本振耦合，用于根据正交本振信号将低通滤波后的第二PWM信号调制到预定射频频率；

加法器分别与第一乘法器和第二乘法器耦合，用于对第一乘法器和第二乘法器输出的信号相加，输出第三PWM信号。

在一种可能的设计中，低通滤波后的第一PWM信号和低通滤波后的第二PWM信号均为五状态信号，数字上变频器输出的第三PWM信号为五状态信号，五状态信号包括-2，-1，0，1，2五种状态。

通过将数字上变频器中数字本振的频点设置为fs/4，确保数字本振输出的同相本振信号和正交本振信号均为三状态信号，进而在利用该同相本振信号和正交本振信号对PWM信号进行调制时，调制出的PWM信号的状态数较少，有利于后续的信号处理。

在一种可能的设计中，梳状滤波器的冲激响应函数满足：

其中，N为第一DSM和第二DSM的输出位宽，M为第一PWM和第二PWM的调制周期，floor(M/4)为M/4的向下取整，M＝2^(N-1)。

在一种可能的设计中，梳状滤波器中包含l个级联的延迟单元和l个加法器，各个延迟单元用于输出延迟四个采样点的第三PWM信号；

第1个加法器用于将当前采样点的第三PWM信号与第1个延迟单元输出的第三PWM信号相加；

第i个加法器用于将第i-1个加法器输出的信号与第i个延迟单元输出的第三PWM信号相加，2≤i≤l。

在一种可能的设计中，数字上变频器输出的第三PWM信号为五状态信号，谐波抑制后的第三PWM信号为M+1状态信号。

采用上述梳状滤波器对第三PWM信号进行梳状滤波时，由于梳状滤波器的抑制带凹口对准PWM谐波位置，因此该梳状滤波器能够对PWM谐波进行抑制，减少DPA输出信号中的杂散；同时，该梳状滤波器仅进行简单的延迟和加法运算，实现复杂度和功耗较低；且梳状滤波后输出信号的幅值有限，有利于后续的信号处理。

在一种可能的设计中，功率放大器中包含功率映射单元、L个功率输出单元和合路器，L＝M/2；

功率映射单元与梳状滤波器耦合，用于将谐波抑制后的第三PWM信号拆分为L路三状态信号；

功率映射单元分别与L个功率输出单元耦合，用于将L路三状态信号映射到L个功率输出单元，各个功率输出单元用于对功率映射单元输入的三状态信号进行功率放大处理；

合路器分别与L个功率输出单元耦合，用于对L个功率输出单元输出的信号进行合路。

在一种可能的设计中，各个功率输出单元为开关电容功放(英文：SwitchedCapacitor Power Amplifier，简称：SCPA)，且各个SCPA用于输出三状态信号；

当谐波抑制后的第三PWM信号为+n时，L个功率输出单元中的n个功率输出单元用于输出+1状态的信号，L-n个功率输出单元用于输出0状态的信号；

当谐波抑制后的第三PWM信号为-n时，L个功率输出单元中的n个功率输出单元用于输出-1状态的信号，L-n个功率输出单元用于输出0状态的信号。

通过功率放大器中的功率映射单元将多幅值(L+1种幅值)信号拆分为多路三状态信号，并映射到多个功率输出单元，由各个功率输出单元分别对各自接收到的信号进行功率放大，最终实现射频大功率信号输出；由于各个功率放大单元均工作在开关状态，因此功率放大器实现简单且效率较高。

第二方面，本申请提供了一种芯片系统，用于实现第一方面或第一方面任一种可能的设计中所述的数字功率放大器。该芯片系统可以由芯片构成，也可以包含芯片和其他分立器件。所述芯片，可以是一种专用集成电路(Application-Specific IntegratedCircuit，ASIC)，也可以是其他形式的芯片。可选的，所述芯片系统还可以包含处理器，用于支持数字功率放大器实现上述方面中所涉及的功能，例如，获取上述方面中所涉及的信号和/或参数，进行上述方面中的数字功率放大处理过程。在一种可能的设计中，所述芯片系统还包括存储器，所述存储器，用于保存数字功率放大器必要的程序指令和数据。

附图说明

图1是相关技术提供的一种DPA的架构图；

图2是图1所示DPA在工作状态下的仿真性能图；

图3示出了本申请一个实施例提供的DPA的架构图；

图4是图3所示DPA中低通滤波器的结构示意图；

图5是图3所示DPA中数字上变频器、同相本振信号以及正交本振信号的示意图；

图6是图3所示DPA中梳状滤波器的结构示意图；

图7是图3所示DPA中功率放大器的结构示意图；

图8示出了本申请另一个实施例提供的DPA的架构图；

图9和10是本申请实施例提供的DPA的仿真性能图。

具体实施方式

下面将结合附图对本申请实施方式作进一步地详细描述。

请参考图1，其示出了相关技术提供的一种DPA的架构图。该DPA采用“DSM+PWM”的架构，该DPA中包含第一DSM 111、第二DSM 112、第一PWM 121、第二PWM 122、数字上变频器130和功率放大器140。

工作状态下，第一DSM 111用于接收上采样得到的同相(英文：Inphase，简称：I)信号，第二DSM 112用于接收上采样得到的正交(英文：Quadrature，简称：Q)信号，其中，I信号和Q信号的相位差为90°。

第一DSM 111对I信号进行调制后，向耦合的第一PWM 121输入第一DSM信号；第二DSM 112对Q信号进行调制后，向耦合的第二PWM 122输入第二DSM信号。

第一PWM 121和第二PWM 122分别对接收到的第一DSM信号和第二DSM信号进行调制，得到第一PWM信号和第二PWM信号，并将第一PWM信号和第二PWM信号输入数字上变频器130。

数字上变频器130接收到第一PWM信号和第二PWM信号后，分别将第一PWM信号和第二PWM信号调制到预定射频频率上，并通过内部的复用器(英文：Multiplexer，简称：MUX)对调制后的第一PWM信号和第二PWM信号进行复用，得到预定射频频率的PWM信号，并交由耦合的功率放大器140对其进行功率放大。

图1所示的DPA在工作状态下，由于第一PWM 121和第二PWM 122调制的周期性，DPA最终输出信号将受到PWM谐波的影响，导致频谱上出现较高的杂散。如图2所示，DPA输出信号中，距离主信号(位于2×10⁹Hz)最近的杂散(位于2.5×10⁹Hz)与主信号的振幅差值较小(约为3dB)。为了提高输出信号的质量，DPA的输出端需要设置具有较强抑制能力的滤波器，从而对该杂散进行滤除。但是，增加较强抑制能力的滤波器不仅会提高DPA的整体制造成本，降低DPA的集成度，还会增加DPA的整体功耗。

同时，数字上变频器130处理第一PWM信号和第二PWM的信号过程中，会进行信号移频和取实部处理，且进行取实部处理时，正负半频的信号将产生混叠，而负半频的噪声远大于正半频，导致混叠进入带内的噪声较高，进而导致输出信号的带内信噪比较低。

为了解决上述问题，本申请实施例示出的DPA中，通过在数字上变频器之前增设低通滤波器，从而利用该低通滤波器对第一PWM信号和第二PWM信号进行低通滤波处理，降低第一PWM信号和第二PWM信号的远端噪声，进而降低数字上变频过程中混叠进入带内的噪声，最终提高输出信号的带内信噪比；通过在数字上变频器之后增设梳状滤波器，从而利用该梳状滤波器对调制过程中产生的PWM谐波进行抑制，降低PWM谐波对输出信号所产生的影响，进而减小输出信号中的杂散，提高了输出信号的信号质量。下面采用示意性的实施例进行说明。

请参考图3，其示出了本申请一个实施例提供的DPA的架构图。该DPA包括第一DSM311、第二DSM 312、第一PWM 321、第二PWM 322、低通滤波器330、数字上变频器340、梳状滤波器350以及功率放大器360。

在一种可能的实施方式中，当图3所示的DPA用于多级级联架构中，且第一DSM 311和第二DSM 312为第一级DSM时，第一DSM 311和第二DSM 312的输入即为上采样的I信号和Q信号(I信号和Q信号的相位差为90°)，相应的，第一DSM 311对上采样的I信号进行调制后，输出第一DSM信号，第二DSM 312对上采样的Q信号进行调制后，输出第二DSM信号；当图3所示的DPA用于多级级联架构中，且第一DSM 311和第二DSM 312为第i级DSM时(i≥2)，第一DSM 311和第二DSM 312的输入即为第i-1级DSM输出的误差信号。为了方便描述，本实施例仅以第一DSM 311和第二DSM 312为第一级DSM为例进行示意性说明，并不对本申请构成限定。

可选的，第一DSM 311和第二DSM 312调制I、Q信号的过程中，对I、Q信号进行过采样、噪声整形以及抽取滤波等处理。

第一DSM 311和第二DSM 312完成信号调制后，分别向耦合的第一PWM 321和第二PWM 322输入第一DSM信号和第二DSM信号。

由于第一DSM 311和第二DSM 312输出的DSM信号均为高比特低采样率信号，不利于后续信号处理，因此，为了提高后续信号处理的效率，第一PWM 321接收到高比特低采样率的第一DSM信号后，对第一DSM信号进行调制，从而输出低比特高采样率的第一PWM信号。相似的，第二PWM 322对高比特低采样率的第二DSM信号进行调制，输出低比特高采样率的第二PWM信号。

在一种可能的实施方式中，当第一DSM 311和第二DSM 312的输出位宽均为N时(包含符号位)，第一PWM 321和第二PWM 322的调制周期为M＝2^(N-1)，即第一PWM 321对N bit的第一DSM信号进行调制后，输出调制周期为2^(N-1)的信号，其中，三状态信号包括-1，0，1三种状态，即第一PWM 321输出的第一PWM信号仅包含三种幅值。

为了降低数字上变频过程中混叠进入带内的噪声，针对第一PWM 321和第二PWM322输出的高采样率的三状态信号，DPA进一步通过低通滤波器330，分别对第一PWM信号和第二PWM信号进行低通滤波处理。

示意性的，低通滤波器330的结构如图4所示。该低通滤波器330中包含第一低通滤波单元331和第二低通滤波单元332，且第一低通滤波单元331与第一PWM 321耦合，第二低通滤波单元332与第二PWM 322耦合。相应的，第一低通滤波单元331用于对第一PWM信号进行低通滤波，第二低通滤波单元332则用于对第二PWM信号进行低通滤波。

在一种可能的实施方式中，第一低通滤波单元331和第二低通滤波单元332均为一阶低通滤波单元，且均包含延迟单元和加法器。如图4所示，以第一低通滤波单元331为例，第一低通滤波单元331中包含延迟单元331a和加法器331b，其中，该延迟单元331a用于输出延迟一个采样点的信号，加法器331b则用于对两路信号进行加法操作。

图4所示的第一低通滤波单元331对第一PWM信号进行低通滤波时，即将当前采样点的第一PWM信号与延迟一个采样点的第一PWM信号相加。第二低通滤波单元332的结构与第一低通滤波单元331的结构相似，用于将当前采样点的第二PWM信号与延迟一个采样点的第二PWM信号相加。

由于低通滤波器330会将当前采样点的PWM信号与延后一个采样点的PWM信号相加，因此，当输出的第一PWM信号和第二PWM信号均为三状态信号时，经过低通滤波后的第一PWM信号以及第二PWM信号均为五状态信号，该五状态信号即包含-2，-1，0，1，2共五种状态。

为了将信号调制到预定射频频率，经过低通滤波的PWM信号进一步输入数字上变频器340，由数字上变频器340将该信号调制到预定射频频率的载波上。

在一种可能的实施方式中，如图5所示，数字上变频器340中包含数字本振341、第一乘法器342、第二乘法器343和加法器344。

数字本振341用于输出同相本振信号(LO_I)和正交本振信号(LO_Q)，其中，同相本振信号和正交本振信号的相位差为90°。为了使DPA尽可能工作在开关状态，数字本振341的频点被设置为fs/4，在该频点下，数字本振341输出的同相本振信号和正交本振信号的频率均为fs/4(与预定射频频率相同)，且同相本振信号和正交本振信号均为三状态信号。

示意性的，如图5所示，数字本振341输出的同相本振信号的幅值为0→1→0→-1→0循环，输出的正交本振信号的幅值为1→0→-1→0→1循环。

第一乘法器342分别与低通滤波器和数字本振341耦合。当接收到低通滤波后的第一PWM信号和同相本振信号时，第一乘法器342对两路信号相乘，从而利用同相本振信号将低通滤波后的第一PWM信号调制到预定射频频率(即fs/4)。

与第一乘法器342相似的，第二乘法器343分别与低通滤波器和数字本振341耦合。当接收到低通滤波后的第二PWM信号和正交本振信号时，第二乘法器343对两路信号相乘，从而利用正交本振信号将低通滤波后的第二PWM信号调制到预定射频频率。

由于输出的同相本振信号和正交本振信号均为三状态信号，因此，经过第一乘法器342和第二乘法器343后，PWM信号的状态数保持不变，即输出的信号仍旧为五状态信号。

加法器344分别与第一乘法器342和第二乘法器343耦合。对于第一乘法器342和第二乘法器343输出的信号，加法器344将两者相加，并输出第三PWM信号。可选的，该加法器344可以被替换为复用器。

由于同相本振信号和正交本振信号均为三状态信号，且同一时刻下，同相本振信号和正交本振信号中必有一个信号的幅值为0，因此，第一乘法器342和第二乘法器343输出的五状态信号经由加法器343相加后，输出的第三PWM信号仍旧为五状态信号。

与相关技术中数字上变频器直接向功率放大器输入信号不同的是，本实施例中，为了降低PWM谐波对输出信号产生的影响，数字上变频器340之后还设置有梳状滤波器350。其中，该梳状滤波器350的抑制带凹口对准PWM谐波位置，从而起到抑制PWM谐波的效果。

梳状滤波器350为特殊的有限长单位冲激响应(英文：Finite Impulse Response，简称：FIR)滤波器，其结构与PWM的调制周期M相关。示意性的，如图6所示，该梳状滤波器350中包含l个级联的延迟单元351和l个加法器352，l＝floor(M/4)-1。

其中，延迟单元351用于输出延迟四个采样点的第三PWM信号，加法器352则用于对两路输入信号进行加法操作。

相应的，图6所示梳状滤波器350的冲激响应函数满足：

图6所示梳状滤波器350接收到数字上变频器340输出的第三PWM信号后，第1个延迟单元351输出延迟四个采样点的第三PWM信号，并由第1个加法器352对当前采样点的第三PWM信号和延迟四个采样点的第三PWM信号相加，由于第三PWM信号为五状态信号(-2至2共5种状态)，因此，第1个加法器352输出的信号为九状态信号(-4至4共9种状态)；进一步的，第2个延迟单元351输出延迟四个采样点的第三PWM信号，并由第2个加法器352对第1个加法器输出的信号与第2个延迟单元输出的第三PWM信号相加，输出十三状态信号(-6至6共13种状态)。以此类推，第l个加法器352对第l-1个加法器输出的信号与第l个延迟单元输出的第三PWM信号相加，最终输出M+1状态信号(-M/2至M/2共M+1种状态)。

采用梳状滤波器350对第三PWM信号进行滤波时，由于梳状滤波器350的抑制带凹口对准PWM谐波的位置，因此，经过梳状滤波后，第三PWM信号的PWM谐波得以抑制。并且，梳状滤波器350的结构简单，仅需要对第三PWM信号进行延迟和加法运算，实现复杂度较低；同时，由于梳状滤波后输出的信号的状态数(幅值)较少，因此，后续进行信号处理的复杂度较低。

为了提高输出信号的功率，梳状滤波器350输出的信号进一步通过功率放大器360进行功率放大。在一种可能的实施方式中，如图7所示，该功率放大器360中包括功率映射单元361、L个功率输出单元362和合路器363，其中，功率输出单元362的数量与梳状滤波器350输出信号的状态数有关，可选的，L＝M/2。

功率映射单元361的一端与梳状滤波器350耦合，另一端则分别与L个功率输出单元362耦合。为了使功率放大器360工作在开关状态，从而提高功率放大器360的效率，功率映射单元361接收到梳状滤波器350输出的多幅值信号(即梳状滤波后的第三PWM信号)后，将该多幅值信号拆分为L路三状态信号，并将L路三状态信号映射到L个功率输出单元362。

可选的，该功率映射单元361中包含取符号单元和取幅值单元。对于接收到的多幅值信号，功率映射单元361通过取符号单元提取多幅值信号的符号(+或-)，并通过取幅值单元提取多幅值信号的幅值，从而根据提取到的符号和幅值确定各路三状态信号的符号和幅值。

示意性的，当功率映射单元361接收到的梳状滤波后的第三PWM信号为+n(即多幅值信号为+n)时，功率映射单元361提取到符号为“+”且幅值为n，从而确定L路三状态信号中，n路三状态信号为+1，L-n路三状态信号为0；相似的，当功率映射单元361接收到的梳状滤波后的第三PWM信号为-n时，功率映射单元361提取到符号为“-”且幅值为n，从而确定L路三状态信号中，n路三状态信号为-1，L-n路三状态信号为0。

相应的，L个功率输出单元接收到各自的三状态信号后，对三状态信号进行功率放大，并通过耦合的合路器363对L路放大后的三状态信号进行合路输出。

在一种可能的实施方式中，各个功率输出单元362均为工作在开关状态，用于输出三状态信号(-1，0，1)的SCPA。当谐波抑制后的第三PWM信号为+n时，L个功率输出单元中的n个功率输出单元用于输出+1状态的信号(经过功率放大)，L-n个功率输出单元用于输出0状态的信号；当谐波抑制后的第三PWM信号为-n时，L个功率输出单元中的n个功率输出单元用于输出-1状态的信号(经过功率放大)，L-n个功率输出单元用于输出0状态的信号。

最终，合路器363对L个功率输出单元362输出的信号进行合路处理后，并将合路后的信号馈入天线，从而利用天线辐射出预定射频频率的大功率信号。

结合图3至7所示的实施例，在一个示意性的实施例中，该DPA的结构如图8所示。

图8所示的DPA中，第一DSM 811和第二DSM 812的输出位宽均为5bit(包含1bit的符号位)，第一PWM 821和第二PWM 822的调制周期即为2^(5-1)＝16。工作状态下，第一PWM 821和第二PWM 822对高比特低采样率的DSM信号进行调制后，输出低比特高采样率的第一PWM信号和第二PWM信号，其中，第一PWM信号和第二PWM信号为三状态信号。第一PWM信号和第二PWM信号输入低通滤波器830后，分别经过一阶低通滤波单元(Z^-1与加法器的组合)滤波，输出两路五状态信号。进一步的，数字上变频器840接收到输入的两路五状态信号输入后，将两路五状态信号调制到预定射频频率，并输出一路预定射频频率的五状态信号。梳状滤波器850接收预定射频频率的五状态信号，并通过内部的三个延时单元(Z-4)和三个加法器对该五状态信号进行梳状滤波处理，最终向功率放大器860输出十七状态信号，其中，该梳状滤波器850的冲激响应函数h＝[1 0 0 0 1 0 0 0 1 0 0 0 1]。功率放大器860中包括功率映射单元861、8个功率放大单元862和合路器863。功率映射单元861接收到输入的信号后，提取每个采样点对应信号的符号和幅值，生成一组8路信号(各路信号均为三状态信号)，并将8路信号映射到8个功率放大单元862，由8个功率放大单元862分别对各自接收到的信号进行功率放大，最终通过合路器863对8路放大后的信号进行合路输出，示意性的，当功率放大单元862均为SCPA时，输入信号与输出信号的关系如表一所示。

表一

采用本申请实施例提供的DPA输出射频大功率信号时，由于输入数字上变频器的信号预先经过了低通滤波，因此输入信号的远端噪声得以降低；相应的，数字上变频器对输入信号进行射频调制时，混入带内的噪声较少，提高了数字上变频器输出射频信号的带内信噪比。在仿真实验中，如图9所示，增设低通滤波器后，DPA最终输出信号的噪声得到明显降低。

另外，本申请实施例通过在数字上变频器后增设梳状滤波器，从而利用该梳状滤波器对数字上变频器输出的信号进行PWM谐波抑制，进一步提高了DPA输出信号的质量。在仿真实验中，如图10所示，增设梳状滤波器后，DPA输出的射频大功率信号在频谱上的杂散显著降低，且主信号(位于2×10⁹Hz)与最近的杂散(位于2.5×10⁹Hz)相差较大，后续无需设置滤波器(或设置性能较弱的滤波器)也能够得到质量较好的射频大功率信号，从而降低了DPA的制造成本和整体功耗。

本申请实施例中所述的数字功率放大器或其所包含的组成部分，可以是一种电路。该电路可以由芯片系统实现。所述芯片系统可以包括：中央处理器(英文：CentralProcessing，简称：UnitCPU)、通用处理器、数字信号处理器(英文：Digital SignalProcessing，简称：DSP)、专用集成电路(ASIC)、现场可编程门阵列(英文：Field-Programmable Gate Array，简称：FPGA)或者其他可编程逻辑器件、晶体管逻辑器件、分立器件、硬件部件或者上述器件的任意组合。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。所述数字功率放大器也可以是实现计算功能的组合，例如包含一个或多于一个微处理器组合，DSP和微处理器的组合等。

Claims (10)

1.一种数字功率放大器DPA，其特征在于，所述DPA包括：

第一差分累计调制器DSM、第二DSM、第一脉冲宽带调制器PWM、第二PWM、低通滤波器、数字上变频器、梳状滤波器和功率放大器；

所述第一PWM与所述第一DSM耦合，用于调制所述第一DSM输入的第一DSM信号，并向所述低通滤波器输出第一PWM信号；

所述第二PWM与所述第二DSM耦合，用于调制所述第二DSM输入的第二DSM信号，并向所述低通滤波器输出第二PWM信号，所述第一DSM信号和所述第二DSM信号的相位差为90°；

所述低通滤波器分别与所述第一PWM和所述第二PWM耦合，用于对所述第一PWM信号和所述第二PWM信号进行低通滤波处理，并向所述数字上变频器输出低通滤波后的第一PWM信号和低通滤波后的第二PWM信号；

所述数字上变频器与所述低通滤波器耦合，用于调制低通滤波后的第一PWM信号和低通滤波后的第二PWM信号，并向所述梳状滤波器输出预定射频频率的第三PWM信号；

所述梳状滤波器与所述数字上变频器耦合，用于抑制所述第三PWM信号的PWM谐波，并向所述功率放大器输出谐波抑制后的第三PWM信号；

所述功率放大器与所述梳状滤波器耦合，用于对谐波抑制后的第三PWM信号进行功率放大处理。

2.根据权利要求1所述的DPA，其特征在于，所述低通滤波器中包含第一低通滤波单元和第二低通滤波单元，所述第一低通滤波单元和所述第二低通滤波单元均为一阶低通滤波单元；

所述第一低通滤波单元与所述第一PWM耦合，用于将当前采样点的第一PWM信号与延迟一个采样点的第一PWM信号相加，输出所述低通滤波后的第一PWM信号；

所述第二低通滤波单元与所述第二PWM耦合，用于将当前采样点的第二PWM信号与延迟一个采样点的第二PWM信号相加，输出所述低通滤波后的第二PWM信号。

3.根据权利要求2所述的DPA，其特征在于，所述第一PWM信号和所述第二PWM信号均为三状态信号，所述三状态信号包括-1，0，1三种状态；

所述低通滤波后的第一PWM信号和所述低通滤波后的第二PWM信号均为五状态信号，所述五状态信号包括-2，-1，0，1，2五种状态。

4.根据权利要求1至3任一所述的DPA，其特征在于，所述数字上变频器中包含包括数字本振、第一乘法器、第二乘法器和加法器；

所述数字本振的频点为fs/4，所述数字本振用于输出同相本振信号和正交本振信号，所述同相本振信号和所述正交本振信号均为三状态信号，且所述同相本振信号和所述正交本振信号的相位差为90°，fs为采样频率，所述三状态信号包括-1，0，1三种状态；

所述第一乘法器分别与所述低通滤波器和所述数字本振耦合，用于根据所述同相本振信号将所述低通滤波后的第一PWM信号调制到所述预定射频频率；

所述第二乘法器分别与所述低通滤波器和所述数字本振耦合，用于根据所述正交本振信号将所述低通滤波后的第二PWM信号调制到所述预定射频频率；

所述加法器分别与所述第一乘法器和所述第二乘法器耦合，用于对所述第一乘法器和所述第二乘法器输出的信号相加，输出所述第三PWM信号。

5.根据权利要求4所述的DPA，其特征在于，所述低通滤波后的第一PWM信号和所述低通滤波后的第二PWM信号均为五状态信号，所述数字上变频器输出的所述第三PWM信号为五状态信号，所述五状态信号包括-2，-1，0，1，2五种状态。

6.根据权利要求1所述的DPA，其特征在于，

所述梳状滤波器的冲激响应函数满足：

其中，N为所述第一DSM和所述第二DSM的输出位宽，l为所述梳状滤波器中包含的延迟单元或者加法器的数量，M为所述第一PWM和所述第二PWM的调制周期，floor(M/4)为M/4的向下取整，M＝2^(N-1)。

7.根据权利要求6所述的DPA，其特征在于，所述梳状滤波器中包含l个级联的延迟单元和l个加法器，各个延迟单元用于输出延迟四个采样点的第三PWM信号；

第1个加法器用于将当前采样点的第三PWM信号与第1个延迟单元输出的第三PWM信号相加；

第i个加法器用于将第i-1个加法器输出的信号与第i个延迟单元输出的第三PWM信号相加，2≤i≤l。

8.根据权利要求7所述的DPA，其特征在于，所述数字上变频器输出的所述第三PWM信号为五状态信号，所述谐波抑制后的第三PWM信号为M+1状态信号。

9.根据权利要求5至8任一所述的DPA，其特征在于，所述功率放大器中包含功率映射单元、L个功率输出单元和合路器，L＝M/2，M为所述第一PWM和所述第二PWM的调制周期；

所述功率映射单元与所述梳状滤波器耦合，用于将所述谐波抑制后的第三PWM信号拆分为L路三状态信号；

所述功率映射单元分别与所述L个功率输出单元耦合，用于将所述L路三状态信号映射到所述L个功率输出单元，各个功率输出单元用于对所述功率映射单元输入的三状态信号进行功率放大处理；

所述合路器分别与所述L个功率输出单元耦合，用于对所述L个功率输出单元输出的信号进行合路。

10.根据权利要求9所述的DPA，其特征在于，各个功率输出单元为开关电容功放SCPA，且各个SCPA用于输出三状态信号；

当所述谐波抑制后的第三PWM信号为+n时，所述L个功率输出单元中的n个功率输出单元用于输出+1状态的信号，L-n个功率输出单元用于输出0状态的信号；

当所述谐波抑制后的第三PWM信号为-n时，所述L个功率输出单元中的n个功率输出单元用于输出-1状态的信号，L-n个功率输出单元用于输出0状态的信号。

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