KR100727409B1 - 펄스폭 변조 방법 및 이를 이용한 디지털 파워앰프 - Google Patents

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Abstract

펄스폭 변조방법은 한 주기동안 순차적으로 2n(n은 4 이상의 정수)번 카운트되는 n 비트의 펄스코드 변조(pulse code modulation, 이하 PCM) 카운트 신호 및 PCM 데이터의 값에 따라 펄스폭이 결정되는 서로 대칭인 제1 및 제2 펄스를 갖는 펄스폭 변조 신호를 생성하는 방법이다. 이때, n 비트의 PCM 데이터의 최하위비트를 0으로 설정하고, 이렇게 설정한 PCM 데이터를 이용하여 펄스폭 변조 신호를 생성하면 신호 대 잡음비와 고조파 왜곡율을 크게 개선할 수 있다. 펄스폭 변조방법은 m 비트의 PCM 데이터를 n 비트의 PCM 데이터로 시그마-델타 변조하는 단계를 더 포함할 수 있다.

Description

펄스폭 변조 방법 및 이를 이용한 디지털 파워앰프{Method of Pulse Width Modulation and Digital Power Amplifier Using the Same}
도 1 및 도 2는 종래의 펄스폭 변조 방법을 설명하기 위한 타이밍도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 펄스폭 변조 방법을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 디지털 파워앰프의 블록도이다.
도 6는 종래 기술에 의한 PWM 방법에 의한 PWM 신호의 노이즈와 본 발명의 일 실시예에 따른 PWM 방법에 의한 PWM 신호의 노이즈를 각각 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : PWM 회로 20 : 카운트 신호 생성회로
30 : PWM 증폭회로 40 : 시그마-델타 변조회로
본 발명은 펄스폭 변조에 관한 것으로, 더욱 상세하게는 신호 대 잡음비와 고조파 왜곡을 개선할 수 있는 펄스폭 변조 방법 및 펄스폭 변조회로와, 그러한 펄 스 폭 변조회로를 가지는 디지털 파워앰프에 관한 것이다.
디지털 파워앰프의 펄스폭 변조회로는 보통 펄스 코드 변조(pulse code modulation, PCM)된 디지털 오디오 데이터를 입력받는다. 디지털 도메인에서 직접 PCM 데이터를 PWM 신호로 변조할 수 있으며, 시그마 델타 변조(sigma-delta modulation, SDM) 등의 방법을 이용하여 PCM 데이터의 비트 수를 줄인 다음에 PWM 신호로 변조하는 방법도 있다.
펄스폭 변조 방법에는 펄스의 듀티를 이용하여 출력 신호의 진폭을 조절하는 방법이므로, PCM 데이터가 입력되는 주기나, 펄스폭 변조 신호로써 스위칭되는 D급 앰프의 스위칭 주기에 따라 여러 가지 방법이 있을 수 있고, 스위칭 주기의 중점을 기준으로 펄스를 비대칭적으로 생성할 수도 있고, 대칭적으로 생성할 수도 있다.
도 1 및 도 2는 종래의 펄스폭 변조 방법을 설명하기 위한 타이밍도이다. 도 1에서는, PCM 데이터는 -8부터 7까지 값들 중 하나의 값을 가지는 4 비트 데이터이며, 카운트 신호는 -8(1000)부터 +7(0111)까지 16 단계를 가지고 반복하여 카운팅된다. 카운트 신호의 주기와 PWM 신호의 스위칭 주기는 같다. 어느 시점에서 입력된 PCM 데이터가 0(0000)일 때, 비대칭 PWM 신호는 스위칭 주기의 중점을 기준으로 왼쪽의 8 단위는 고레벨이고 오른쪽의 8 단위는 저레벨을 가지면서 비대칭적으로 생성된다. 대칭 PWM 신호는 스위칭 주기의 중점의 좌우 각각 4단위는 고레벨이고, 그 바깥은 저레벨을 가지면서 대칭적으로 생성된다. 대칭 PWM 신호가 비대칭 PWM 신호에 비해 스위칭에 따른 노이즈 면에서 좀더 유리하다고 알려져 있다.
도 2에서는, PCM 데이터는 -4(100)에서 +3(011)까지 값들 중 하나의 값을 가 지는 3 비트 데이터이며, 카운트 신호는 -8(1000)부터 +7(0111)까지 16 단계를 가지고 반복하여 카운팅된다. PWM 신호는 카운트 신호의 한 주기 동안 두 번 입력되고 두 번 스위칭된다. 스위칭 주파수는 두 배로 되며, 가청 주파수 대역을 기준으로 볼 때 스위칭 주파수에 의한 노이즈 기여분은 상당히 낮아진다. 즉, 도 2B의 PWM 방법은 PCM 데이터의 비트 수를 줄이고 스위칭 주파수를 높인 것으로, 도 2A의 PWM 방법에 비해 높은 SNR 및 낮은 THD 특성을 가질 수 있지만 양자화오차는 훨씬 커진다.
한국특허공개번호 제2005-0112649호는 PCM 데이터의 주기가 카운트 신호의 카운팅 주기와 같으면서도, 출력되는 PWM 신호의 스위칭 주기는 카운트 신호의 카운팅 주기의 두 배인 PWM 방법에 대해 개시하고 있다. 상기 제2005-0112649호는 PCM 데이터의 비트 수를 유지하면서 PWM 신호의 스위칭 주기를 증가시킴으로써, 양자화 오차를 유지하면서도 비교적 높은 SNR 및 낮은 THD 특성을 얻으려는 것이다. 그러나 상기 제2005-0112649호는 하나의 PCM 데이터에서 생성되는 두 개의 PWM 펄스가 서로 다른 펄스폭을 가질 수 있으며, 이러한 비대칭성 때문에 생기는 노이즈를 피할 수 없다.
본 발명의 목적은 PWM 신호의 대칭성을 유지하면서 높은 SNR 및 낮은 THD 특성을 얻을 수 있는 펄스폭 변조 방법, 펄스폭 변조장치와 디지털 파워앰프을 제공하는 것이다.
본 발명의 일 실시예에 따른 펄스폭 변조방법은 한 주기동안 순차적으로 2n(n은 4 이상의 정수)번 카운트되는 카운트 신호를 주기적으로 생성하는 단계, n 비트의 제1 펄스코드 변조(pulse code modulation, 이하 PCM) 데이터를 입력받고, 상기 제1 PCM 데이터의 최하위비트를 0으로 설정한 제2 PCM 데이터를 생성하는 단계 및 상기 카운트 신호의 주기에 동기되어, 상기 카운트 신호의 한 주기 동안, 서로 대칭되는 파형을 가지면서 상기 제2 PCM 데이터의 각 자리의 계수에 대한 규칙에 따라 펄스폭이 결정되는 제1 및 제2 펄스를 갖는 펄스폭 변조(pulse width modulation, 이하 PWM)신호를 생성하는 단계를 포함한다.
실시예에 따라 상기 n은 4이고, 상기 제1 및 제2 펄스를 생성하는 단계는, 상기 제2 PCM 데이터가 양의 값일 때, 상기 제2 PCM 데이터의 4의 자리의 계수에 대해서는 상기 제1 및 제2 펄스 앞과 뒤에서 각각 한 단위시간만큼 상기 제1 및 제2 펄스의 펄스폭을 늘리며, 상기 PCM 데이터의 2의 자리의 계수에 대해서는 상기 제1 펄스의 앞 및 상기 제2 펄스의 뒤에서 각각 한 단위시간만큼 상기 제1 펄스 및 제2 펄스의 펄스폭을 늘리고, 상기 제2 PCM 데이터가 음의 값일 때, 상기 제2 PCM 데이터의 4의 자리의 계수에 대해서는 상기 제1 및 제2 펄스 앞과 뒤에서 각각 한 단위시간만큼 상기 제1 및 제2 펄스의 펄스폭을 좁히며, 상기 PCM 데이터의 2의 자리의 계수에 대해서는 상기 제1 펄스의 앞 및 상기 제2 펄스의 뒤에서 각각 한 단위시간만큼 상기 제1 펄스 및 제2 펄스의 펄스폭을 줄이는 규칙에 따라 상기 제1 및 제2 펄스를 생성하는 단계를 포함한다. 이때, 상기 단위시간은 상기 카운트 신 호의 한 주기를 2n으로 나눈 시간이다.
실시예에 따라, 상기 n은 4이고, 상기 제1 및 제2 펄스를 생성하는 단계는, 상기 제2 PCM 데이터가 양의 값일 때, 상기 제2 PCM 데이터의 4의 자리의 계수에 대해서는 상기 제1 및 제2 펄스 앞과 뒤에서 각각 한 단위시간만큼 상기 제1 및 제2 펄스의 펄스폭을 늘리며, 상기 PCM 데이터의 2의 자리의 계수에 대해서는 상기 제1 펄스의 뒤 및 상기 제2 펄스의 앞에서 각각 한 단위시간만큼 상기 제1 펄스 및 제2 펄스의 펄스폭을 늘리고, 상기 제2 PCM 데이터가 음의 값일 때, 상기 제2 PCM 데이터의 4의 자리의 계수에 대해서는 상기 제1 및 제2 펄스 앞과 뒤에서 각각 한 단위시간만큼 상기 제1 및 제2 펄스의 펄스폭을 좁히며, 상기 PCM 데이터의 2의 자리의 계수에 대해서는 상기 제1 펄스의 뒤 및 상기 제2 펄스의 앞에서 각각 한 단위시간만큼 상기 제1 펄스 및 제2 펄스의 펄스폭을 줄이는 규칙에 따라 상기 제1 및 제2 펄스를 생성하는 단계를 포함한다.
실시예에 따라 상기 n은 5이고, 상기 제1 및 제2 펄스를 생성하는 단계는, 상기 제2 PCM 데이터가 양의 값일 때, 상기 제2 PCM 데이터의 8의 자리의 계수에 대해서는 상기 제1 및 제2 펄스 앞과 뒤에서 각각 두 단위시간만큼 상기 제1 및 제2 펄스의 펄스폭을 늘리고, 상기 제2 PCM 데이터의 4의 자리의 계수에 대해서는 상기 제1 및 제2 펄스 앞과 뒤에서 각각 한 단위시간만큼 상기 제1 및 제2 펄스의 펄스폭을 늘리며, 상기 PCM 데이터의 2의 자리의 계수에 대해서는 상기 제1 펄스의 앞 및 상기 제2 펄스의 뒤에서 각각 한 단위시간만큼 상기 제1 펄스 및 제2 펄스의 펄스폭을 늘리는 규칙을 적용하고, 상기 제2 PCM 데이터가 음의 값일 때, 상기 제2 PCM 데이터의 8의 자리의 계수에 대해서는 상기 제1 및 제2 펄스 앞과 뒤에서 각각 두 단위시간만큼 상기 제1 및 제2 펄스의 펄스폭을 좁히며, 상기 제2 PCM 데이터의 4의 자리의 계수에 대해서는 상기 제1 및 제2 펄스 앞과 뒤에서 각각 상기 제1 및 제2 펄스의 펄스폭을 좁히고, 상기 PCM 데이터의 2의 자리의 계수에 대해서는 상기 제1 펄스의 앞 및 상기 제2 펄스의 뒤에서 각각 한 단위시간만큼 상기 제1 펄스 및 제2 펄스의 펄스폭을 좁히는 규칙을 적용하여 상기 제1 및 제2 펄스를 생성하는 단계를 포함한다.
실시예에 따라 상기 n은 5이고, 상기 제1 및 제2 펄스를 생성하는 단계는, 상기 제2 PCM 데이터가 양의 값일 때, 상기 제2 PCM 데이터의 8의 자리의 계수에 대해서는 상기 제1 및 제2 펄스 앞과 뒤에서 각각 두 단위시간만큼 상기 제1 및 제2 펄스의 펄스폭을 늘리고, 상기 제2 PCM 데이터의 4의 자리의 계수에 대해서는 상기 제1 및 제2 펄스 앞과 뒤에서 각각 한 단위시간만큼 상기 제1 및 제2 펄스의 펄스폭을 늘리며, 상기 PCM 데이터의 2의 자리의 계수에 대해서는 상기 제1 펄스의 뒤 및 상기 제2 펄스의 앞에서 각각 한 단위시간만큼 상기 제1 펄스 및 제2 펄스의 펄스폭을 늘리는 규칙을 적용하고, 상기 제2 PCM 데이터가 음의 값일 때, 상기 제2 PCM 데이터의 8의 자리의 계수에 대해서는 상기 제1 및 제2 펄스 앞과 뒤에서 각각 두 단위시간만큼 상기 제1 및 제2 펄스의 펄스폭을 좁히며, 상기 제2 PCM 데이터의 4의 자리의 계수에 대해서는 상기 제1 및 제2 펄스 앞과 뒤에서 각각 상기 제1 및 제2 펄스의 펄스폭을 좁히고, 상기 PCM 데이터의 2의 자리의 계수에 대해서는 상기 제1 펄스의 뒤 및 상기 제2 펄스의 앞에서 각각 한 단위시간만큼 상기 제1 펄스 및 제2 펄스의 펄스폭을 좁히는 규칙을 적용하여 상기 제1 및 제2 펄스를 생성하는 단계를 포함한다.
실시예에 따라 상기 펄스폭 변조 방법은, m 비트의 입력 PCM 데이터를 시그마-델타 변조하여 n 비트의 상기 제1 PCM 데이터를 생성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 펄스폭 변조장치는 카운트 신호 생성회로 및 펄스폭 변조회로를 포함한다. 상기 카운트 신호 생성회로는 한 카운트 주기동안 순차적으로 2n(n은 4 이상의 정수)번 카운트되는 카운트 신호를 생성한다. 상기 펄스폭 변조회로는 n 비트의 제1 펄스코드 변조(PCM) 데이터를 입력받아 상기 제1 PCM 데이터의 최하위비트를 0으로 설정한 제2 PCM 데이터를 생성하고, 상기 카운트 신호의 한 주기에 동기되어 상기 카운트 신호의 한 주기 동안, 상기 제2 PCM 데이터 값의 각 자리에 대한 규칙에 따라 펄스폭이 결정되는 서로 대칭인 제1 및 제2 펄스를 갖는 펄스폭 변조 신호를 생성한다.
본 발명의 다른 실시예에 따른 디지털 파워앰프는 카운트 신호 생성회로, 펄스폭 변조회로 및 PWM 증폭회로를 포함한다. 상기 카운트 신호 생성회로는 한 카운트 주기동안 순차적으로 2n(n은 4 이상의 정수)번 카운트되는 카운트 신호를 생성한다. 상기 펄스폭 변조회로는 n 비트의 제1 펄스코드 변조(PCM) 데이터를 입력받아 상기 제1 PCM 데이터의 최하위비트를 0으로 설정한 제2 PCM 데이터를 생성하고, 상 기 카운트 신호의 한 주기에 동기되어 상기 카운트 신호의 한 주기 동안, 상기 제2 PCM 데이터의 값에 따라 펄스폭이 결정되는 서로 대칭인 제1 및 제2 펄스를 갖는 펄스폭 변조(PWM) 신호를 생성한다.
상기 PWM 신호에 따라 부하를 구동하기 위한 구동 전류를 출력하는 PWM 증폭회로를 포함하는 것을 특징으로 하는 디지털 파워앰프.
실시예에 따라, 상기 디지털 파워 앰프는 m 비트의 입력 PCM 데이터를 시그마-델타 변조하여 n 비트의 상기 제1 PCM 데이터를 생성하는 시그마-델타 변조회로를 더 포함할 수도 있다.
실시예에 따라, 상기 PWM 증폭회로는 디급(class D) 출력단을 포함하거나, 저주파 통과 필터를 더 포함할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
일반적으로, 펄스폭 변조는 오디오 신호를 입력받아 오디오 신호의 크기에 비례하는 펄스폭 또는 듀티비(duty ratio)를 갖는 출력 신호를 생성하는 변조 방법이다. 예를 들어, 오디오 신호가 아날로그 값으로 0 또는 4 비트의 PCM 데이터로 0000일 때에 50%의 듀티비를 가질 수 있다. 오디오 신호가 아날로그 값으로 양의 값을 갖거나, 4 비트의 PCM 데이터로 0xxx(x는 0 또는 1인 값)의 값을 가질 때에는 50% 이상의 듀티비를 가지며, 반대로 오디오 신호가 아날로그 값으로 음의 값을 갖거나, 4비트의 PCM 데이터로 1xxx의 값을 가질 때에는 50%보다 작은 듀티비를 가질 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 펄스폭 변조 방법을 설명하기 위한 타이밍도이다. 실시예에 따라 듀티비는 얼마든지 달라질 수 있으며, 도 3 및 도 4에서 PCM 데이터 및 카운트 신호는 설명의 편의상 각각 4 비트 신호이다.
도 3 및 도 4를 참조하면, 카운트 신호는 -8(1000)부터 +7(0111)까지 순차적으로 1 비트씩 증가하면서 반복하여 클럭 신호에 따라 카운팅된다. PCM 데이터는 상기 카운트 신호가 -8(1000)일 때에 인가되며, 상기 카운트 신호가 +7(0111)까지 카운팅된 후 다시 -8(1000)이 되면 다음 PCM 데이터가 인가된다. 상기 PCM 데이터 및 카운트 신호에서 음수는 1의 보수(one's complement) 방식으로 표현된다.
4 비트의 PCM 데이터는 16 단계의 크기를 가지므로, 상기 카운트 신호의 1주기를 16개의 단위시간으로 구성하면, PWM 신호는 PCM 데이터의 크기에 따라 증감하는 단위시간만큼 펄스폭을 가지도록 함으로써 얻을 수 있다. 한편, PWM 신호는 PCM 데이터가 0(0000)일 때, 3~6번 단위시간에서 고레벨을 갖는 제1 펄스와 11~14번 단위시간에서 고레벨을 갖는 제2 펄스를 가질 수 있다. 이러한 PWM 신호를 기준 PWM 신호라고 하면, PWM 신호는 상기 기준 PWM 신호의 제1 및 제2 펄스의 펄스폭을 단위시간씩 확장하거나 축소하여 생성할 수 있다.
종래 기술에서는, PCM 데이터의 최하위비트 값(least significant bit, LSB)(PCM[0])이 1일 때, 제1 펄스 또는 제2 펄스의 어느 한 쪽에서만 한 단위시간만큼 확장 또는 감축한 PWM 신호가 생성된다. 이 경우, 제1 및 제2 펄스는 서로 대칭되지 않을 뿐 아니라 제1 및 제2 펄스의 듀티비가 서로 다르므로 혼변조 노이즈가 발생한다.
이와 달리, 본 발명의 실시예에서는 상기 PCM 데이터가 양수이든 음수이든, 상기 PCM 데이터의 최하위비트 값이 1일 때에 그 값을 강제로 0으로 변경한다. 따라서, 상기 제1 및 제2 펄스는 PCM 데이터의 한 주기 내에서 서로 대칭성을 유지할 수 있으며, 따라서 듀티비도 서로 같고 혼변조 노이즈를 방지할 수 있다.
도 3 및 도 4의 타이밍도를 참조하여 펄스폭 변조의 규칙을 설명하면 다음과 같다.
n 비트의 PCM 데이터의 값을 2의 승수로 나타내면 a020 + a121 + a222 + … + an -22n-2로 나타낼 수 있는데, 각 자리의 계수의 유무에 따라 각 자리에 대한 규칙이 적용되어 PWM 신호 내의 펄스폭이 결정된다. 예를 들어, 4비트 PCM 데이터 +7은 4+2+1로 나타낼 수 있고, 4의 자리의 계수와 2의 자리의 계수를 갖고 있으므로, PCM 데이터 +7이 입력되면 4와 2의 자리에 대한 규칙이 적용되어 PWM 신호가 만들어진다. 1의 자리의 계수, 즉 상기 PCM 데이터의 최하위비트의 값은 0으로 고정되므로 1의 자리에 대한 규칙은 규정하지 않는다.
PCM 데이터가 양일 때와 음일 때를 구분해서 설명한다. PCM 데이터가 양의 값을 가질 경우, 즉 PCM 데이터의 4번 비트(PCM[3])가 0인 경우는 다음과 같다.
4의 자리에 대한 규칙은 PCM 데이터가 4의 자리의 계수를 가질 때, PWM 신호의 고레벨 구간이 기준 PWM 신호에 대해 제1 및 제2 펄스 앞뒤에서 각각 한 단위시간씩 확장된다는 것이다. 2의 자리에 대한 규칙은 PCM 데이터가 2의 자리의 계수를 가질 때에, PWM 신호의 고레벨 구간은 기준 PWM 신호에 대해 제1 펄스의 앞과 제2 펄스의 뒤에서 각각 한 단위시간씩 확장되거나, 또는 제1 펄스의 뒤와 제2 펄스의 앞에서 각각 한 단위시간씩 확장된다는 것이다.
만약 PCM 데이터가 4의 자리의 계수와 2의 자리의 계수를 모두 가질 때에는, 먼저 4의 자리에 관한 규칙이 적용되고, 여기에 2의 자리에 관한 규칙이 더 적용된다. 즉, PWM 신호의 고레벨 구간은 기준 PWM 신호에 대해 제1 펄스의 앞의 두 단위 시간과 뒤의 한 단위시간, 제2 펄스의 앞의 한 단위시간과 뒤의 두 단위시간만큼 확장된다. 실시예에 따라 제1 펄스의 앞의 한 단위시간과 뒤의 두 단위시간, 제2 펄스의 앞의 두 단위시간과 뒤의 한 단위시간만큼 확장될 수도 있다.
PCM 데이터가 음의 값을 가질 경우, 즉 PCM 데이터의 4번 비트(PCM[3])가 1인 경우는 다음과 같다.
4의 자리에 대한 규칙은 PCM 데이터가 4의 자리의 계수를 가질 때, PWM 신호의 고레벨 구간이 기준 PWM 신호에 대해 제1 및 제2 펄스 앞뒤에서 각각 한 단위시간씩 감축된다는 것이다. 2의 자리에 대한 규칙은 PCM 데이터가 2의 자리의 계수를 가질 때에, PWM 신호의 고레벨 구간은 기준 PWM 신호에 대해 제1 펄스의 앞과 제2 펄스의 뒤에서 각각 한 단위시간씩 감축되거나, 또는 제1 펄스의 뒤와 제2 펄스의 앞에서 각각 한 단위시간씩 감축된다는 것이다.
만약 PCM 데이터가 4의 자리의 계수와 2의 자리의 계수를 모두 가질 때에는, 먼저 4의 자리에 관한 규칙이 적용되고, 여기에 2의 자리에 관한 규칙이 더 적용된다. 즉, PWM 신호의 고레벨 구간은 기준 PWM 신호에 대해 제1 펄스의 앞의 두 단위시간과 뒤의 한 단위시간, 제2 펄스의 앞의 한 단위시간과 뒤의 두 단위시간만큼 감축된다. 실시예에 따라 제1 펄스의 앞의 한 단위시간과 뒤의 두 단위시간, 제2 펄스의 앞의 두 단위시간과 뒤의 한 단위시간만큼 감축될 수도 있다. 더 나아가 PCM 데이터의 값이 -8(1000)일 때에는 8 단위시간만큼 감축되므로 PWM 신호의 듀티비는 0%일 수 있다.
실시예에 따라, PCM 데이터 및 카운트 신호가 5 비트 신호이고, 카운트 신호 의 한 주기는 32 단위시간을 포함할 수도 있다. 이 경우, 펄스폭 변조 방법은 8의 자리에 대한 규칙, 즉 상기 PCM 데이터가 8의 자리의 계수를 가질 때에 제1 및 제2 펄스의 앞뒤에서 두 단위시간만큼 각각 확장 또는 감축하는 규칙을 더 포함할 수 있다. 이 경우에도, 상기 PCM 데이터의 최하위비트는 강제로 0으로 고정된다.
위의 규칙은 다음과 같이 일반화할 수 있다. n 비트의 PCM 데이터 중 최하위 비트를 0으로 설정한다. 상기 PCM 데이터의 2k(1<k<n-1인 정수)의 자리의 계수에 대해서는 상기 제1 및 제2 펄스 앞뒤에서 각각 2(k-2)개의 단위시간만큼 상기 PCM 데이터의 부호에 따라 상기 제1 및 제2 펄스의 펄스폭을 늘이거나 줄이는 규칙을 적용한다. 상기 PCM 데이터의 2의 자리의 계수에 대해서는 상기 제1 펄스의 앞 및 상기 제2 펄스의 뒤에서 각각 한 단위시간만큼 상기 제1 펄스 및 제2 펄스의 펄스폭을 늘리거나 줄이는 규칙을 적용한다. 실시예에 따라서, 상기 PCM 데이터의 2의 자리의 계수에 대해서 상기 제1 펄스의 뒤 및 상기 제2 펄스의 앞에서 각각 한 단위시간만큼 상기 제1 펄스 및 제2 펄스의 펄스폭을 늘리거나 줄이는 규칙을 적용한다.
도 3의 1번 PWM 신호는 상기 카운트 신호의 1 주기 동안 두 번 스위칭하는 두 개의 대칭형 PWM 신호이다. 크기가 0(0000) 또는 +1(0010)인 PCM 데이터를 펄스폭 변조한 신호라 할 수 있다.
도 3의 2번 PWM 신호는 크기가 +2(0010) 또는 +3(0011)인 PCM 데이터에 대한 PWM 신호로서, 2의 자리에 대한 규칙을 적용한 것이다. 기준 PWM 신호의 제1 펄스의 앞과 제2 펄스의 뒤에서 한 단위시간씩 펄스폭을 각각 확장하여, 기준 PWM 신호 에 비해 2 단위시간만큼 넓다.
도 3의 3번 PWM 신호는 크기가 +4(0100) 또는 +5(0101)인 PCM 데이터에 대한 PWM 신호로서, 4의 자리에 대한 규칙을 적용한 것이다. 기준 PWM 신호의 제1 펄스의 앞과 제2 펄스의 뒤에서 한 단위시간씩 펄스폭을 각각 확장하여, 기준 PWM 신호에 비해 4 단위시간만큼 넓다.
도 3의 4번 PWM 신호는 크기가 +6(0110) 또는 +7(0111)인 PCM 데이터에 대한 PWM 신호로서, 4의 자리에 대한 규칙과 2의 자리에 대한 규칙을 함께 적용한 것이다. 상기 기준 PWM 신호의 제1 펄스의 앞에서 두 단위시간, 뒤에서 한 단위시간의 펄스폭을 확장하고, 제2 펄스는 상기 기준 PWM 신호의 제2 펄스의 앞에서 한 단위시간, 뒤에서 두 단위시간의 펄스폭을 각각 확장하여, 기준 PWM 신호에 비해 6 단위시간만큼 더 넓다.
도 3의 5번 PWM 신호는 크기가 -1(1111) 또는 -2(1110)인 PCM 데이터를 펄스폭 변조한 신호로서, 2의 자리에 대한 규칙이 적용된 것이다. 기준 PWM 신호의 제1 펄스의 앞과 제2 펄스의 뒤에서 한 단위시간씩 펄스폭을 각각 감축하여, 기준 PWM 신호에 비해 2 단위시간만큼 좁다.
도 3의 6번 PWM 신호는 크기가 -3(1101) 또는 -4(1100)인 PCM 데이터를 펄스폭 변조한 신호로서, 4의 자리에 대한 규칙이 적용된 것이다. 기준 PWM 신호의 제1 펄스의 앞과 제2 펄스의 뒤에서 한 단위시간씩 펄스폭을 각각 감축하여, 기준 PWM 신호에 비해 4 단위시간만큼 좁다.
도 3의 7번 PWM 신호는 크기가 -5(1101) 또는 -6(1100)인 PCM 데이터를 펄스 폭 변조한 신호로서, 4의 자리에 대한 규칙 및 2의 자리에 대한 규칙이 함께 적용된 것이다. 상기 기준 PWM 신호의 제1 펄스의 앞에서 두 단위시간, 뒤에서 한 단위시간의 펄스폭을 감축하고, 제2 펄스는 상기 기준 PWM 신호의 제2 펄스의 앞에서 한 단위시간, 뒤에서 두 단위시간의 펄스폭을 각각 감축하여, 기준 PWM 신호에 비해 6 단위시간만큼 더 좁다.
크기가 -7(1001) 또는 -8(1000)인 PCM 데이터는 펄스폭 변조하면 기준 PWM 신호에 비해 8 단위시간만큼 좁아지므로 듀티비가 0%인 PWM 신호로 변조된다.
도 4는 본 발명의 다른 실시예에 따른 펄스폭 변조 방법을 설명하는 타이밍도로, 2의 자리의 계수에 대한 규칙이 도 3의 타이밍도에서 설명하는 실시예와 다르다.
도 4의 1번 PWM 신호는 도 3의 1번 PWM 신호와 동일하다. 크기가 0(0000) 또는 +1(0010)인 PCM 데이터를 펄스폭 변조한 신호라 할 수 있다.
도 4의 2번 PWM 신호는 크기가 +2(0010) 또는 +3(0011)인 PCM 데이터에 대한 PWM 신호로서, 2의 자리에 대한 다른 규칙을 적용한 것이다. 기준 PWM 신호의 제1 펄스의 뒤와 제2 펄스의 앞에서 한 단위시간씩 펄스폭을 각각 확장하여, 기준 PWM 신호에 비해 2 단위시간만큼 넓다.
도 4의 3번 PWM 신호는 크기가 +4(0100) 또는 +5(0101)인 PCM 데이터에 대한 PWM 신호로서, 4의 자리에 대한 규칙을 적용한 것이다. 도 3의 3번 PWM 신호와 같다.
도 4의 4번 PWM 신호는 크기가 +6(0110) 또는 +7(0111)인 PCM 데이터에 대한 PWM 신호로서, 4의 자리에 대한 규칙과 2의 자리에 대한 규칙을 함께 적용한 것이다. 상기 기준 PWM 신호의 제1 펄스의 앞에서 한 단위시간, 뒤에서 두 단위시간의 펄스폭을 확장하고, 제2 펄스는 상기 기준 PWM 신호의 제2 펄스의 앞에서 두 단위시간, 뒤에서 한 단위시간의 펄스폭을 각각 확장하여, 기준 PWM 신호에 비해 6 단위시간만큼 더 넓다.
도 4의 5번 PWM 신호는 크기가 -1(1111) 또는 -2(1110)인 PCM 데이터를 펄스폭 변조한 신호로서, 2의 자리에 대한 규칙이 적용된 것이다. 기준 PWM 신호의 제1 펄스의 뒤와 제2 펄스의 앞에서 한 단위시간씩 펄스폭을 각각 감축하여, 기준 PWM 신호에 비해 2 단위시간만큼 좁다.
도 4의 6번 PWM 신호는 크기가 -3(1101) 또는 -4(1100)인 PCM 데이터를 펄스폭 변조한 신호로서, 4의 자리에 대한 규칙이 적용된 것이다. 도 3의 6번 PWM 신호와 같다.
도 4의 7번 PWM 신호는 크기가 -5(1101) 또는 -6(1100)인 PCM 데이터를 펄스폭 변조한 신호로서, 4의 자리에 대한 규칙과 2의 자리에 대한 규칙이 함께 적용된 것이다. 상기 기준 PWM 신호의 제1 펄스의 앞에서 한 단위시간, 뒤에서 두 단위시간의 펄스폭을 감축하고, 제2 펄스는 상기 기준 PWM 신호의 제2 펄스의 앞에서 두 단위시간, 뒤에서 한 단위시간의 펄스폭을 각각 감축하여, 기준 PWM 신호에 비해 6 단위시간만큼 더 좁다.
도 5는 본 발명의 일 실시예에 따른 디지털 파워앰프의 블록도이다. 도 5를 참조하면, 디지털 파워앰프는 펄스폭 변조회로(10), 카운트 신호 발생 회로(20), PWM 앰프(30) 및 시그마 델타 변조회로(SDM circuit)(40)를 포함한다.
상기 카운트 신호 발생 회로(20)는 2n 개의 카운트 단계를 반복적으로 카운트하는 카운트 신호(PCNT)를 생성하여 상기 시그마-델타 변조회로(40) 및 펄스폭 변조회로(10)에 제공한다.
상기 시그마-델타 변조회로(40)는 디지털 신호처리(DSP) 회로(미도시)로부터 m 비트의 PCM 데이터를 제공받고, 상기 카운트 신호(PCNT)에 따라 상기 m 비트의 PCM 데이터에 대해 시그마-델타 변조를 수행하여 n 비트의 PCM 데이터를 생성한다. 이때 n은 m보다 작은 양의 정수이다. 예를 들어, 시디(compact disc) 수준의 음질을 가지는 16 비트의 PCM 데이터는 시그마-델타 변조를 통해 5 비트 또는 4 비트의 PCM 데이터로 변조될 수 있다.
시그마-델타 변조회로를 거치지 않고 m 비트의 PCM 데이터에 대해 직접 펄스폭 변조하는 방법도 가능하다. 하지만, 예를 들어 44.8kHz, 16비트의 PCM 데이터를 직접 펄스폭 변조하려면 고성능의 디지털 신호처리 로직을 이용하여야 한다. 시그마-델타 변조를 이용하면 가청 주파수 대역에서 큰 노이즈 없이 비트의 수를 크게 줄일 수 있기 때문에, 음질을 조금 희생하는 대신 시스템을 소형화하고 전력 소모를 줄이는 것이 더 유리하다.
상기 펄스폭 변조회로(20)는 상기 n 비트의 PCM 데이터를 카운트 신호(PCNT)에 맞춰 펄스폭 변조(pulse width modulation, 이하 PWM)하여 PWM 출력 신호(PWMO)를 출력한다. 이때, 상기 PWM 출력 신호는 도 3 또는 도 4와 관련하여 상술한 펄스 폭 변조 규칙에 따라 생성된다.
상기 PWM 앰프(30)는 상기 PWM 신호(PWMO)에 따라 스피커를 구동할 수 있도록 증폭된 출력 전류를 출력한다. 실시예에 따라 상기 PWM 앰프(30)는 풀업 소자(31) 및 풀다운 소자(33)로 구성된 디급(Class D) 앰프일 수 있다. 상기 풀업 소자(31) 및 풀다운 소자(33)는 각각 상기 PWM 출력 신호(PWMO)에 따라 스위칭된다. 상기 풀업 소자(31)에는 PMOS 트랜지스터(32)가 사용되고, 상기 풀다운 소자(33)에는 NMOS 트랜지스터(34)가 사용될 수 있다. 실시예에 따라 상기 PWM 앰프(30)는 디급 앰프의 출력에 연결된 저주파 통과 필터(low pass filter)(35)를 더 포함할 수도 있다.
상기 시그마-델타 변조회로(40) 및 카운트 신호 발생회로(20)에는 클럭 신호(CLK)가 공급되므로, 각각의 회로 블록들은 상기 클럭 신호(CLK)에 의해 동기되어 동작한다.
당해 기술 분야에 지식이 있는 자라면 누구나 상술한 펄스폭 변조 규칙에 따라 펄스폭 변조 신호를 생성할 수 있는 펄스폭 변조회로를 다양하게 구성할 수 있으므로, 상기 펄스폭 변조회로(20) 내부의 구체적인 회로는 여기서 제시하지 않는다. 본 발명의 이점은, 펄스폭 변조신호가 상술한 펄스폭 변조 규칙 또는 이와 균등한 규칙에 따라 생성된다는 점에 있다. 상기 규칙을 구현하는 하드웨어 내지 소프트웨어 기법은 당해 기술 분야에 지식이 있는 자가 얼마든지 선택할 수 있다.
도 6은 종래 기술에 의한 PWM 방법에 의한 PWM 신호의 노이즈와 본 발명의 일 실시예에 따른 PWM 방법에 의한 PWM 신호의 노이즈를 각각 나타낸 그래프이다. 펄스폭 변조회로에 입력되는 PCM 데이터와 카운트 신호는 4 비트 신호이며, 시그마 델타 변조회로에 입력되는 PCM 데이터는 1kHz의 오디오 신호를 48kHz로 샘플링한 16 비트의 PCM 데이터이다. 각 그래프 A, B의 가로축은 로그 스케일의 주파수(kHz)를 나타내며, 세로축은 데시벨(dB) 단위의 PWM 신호를 나타낸다.
도 6을 참조하면, 두 그래프에서 모두 오디오 신호는 -20dB 정도의 크기이며, 192kHz 주변 대역에서 최고 약 -100dB 정도의 노이즈를 가진다. 하지만 이러한 샘플링 주파수에 의한 노이즈는 가청 주파수 대역(20Hz ~ 20kHz)에서는 거의 영향이 없다.
그런데, 그래프 B에서 종래의 PWM 방법에 의한 PWM 신호는 24kHz 주변 대역에서 최고 약 -95dB 정도의 노이즈를 가진다. 이 노이즈는 PCM 데이터의 최하위비트(least significant bit, LSB)에 의해 PWM 신호가 비대칭성을 갖게 되기 때문에 생긴다. 그래프 B의 10kHz 대역에서는 -20dB의 오디오 신호에 대비하여 SNR이 80dB정도에 불과하다. 사람의 청각은 가청 주파수 대역 중 고음 영역의 노이즈에 더 민감하기 때문에, 종래의 PWM 방법에 의한 PWM 신호는 음질에 상당한 영향을 줄 수 있다.
그래프A에서 본 발명의 일 실시예에 따른 PWM 방법에 의한 PWM 신호는 24kHz 주변 대역에서 -120dB 정도의 노이즈만을 가지며, 가청 주파수 대역 전반에 걸쳐 -20dB의 오디오 신호에 대비하여 SNR이 약 105dB 정도로 종래의 PWM 방법에 비해 10dB ~ 20dB 정도 우수하다. PCM 데이터의 최하위비트를 0으로 고정시킴에도 불구하고 오디오 신호는 거의 왜곡되지 않는다.
본 발명의 일 실시예에 따른 PWM 방법은 PCM 데이터의 최하위비트를 0으로 고정시키고 PCM 데이터의 한 주기에 두 번의 PWM 펄스를 생성함으로써, 카운트 신호의 비트 수를 증가시키지 않고도, 스위칭에 의해 생성되는 노이즈를 가청 주파수 대역에서 억제할 수 있고 SNR 특성을 크게 개선하면서 음질의 변화는 최소화할 수 있다. 본 발명의 일 실시예에 따른 PWM 방법은 시그마-델타 변조를 이용하여 PCM 데이터의 비트 수를 줄이면서, 동시에 샘플링에 의한 노이즈를 가청 주파수 대역에서 억제할 수 있고, SNR 특성을 크게 개선할 수 있다.
본 발명의 일 실시예에 따른 PWM 장치는 PCM 데이터의 최하위비트를 0으로 고정시키고 PCM 데이터의 한 주기에 두 번의 PWM 펄스를 생성함으로써, 시스템의 클럭을 증가시키거나 복잡한 디지털 처리 장치를 사용하지 않으면서도 음질의 손실을 최소화하고 가청 주파수 대역에서 노이즈를 억제하여 SNR 특성을 크게 개선할 수 있다.
본 발명의 일 실시예에 따른 디지털 파워앰프는 PCM 데이터의 LSB를 0으로 고정시키고 PCM 데이터의 한 주기에 두 번의 PWM 펄스를 생성하는 펄스폭 변조회로를 포함함으로써, 시스템의 클럭을 증가시키거나 복잡한 디지털 처리 장치를 사용하지 않으면서도, 음질의 손실을 최소화하고 가청 주파수 대역에서 노이즈를 억제하여 SNR 특성을 크게 개선할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 한 카운트 주기 동안 클럭 신호를 2n번 카운트하여 카운트 신호를 생성하는 단계;
    n 비트의 펄스 코드 변조(pulse code modulation, 이하 PCM) 데이터를 입력받는 단계; 및
    상기 n 비트 PCM 데이터의 양의 값과 음의 값에 대하여, 상기 카운트 신호의 한 주기 내에서 서로 대칭인 제1 펄스와 제2 펄스를 포함하고, 상기 제1 펄스와 상기 제2 펄스의 같은 펄스 폭은 상기 n 비트 PCM 데이터에서 최상위 비트와 최하위 비트를 제거한 나머지 PCM 데이터의 각 비트의 값에 의하여 각각 결정되는 펄스 폭 변조(pulse width modulation, 이하 PWM) 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 펄스 폭 변조 방법.
  2. 제1항에 있어서, 상기 n은 4이상의 자연수이며, 상기 같은 펄스 폭은 상기 n 비트 PCM 데이터가 나타낼 수 있는 2가지 정수값을 나타내는 것을 특징으로 하는 펄스 폭 변조 방법.
  3. 제1항에 있어서, 상기 n 비트 PCM 데이터의 최상위 비트는 상기 n 비트 PCM 데이터가 양의 값인지 음의 값인지를 나타내는 것을 특징으로 하는 펄스 폭 변조 방법.
  4. 제3항에 있어서, 상기 카운트 신호의 주기가 2n 개의 단위 시간 간격으로 구성되며, 상기 n 비트 PCM 데이터가 양의 값을 나타낼 때,
    상기 n 비트 PCM 데이터의 최하위 비트로부터 x-번째 비트가 미리 결정된 비트 값이면, 상기 단위 시간 간격의 x 번 만큼 상기 같은 펄스 폭을 증가시키는 단계를 더 포함하며, 상기 제1 펄스와 상기 제2 펄스는 상기 카운트 신호의 중심점을 기준으로 대칭을 유지하는 것을 특징으로 하는 펄스 폭 변조 방법.
  5. 제3항에 있어서, 상기 카운트 신호의 주기가 2n 개의 단위 시간 간격으로 구성되며, 상기 n 비트 PCM 데이터가 음의 값을 나타낼 때,
    상기 n 비트 PCM 데이터의 각 비트의 보수를 취하고, 제2 최하위 비트에 1을 더하여 수정된 n 비트 PCM 데이터를 생성하는 단계; 및
    상기 수정된 n 비트 PCM 데이터의 최하위 비트로부터 x 번째 비트가 미리 결정된 비트 값이면, 상기 단위 시간 간격의 x 번 만큼 상기 같은 펄스 폭을 감소시키는 단계를 더 포함하며, 상기 제1 펄스와 상기 제2 펄스는 상기 카운트 신호의 중심점을 기준으로 대칭을 유지하는 것을 특징으로 하는 펄스 폭 변조 방법.
  6. 제5항에 있어서, 상기 수정된 n 비트 PCM 데이터가 미리 결정된 값들이면, 상기 제1 펄스 및 상기 제2 펄스 없이 균일한 PWM 신호를 생성하는 더 포함하는 것을 특징으로 하는 펄스 폭 변조 방법.
  7. 한 카운트 주기 동안 클럭 신호를 2n번 카운트하여 카운트 신호를 생성하는 카운트 신호 생성 회로; 및
    n 비트의 펄스코드 변조(pulse code modulation, 이하 PCM) 데이터를 입력받아 상기 카운트 신호의 한 주기 내에서 서로 대칭인 제1 펄스와 제2 펄스를 포함하고, 상기 제1 펄스와 상기 제2 펄스의 같은 펄스 폭은 상기 n 비트 PCM 데이터에서 최상위 비트와 최하위 비트를 제거한 나머지 PCM 데이터의 각 비트의 값에 의하여 각각 결정되는 펄스 폭 변조(pulse width modulation, 이하 PWM) 신호를 생성하는 펄스 폭 변조 회로를 포함하는 것을 특징으로 하는 펄스 폭 변조 장치.
  8. 제7항에 있어서, 상기 n은 4이상의 자연수이며, 상기 같은 펄스 폭은 상기 n 비트 PCM 데이터가 나타낼 수 있는 2가지 정수값을 나타내는 것을 특징으로 하는 펄스 폭 변조 장치.
  9. 제7항에 있어서, 상기 n 비트 PCM 데이터의 최상위 비트는 상기 n 비트 PCM 데이터가 양의 값인지 음의 값인지를 나타내는 것을 특징으로 하는 펄스 폭 변조 장치.
  10. 제9항에 있어서, 상기 카운트 신호의 주기가 2n 개의 단위 시간 간격으로 구성되며, 상기 n 비트 PCM 데이터가 양의 값을 나타낼 때,
    상기 펄스 폭 변조 회로는 상기 n 비트 PCM 데이터의 최하위 비트로부터 x-번째 비트가 미리 결정된 비트 값이면, 상기 단위 시간 간격의 x 번 만큼 상기 같은 펄스 폭을 증가시키며, 상기 제1 펄스와 상기 제2 펄스는 상기 카운트 신호의 중심점을 기준으로 대칭을 유지하는 것을 특징으로 하는 펄스 폭 변조 장치.
  11. 제9항에 있어서, 상기 카운트 신호의 주기가 2n 개의 단위 시간 간격으로 구성되며, 상기 n 비트 PCM 데이터가 음의 값을 나타낼 때,
    상기 펄스 폭 변조 회로는 상기 n 비트 PCM 데이터의 각 비트의 보수를 취하고, 제2 최하위 비트에 1을 더하여 수정된 n 비트 PCM 데이터를 생성하고, 상기 수정된 n 비트 PCM 데이터의 최하위 비트로부터 x-번째 비트가 미리 결정된 비트 값이면, 상기 단위 시간 간격의 x 번 만큼 상기 같은 펄스 폭을 감소시키며, 상기 제1 펄스와 상기 제2 펄스는 상기 카운트 신호의 중심점을 기준으로 대칭을 유지하는 것을 특징으로 하는 펄스 폭 변조 장치.
  12. 제11항에 있어서, 상기 펄스 폭 변조 회로는 상기 수정된 n 비트 PCM 데이터가 미리 결정된 값들이면, 상기 제1 펄스 및 상기 제2 펄스 없이 균일한 PWM 신호를 생성하는 것을 특징으로 하는 펄스 폭 변조 장치.
  13. 한 카운트 주기 동안 클럭 신호를 2n번 카운트하여 카운트 신호를 생성하는 카운트 신호 생성 회로; 및
    n 비트의 펄스 코드 변조(pulse code modulation, 이하 PCM) 데이터를 입력받아 상기 카운트 신호의 한 주기 내에서 서로 대칭인 제1 펄스와 제2 펄스를 포함하고, 상기 제1 펄스와 상기 제2 펄스의 같은 펄스 폭은 상기 n 비트 PCM 데이터에서 최상위 비트와 최하위 비트를 제거한 나머지 PCM 데이터의 각 비트의 값에 의하여 각각 결정되는 펄스 폭 변조(pulse width modulation, 이하 PWM) 신호를 생성하는 펄스 폭 변조 회로; 및
    상기 PWM 신호에 따라 부하를 구동하기 위한 전류를 출력하는 PWM 증폭회로를 포함하는 것을 특징으로 하는 디지털 파워 앰프.
  14. 제13항에 있어서, 상기 n은 4이상의 자연수이고, 상기 같은 펄스 폭은 상기 n 비트 PCM 데이터가 나타낼 수 있는 2가지 정수값을 나타내는 것을 특징으로 하는 디지털 파워 앰프.
  15. 제13항에 있어서, 상기 n 비트 PCM 데이터의 최상위 비트는 상기 n 비트 PCM 데이터가 양의 값인지 음의 값인지를 나타내는 것을 특징으로 하는 디지털 파워앰프.
  16. 제15항에 있어서, 상기 카운트 신호의 주기가 2n 개의 단위 시간 간격으로 구성되며, 상기 n 비트 PCM 데이터가 양의 값을 나타낼 때,
    상기 펄스 폭 변조 회로는 상기 n 비트 PCM 데이터의 최하위 비트로부터 x-번째 비트가 미리 결정된 비트 값이면, 상기 단위 시간 간격의 x 번 만큼 상기 같은 펄스 폭을 증가시키며, 상기 제1 펄스와 상기 제2 펄스는 상기 카운트 신호의 중심점을 기준으로 대칭을 유지하는 것을 특징으로 하는 디지털 파워앰프.
  17. 제15항에 있어서, 상기 카운트 신호의 주기가 2n 개의 단위 시간 간격으로 구성되며, 상기 n 비트 PCM 데이터가 음의 값을 나타낼 때,
    상기 펄스 폭 변조 회로는 상기 n 비트 PCM 데이터의 각 비트의 보수를 취하고, 제2 최하위 비트에 1을 더하여 수정된 n 비트 PCM 데이터를 생성하고, 상기 수정된 n 비트 PCM 데이터의 최하위 비트로부터 x-번째 비트가 미리 결정된 비트 값이면, 상기 단위 시간 간격의 x 번 만큼 상기 같은 펄스 폭을 감소시키며, 상기 제1 펄스와 상기 제2 펄스는 상기 카운트 신호의 중심점을 기준으로 대칭을 유지하는 것을 특징으로 하는 디지털 파워앰프.
  18. 제17항에 있어서, 상기 펄스 폭 변조 회로는 상기 수정된 n 비트 PCM 데이터가 미리 결정된 값들이면, 상기 제1 펄스 및 상기 제2 펄스 없이 균일한 PWM 신호를 생성하는 것을 특징으로 하는 디지털 파워앰프.
  19. 제15항에 있어서, m 비트의 PCM 데이터를 시그마-델타 변조하여 n 비트의 상기 PCM 데이터를 생성하는 시그마 델타 변조 회로를 더 포함하는 것을 특징으로 하는 디지털 파워 앰프.
  20. 제15항에 있어서, 상기 PWM 증폭회로는 디급(clsaa D) 출력단을 포함하는 것을 특징으로 하는 디지털 파워 앰프.
  21. 제20항에 있어서, 상기 PWM 증폭회로는 저주파 통과 필터를 더 포함하는 것을 특징으로 하는 디지털 파워앰프.
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