WO2010061513A1 - 相補型パルス幅変調回路、およびデジタルアナログ変換装置 - Google Patents
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Definitions
- DAC Digital Analog Converter
- DAC Digital Analog Converter
- Multi-bit DAC is a method that prepares the number of bits corresponding to the bit weight of input digital data, such as PCM (Pulse Code Modulation) signal, and extracts the sum as an analog signal output. Becomes the operation unit time.
- PCM Pulse Code Modulation
- a complementary pulse width modulation circuit having signal output means for combining and outputting the synthesized first pulse width modulation signal and the second pulse width modulation signal, and a constant current source circuit And two sets of shunt circuits that divide each of the constant output currents supplied by the constant current source circuit into 1 ⁇ 2, and the respective currents that are halved by the shunt circuit are output by the complementary pulse width modulation circuit.
- First pulse of A differential current switch circuit that controls opening and closing with the modulation signal and the second pulse width modulation signal, a current synthesis circuit that synthesizes the output of the differential current switch circuit, and a current output from the current synthesis circuit is converted into a voltage. And a current-voltage conversion circuit.
- the positive polarity signal and the negative polarity signal of the first pulse width modulation signal generated by the signal generation means are combined, and the positive polarity signal of the second pulse width modulation signal is combined with the positive polarity signal.
- a negative-polarity signal is synthesized, and the synthesized first pulse width modulation signal and the second pulse width modulation signal are superimposed and outputted, thereby reducing switching noise and PWM output. Even if the peak value of the waveform varies, it is possible to improve the performance by realizing a low distortion transfer characteristic that is not easily affected by the variation.
- FIG. 1 is a block diagram showing a circuit configuration of a complementary pulse width modulation circuit according to a first embodiment of the present invention. It is a wave form diagram which shows operation
- 4 is a graph showing a comparison of the performance of a complementary pulse width modulation circuit according to Embodiment 1 of the present invention and a conventional complementary pulse width modulation circuit. It is a block diagram which shows the circuit structure of the digital analog converter based on Embodiment 2 of this invention. It is a wave form diagram which shows operation
- the selection switch circuits 22 and 23 receive the individual pulse width modulation signals (PWM # 1 and PWM # 2) in complementary relationship output from the signal generation circuit 10 as inputs, and are supplied to the control terminals.
- One of the pulse width modulation signals (PWM # 1 or PWM # 2) is selectively output to the adder circuit 24 by the two-cycle sampling synchronization signal (1/2 Sample).
- the selection switch circuits 22 and 23 output the positive polarity signal of the first pulse width modulation signal (PWM # 1) during the period in which the 1/2 cycle sampling synchronization signal (1/2 Sample) is positive.
- the input signal (IN) has a complementary relationship based on the sampling synchronization signal (Sample) generated in synchronization with the clock (CLK).
- a signal generation circuit 10 that generates a certain first pulse width modulation signal PWM # 1 and a second pulse width modulation signal PWM # 2, and a positive polarity signal (first signal of the generated first pulse width modulation signal)
- a signal output circuit for synthesizing a half cycle A) and a negative polarity signal (next half cycle B), and synthesizing and outputting the synthesized first pulse width modulation signal and second pulse width modulation signal. 20 reduces the number of times of switching, reducing switching noise, and realizing low distortion transfer characteristics that are less susceptible to fluctuations in the peak value of the PWM output waveform. And improved performance It is possible to provide a mold pulse width modulation circuit.
- FIG. FIG. 5 is a block diagram showing a circuit configuration of the digital-analog converter according to Embodiment 2 of the present invention.
- the digital-to-analog converter according to Embodiment 2 of the present invention splits a constant current source circuit 40 and a constant output current supplied by the constant current source circuit 40 in half.
- the first and second pulse width modulation signals having a complementary relationship are generated from the input signal based on the shunt circuit 50 and the sampling synchronization signal synchronized with the clock, and the positive polarity of the generated first pulse width modulation signal is generated.
- the type PWM circuit 30 synthesizes a positive signal and a negative signal of the first pulse width modulation signal (PWM # 1) generated by the signal output circuit 20, and the synthesized first pulse width. Two sets of the modulation signal (+) and the second pulse width modulation signal ( ⁇ ) that is complementary to the first pulse width modulation signal are supplied to the differential current switch circuit 60, and the differential type The switching of the current switches TR1 and TR2 constituting the current switch circuit 60 is controlled.
- the current synthesizing circuit 70 controls the opening and closing of the respective currents divided by 1 ⁇ 2 by the shunt circuit 50 by the differential current switch circuit 60, and synthesizes the outputs I 1 and I 2 of the differential current switch circuit 60 to generate currents.
- This is a circuit that supplies the voltage conversion circuit 80.
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Abstract
Description
マルチビットDACは、PCM(Pulse Code Modulation)信号等、入力されるデジタルデータのビット重みに応じた素子をビット数だけ用意し、総和をアナログ信号の出力として取り出す方式であり、この場合、サンプリング周波数が動作単位時間になる。
1ビットDACは、マルチビットDACと異なり重み付け素子を使わないため、微小振幅の直線性が高くなるが、ノイズシェーピング技術により量子化ノイズを可聴帯域外(20KHz)以上へ追いやるため、高周波帯域でのノイズが比較的多くなる。1ビットDACは、通常、2次から4次のノイズシェーパと組み合わせ、トータルとして16~18ビット程度のDA変換を行う。
PWM変換は、パルス幅によりその出力電圧を変化させる手法であり、入力信号の値に対応した幅のパルス信号を出力するものであるが、PWM出力波形には、そのパルス幅によって決まる振幅成分のそのパワー中心によって決まる位相成分が含まれる。そしてこの位相成分を無視してPWM変換を行えばサンプリング間隔がランダムなPWM出力波形が出力され、その出力波形は必然的に歪んでしまうことになる。
このため、歪率やSN比等の性能向上のためにPWM波周波数を上げようとすると、PWM出力波形周期とスイッチングの周期とが同じになっているためスイッチング回数が増え(ここでは毎周期2回のスイッチング)、これに伴い発生するスイッチングノイズと、このスイッチングに伴う不要輻射、非直線歪みを発生し、EMI(Electro Magnetic Interference)対策上不利になっていた。
実施の形態1.
図1は、この発明の実施の形態1に係る相補型パルス幅変調回路の回路構成を示すブロック図である。
タイミング回路は、入力信号(IN)と同期したタイミングで、クロック(CLK)とサンプリング同期信号(sample)とを生成し、2個のパラレルシリアル変換器を制御する。各パラレルシリアル変換器は、それぞれに入力信号(IN)がパラレル信号に変換されて供給される入力を、タイミング回路により出力されるサンプリング同期信号(Sample)とクロック(CLK)とによりシリアル変換して相補関係にある個々のパルス幅変調信号(PWM#1、PWM#2)に変換して信号出力手段としての信号出力回路20に出力する。
1/2周期分周回路21は、サンプリング同期信号(Sample)からサンプリング同期信号を1/2分周した1/2周期サンプリング同期信号を生成し、各選択スイッチ回路22、23の制御端子に出力するものである。
図3は、その中の+3の信号は抽出し、図1に示した回路構成と対応付けて示した波形図である。図3において、(a)はクロック(CLK),(b)は第1のパルス幅変調信号(PWM#1)、(c)は第2のパルス幅変調信号(PWM#2)、(d)は信号生成回路10の出力、(e)選択スイッチ回路22の出力、(f)選択スイッチ回路23の出力、(g)加算回路24の出力のそれぞれの信号波形を示す。
したがって、パルス幅変調信号は、最初の半周期では正極性、次の半周期では負極性のPWM出力波形が交互に選択出力されて構成されることになる。このとき、選択スイッチ回路22出力と選択スイッチ回路23出力は、一方が第1のパルス幅変調信号(PWM#1)を選択出力、他方が第2のパルス幅変調信号(PWM#2)を選択出力するため、互いに相補関係は維持でき、最終的には図3(g)に示されるように、加算回路24を介し、第1のパルス幅変調信号(PWM#1)と第2のパルス幅変調信号(PWM#2)とが合成され出力される。
また、相補関係にある2つのPWM出力波形の波高値にバラツキが発生し一定にならない場合においても、一方のPWM出力波形のみでも歪みが低減されることから波高値のバラツキの影響が受けにくくなり、したがって、低歪みの伝達特性を実現可能なΔΣ方式1ビットDACの相補型パルス変調回路を提供することができる。
勿論、入力信号は+5~-5に制限されるものではなく、相補型パルス幅変調回路に入力されるパラレルデータのビット数に応じて決まる入力信号全てに適用される。
図4は、PWM出力波形から理論式を導き歪みスペクトルを算出するプログラムに基づき、縦軸にPWM出力波形に含まれる歪み[dB]を、横軸に入力信号の周波数[fs]をそれぞれ目盛ったグラフに、従来の相補型PWM回路と、この発明の実施の形態1に係る相補型PWM回路の効果を比較して示した図である。
図5は、この発明の実施の形態2に係るデジタルアナログ変換装置の回路構成を示すブロック図である。
図5に示されるように、この発明の実施の形態2に係るデジタルアナログ変換装置は、定電流源回路40と、定電流源回路40により供給される一定の出力電流を各1/2に分流する分流回路50と、クロックに同期したサンプリング同期信号に基づき入力信号から相補関係にある第1と第2のパルス幅変調信号を生成し、生成される第1のパルス幅変調信号の正極性の信号と負極性の信号とを合成し、合成された第1のパルス幅変調信号と、第2のパルス幅変調信号とを2組出力する相補型PWM回路(ΔΣ1ビットDAC)30と、分流回路50で1/2分流したそれぞれの電流を相補型PWM回路30により出力される2組の第1のパルス幅変調信号と第2のパルス幅変調信号により開閉制御する各電流スイッチ(TR1、TR2)からなる差動型電流スイッチ回路60と、差動型電流スイッチ回路60の各電流スイッチ(TR1、TR2)の出力を合成する電流合成回路70と、電流合成回路70が出力する電流を電圧に変換する電流電圧変換回路80と、により構成したものである。
また、分流回路50は、定電流源回路40により供給される一定値の出力電流I0を各1/2に分流(1/2 I0)して差動型電流スイッチ回路60に供給する回路である。差動型電流スイッチ回路60は、相補型PWM回路30により出力される2組の第1のパルス幅変調信号と第2のパルス幅変調信号により開閉制御される電流スイッチであり、このとき、相補型PWM回路30は、信号出力回路20により生成される第1のパルス幅変調信号(PWM#1)の正極性の信号と負極性の信号とを合成し、当該合成された第1のパルス幅変調信号(+)と、第1のパルス幅変調信号とは相補関係にある第2のパルス幅変調信号(-)と、を2組、差動型電流スイッチ回路60に供給し、差動型電流スイッチ回路60を構成するそれぞれの電流スイッチTR1、TR2の開閉を制御する。
また、電流電圧変換回路80は、電流合成回路70により出力される電流を電圧(V=R×(I1-I2))に変換して、不図示のアナログ回路に出力する回路である。
単一の定電流源回路40により生成される直流出力I0は分流回路50により1/2分流され、それぞれの電流(1/2 I0)は差動型電流スイッチ回路60で開閉制御される。そして、電流合成回路70は、差動型電流スイッチ回路60を構成する各電流スイッチTR1とTR2の出力を合成し、電流電圧変換回路80を介して電圧値Vに変換して、不図示のアナログ回路に出力する。
したがって、ジッタによる非線形歪みやノイズの発生が低減される。このため、スイッチングノイズの低減をはかり、かつ、PWM出力波形の波高値にバラツキが発生してもその影響を受けにくい低歪みの伝達特性を実現して性能を向上させたデジタルアナログ変換装置を提供することができる。
Claims (3)
- クロックに同期して生成されるサンプリング同期信号に基づき、入力信号から相補関係にある第1のパルス幅変調信号と第2のパルス幅変調信号を生成する信号生成手段と、
前記信号生成手段により生成される第1のパルス幅変調信号の正極性の信号と負極性の信号とを合成し、また、第2のパルス幅変調信号の正極性の信号と負極性の信号とを合成し、前記合成された第1のパルス幅変調信号と第2のパルス幅変調信号とを合成して出力する信号出力手段と、
を備えたことを特徴とする相補型パルス幅変調回路。 - 前記信号出力手段は、
前記サンプリング同期信号から前記サンプリング同期信号を1/2分周した1/2周期サンプリング同期信号を生成する1/2周期分周回路と、
前記1/2周期分周回路により生成される1/2周期サンプリング同期信号が正の期間は、前記第1のパルス幅変調信号の正極性の信号、前記第2のパルス幅変調信号の負極性の信号をそれぞれ選択出力し、前記1/2周期サンプリング同期信号が負の期間は、前記第1のパルス幅変調信号の負極性の信号、前記第2のパルス幅変調信号の正極性の信号をそれぞれ選択出力する、第1、第2の選択スイッチ回路と、
前記第1、第2の選択スイッチ回路により出力される第1のパルス幅変調信号と第2のパルス幅変調信号とを合成する加算回路と、
を含むことを特徴とする請求項1記載の相補型パルス幅変調回路。 - 請求項1記載の相補型パルス幅変調回路と、
定電流源回路と、
前記定電流源回路により供給される一定の出力電流を各1/2に分流する分流回路と、
前記分流回路で1/2分流したそれぞれの電流を、前記相補型パルス幅変調回路により出力される2組の前記第1のパルス幅変調信号と第2のパルス幅変調信号により開閉制御する差動型電流スイッチ回路と、
前記差動型電流スイッチ回路の出力を合成する電流合成回路と、
前記電流合成回路が出力する電流を電圧に変換する電流電圧変換回路と、
を備えたことを特徴とするデジタルアナログ変換装置。
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