JP2007150743A - 送話装置 - Google Patents
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Abstract
【解決手段】マイクロホンの出力信号をマイクロホンの傍でオーバーサンプル低振幅分解能符号化信号に変換し、そのパルス列からなるディジタル信号の遅延及び利得制御を行うことで指向性制御を行い、その後にPCM信号に変換して音声ディジタル処理を行う。
【選択図】図3
Description
空間フィルタと帯域選択を用いた音源分離方式の携帯電話への適応(日本音響学会秋季研究発表会2005.9.27)
この発明はこのような点に鑑みてなされたものであり、A/D変換をΣΔオーバーサンプル低振幅符号化で行うことで、配線数を増やすことなく雑音余裕度を向上させ、その上で指向性制御を行えるようにした送話装置を提供することを目的とする。
また、この発明のディジタル処理部の出力を、A/D変換器を備えた既製の音声処理ICチップのA/D変換入力に入力するだけの、極めて簡単且つコストの安い方法で、周囲雑音の抑圧が可能になる。
[この発明の基本構成]
図1にこの発明の送話装置の外観の一例を示す。図1は例えば折りたたみ式の携帯電話であり、開いた状態の正面を示している。上ケース10側には、表示パネル12とレシーバー14が配置されている。下ケース16には、キーボード18とカーソルキィー19と、下ケース16の上ケース側の短辺の両端にマイクロホンAとB、反対側の端の中央部分にマイクロホンCが配置されている。各マイクロホンA,B,Cから信号線が導出され、これら信号線にはマイクロホン出力がオーバーサンプル低振幅符号化されたディジタル信号として出力されている。このように音声系のデバイスは、ケース(筺体)の端に配置されるので、そこからの配線も長くなる。
マイクロホンからの1bit符号化信号A,B,Cのそれぞれについて、指向性制御を行うために、1bit信号処理部31は、各1bit符号化信号A,B,Cに遅延加算と重み付け(重み付けとは利得を与えることであり、以下利得と称する)加算を、遅延・利得設定部32からの設定値に基づいて行う。
PCM信号に変換された音声信号は、音声符号化伝送処理部35において、例えば圧縮、認識等の処理が行われる。この音声処理ICは、例えば携帯電話で在ればベースバンドICに当たるものである。
もちろん、選択スイッチ36によって、マイクロホンからの信号を遮断するのは、極端な指向性制御の方法であり、通常は、1bit信号処理部31において、各1bit符号化信号A,B,Cに対して、遅延を付加する制御と利得を付加する処理を行って指向性制御を行う。
例えば、マイクロホンAからの1bit符号化信号Aを、マイクロホンBからの1bit符号化信号Bよりも遅延量を増やすと、ある位置から携帯電話の下ケース16に到達した音波は、マイクロホンA側で遅れて処理される。この場合、上記したように下ケース16の正面方向から話者が話したとしても、その遅れ時間に相当する分だけ音源がマイクロホンB側から発生しているように見える。更に1bit符号化信号Bに利得を付加すれば、その傾向をより強調することが出来る。これを逆に見れば、携帯電話のマイクロホンの指向性が、マイクロホンB側に向いていることを意味する。
この指向性を制御する制御値は、遅延・利得設定部32に設定されている。その制御値を予め、指向性制御手段32aに持たせておいても良い。例えば、カーソルキィー19側を時計の文字板の12時位置、マイクロホンCの位置を6時位置とした場合に、その制御値を9時方向、或いは3時方向などに設定することが容易にできる。
この発明の送話装置では、各マイクロホンの出力信号をオーバーサンプル低振幅符号化でディジタル化しているので、その制御を簡単に行うことが可能である。以降にその制御方法の実施例を示し動作を説明する。
なお、加算ディジタル処理部33を構成するA/D変換処理部33bを音声処理IC34に内蔵されたA/D変換器を用いる形で説明を行ったが、この発明は必ずしもこの構成に限定されない。A/D変換器を内蔵しない音声処理IC、若しくは内蔵されたA/D変換器では要求された精度が確保出来ないような音声処理ICを用いてこの発明の送話装置を実現する場合には、図3に加算処理部33aとA/D変換処理部33bを破線で括って示しているように、加算ディジタル処理部33を音声処理IC34の外部に設けても良い。
また、図3に示す加算処理部33aの出力信号は、オーバーサンプリングされた例えば指向性制御された音響信号のアナログ信号であるので、その信号を破線で示すように音響再生器38に直接接続(必要に応じて増幅器を介して)することで音響再生器を実現することも可能である。
[実施例1]
図4にこの発明の1bit信号処理装置30の実施例1を示す。図4は2つの1bit符号化信号AとBに対して遅延制御、利得制御する実施例を示している。パルス列のディジタル信号である1bit符号化信号Aは、1チャネル1bit信号処理部(以降1Ch信号処理部と略す)40aに、1bit符号化信号Aは2Ch信号処理部40bにそれぞれ入力される。それぞれのCh信号処理部40a,40bは、可変遅延器41a,41bと可変幅3値変換器42a,42bの直列接続で構成される。可変遅延器41a,41bが1bit符号化信号に付加する遅延量は、図3に示した遅延・利得設定部32からの遅延制御信号30da,30dbによって、変化する。
可変遅延器41a,41bについては、入力されたディジタル信号をフリップフロップ(Flip Flop以下FFと称する)や、FF等を直列に接続して構成するシフトレジスタ等で単純に遅らせるものであり、従来の遅延器と変わらないものである。したがって、説明は省略する。
利得を増やしたい場合は、そのパルス幅を広く、逆に利得を減らしたい場合は、そのパルス幅を狭くする。その結果、アナログ加算平滑器43の出力する1つの電圧値の高低を制御することが可能になる。
可変遅延器41aにおいて遅延が付加された正極と負極のパルス列状のディジタル信号は、可変幅3値変換器40aを構成する±分配器50に入力される。±分配器50は、例えばオペレーショナルアンプ(Operational Amplifiers、以下OPと略す)2個で構成され、正極性パルスと負極性パルスを分配しそれぞれを正極性パルスに変換する。
DFF51aのD端子は正電源の電位に接続されているので、正極パルス61の立下りのタイミングでDFF51aのQ端子が論理レベル1(正電源の電圧レベル、以降“1”と表記する)になる。DFF51aのQ端子が“1”の状態で、次の正極パルス62が来ると、OP1の出力端とDFF51aのQ端子との論理積を取るANDゲート52aにパルス52a-1が発生する。
図5の例では、プリセットカウンタ56aが例えば8進のバイナリーカウンタであり、3bitの利得制御信号30gaがプリセットパルス58aによってセットされる。このような動作は、1ショットパルス発生器57aが発生するプリセットパルスのパルス幅を決める周波数信号f2の周波数を、周波数信号f1よりも高くしておくことで実現できる。周波数信号f2は周波数信号f1と同様に例えば音声処理IC34のアウトプットポート端子から供給される周波数信号である。
利得制御信号30gaの値によって、そのパルス幅を変えるR-Sラッチ54aのQ出力端子は、OP3の非反転入力+に接続される。OP3は、反転入力端子−が正電源と負電源の中間電位である接地電位に接続されているので、R-Sラッチ54aのQ出力端子に生成されたパルス幅の正極性パルスを加算処理部33aに出力する。
正極パルス64でリセットされたDFF51bのQ端子は、次の負極パルス65の立下りのタイミングで“1”になる。DFF51bのQ端子が“1”の状態で、引き続き負極パルス66が発生すると、OP2の出力端とDFF51bのQ端子との論理積を取るANDゲート52bにパルス52b-1が発生する。
パルス幅が負極パルス利得制御信号30gaによって可変された負極パルスは、OP4の反転入力端子−に入力されるので、R-Sラッチ54bのQ端子に生成されるパルス幅と同じ幅で接地電位よりも低い負電圧の負極性パルスを加算処理部33aに出力する。
1bit符号化信号B側の説明は、全く同じ動作なので省略するが、図5に示すように2Ch信号処理部40bの正極性パルスVp2と負極製パルスVm2とを、それぞれ抵抗R3とR4を介してOP5の反転入力端子−に接続することで、異なるマイクロホンBの出力信号を遅延・利得制御を行った結果を、1個の平滑コンデンサ60に充電することが出来る。
このようにこの発明による送話装置によれば、比較的に簡単な構成で複数のマイクロホンの指向性制御が可能になる。更に、マイクロホンの出力は、マイクロホンの傍でオーバーサンプル低振幅符号化によってディジタル化されてから伝送されるので、雑音余裕度を向上させることも出来る。
図7にこの発明の1bit信号処理装置30の他の実施例である実施例2を示す。図7に示す実施例2は、図4に示した実施例1に対して利得制御を振幅可変で行うようにしたものである。実施例1に対して利得制御が、可変振幅変換器71a,71bで構成されている点のみが異なる。他の構成は全く同一である。
図8に振幅可変による利得制御の方法の一例を示し、その動作を説明する。正極パルスを発生するANDゲート52aがOP3の非反転入力端子+に、負極パルスを発生するANDゲート52bの出力端子がOP4の反転入力端子−に接続されている。
実施例2は、振幅可変によって利得制御を行うので、実施例1に在ったパルス幅を可変するための構成は無い。その代わりにOP3及びOP4の出力とOP5の反転入力端子との間に新たな構成が付加されている。
そのアナログスイッチ80aの他方の出力端子とOP5の非反転入力端子−との間には、抵抗R84a、アナログスイッチ81aとの間には抵抗R85a、アナログスイッチ82aとの間には抵抗R86a、アナログスイッチ83aとの間には抵抗R87a、が接続されている。
2bitの利得制御信号30gaが2進数の0B(BはBinary)のとき、デコーダ88のD0出力端子が“1”になる。1BのときはD1が、2BのときはD2が、3BのときはD3が“1”になる。
デコーダ88のD0端子がアナログスイッチ80aのコントロール端子Cに、D1がアナログスイッチ81aのコントロール端子Cに、D2が82aに、D3が83aのコントロール端子Cに接続されている。
負極パルス側も全く同じ構成なので参照符号をbで表記して、同じものは同じ番号とすることで説明を省略する。このようにこの発明の送話装置によれば、極めて簡単な構成でパルス振幅可変による利得制御も行うことが出来る。
図9にこの発明の1bit信号処理装置30の他の実施例である実施例3を示す。図9に示す実施例3は、図4に示した実施例1に対して利得制御をパルスカウンターで行うようにしたものである。
今までの説明でも明らかなように、1bit符号化信号A,Bはパルス列によるディジタル信号であるので、一定時間の間、そのパルス列を計数することでも、マイクロホンの出力信号をPCM信号に変換することが可能である。
実施例1,2ではOPを用いたアナログ回路を一部用いたが、そうすることでこの発明を全てディジタル回路で構成することも可能である。実施例2に対して利得制御が、可変頻度変換器91a,91bに変更された点と、実施例1,2のアナログ加算平滑器43がパルスカウンター平滑器92に置き換えられている点が異なる。
パルスカウンター平滑器92は、一定時間の間、1bit符号化信号のパルス列を数えることで例えば16bitの振幅のディジタル信号に変換する。つまり、その出力は16bitのPCM信号に変換される。そのPCM信号が帰還線92aによって帰還されているのは、単調増加若しくは減少させると、カウント値にバイアスが掛かりカウント範囲が大きくなり過ぎるのを防止するためのものである。例えば、単調増加量の例えば10分の1のカウント値を差し引くような、一定の割合でカウント値を操作する動作を行わせる。
1bit符号化信号Aは、可変遅延器41aにおいて、遅延・利得設定部32からの遅延制御信号30daに基づいて遅延が付加され、±分配器50aに伝達される。±分配器50aは、図5に示したOP1とOP2とで構成される±分配器50と全く同じ構成であり、1bit符号化信号Aを正極パルスと負極パルスに分配する。
±分配器50aで分配された正極パルスは、頻度可変器100aの+入力端子に、負極パルスは−入力端子に接続される。±分配器50aは、図8で示したデコーダ88とゲートによる簡単な組み合わせ論理回路で構成される。遅延・利得設定部32からの例えば2bitの利得制御信号30gaが2進数の0B(BはBinary、2進)のとき、デコーダ88のD0出力端子が“1”になる。1BのときはD1が、2BのときはD2が、3BのときはD3が“1”になる。図8で説明済みのデコーダ88の各デコード端子(出力端子)と、簡単なゲートと、で頻度可変器100aを構成することが可能である。
デコーダ88の各出力端子と論理積をとる周波数信号を、正負極パルスの周波数に対して2倍にすると1個の正負極パルスに対して2個の、4倍にすると1個の正負極パルスに対して4個の正極性パルスVp若しくは負極性パルスVmを発生させることが出来る。1bit符号化信号B側も同様に正極性パルスVp2と負極性パルスVm2を発生させる。
以上、述べたように全てディジタル回路でこの発明の送話装置の利得制御を行うことが可能である。この発明の利得制御の方法を実施例1でパルス幅可変、実施例2でパルスの振幅可変、実施例3でパルス数の頻度可変、によって実現した例を示した。どの構成も、マイクロホンのアナログ出力信号をオーバーサンプル低振幅符号化によってパルス列からなるディジタル信号に変換してから遅延制御と利得制御を行うことで、従来のPCM信号に変換してから行う方法よりも簡単な構成で実現できるので、容易に複数のマイクロホンの指向性制御を実現することが可能になる。
上記した実施例は、複数のマイクロホンの信号を各マイクロホンの傍でオーバーサンプル低振幅符号化したディジタル信号を、それぞれ別々の配線で伝送する例で説明を行った。このような配線を減らせば雑音が影響する場所が減少するので、雑音余裕度を向上させるのに有利であることは容易に理解できる。
DFF112aのクロック信号Cを、サンプリングクロックαの倍の周波数である周波数信号βとのα×βの信号とすることで、DFF112aは、その立ち上がりのタイミングにおける共通信号線111上の信号を保持する。α×βの信号の立ち上がりのタイミングにおいては、マイクロホンAに接続された1bitA/D変換器110aが活性化されているので、DFF112aはマイクロホンA側のディジタル信号出力を保持する。
このように簡単に多重化及びその分離を行うことが可能であるので、1bitA/D変換器に対応して必要であった配線を1本にまとめることが出来る。この結果、配線数が減るので雑音余裕度を向上させることが出来、また配線が減るので部品及び組み立て工数減少によるコストダウン効果も得ることが可能になる。
このような場合でも、この発明による送話装置によれば、配線数を減少させることができ、また雑音余裕度の向上を図ることが可能である。
上記した第1の実施の形態では、1bitA/D変換器によってディジタル化された1bit符号化信号で説明を行った。しかし、ΣΔオーバーサンプル低振幅分解能符号化技術によるA/D変換器は3bit程度まで多bit化できることが周知である。振幅精度が求められるような場合は、2bitあるいは3bit化する場合も想定される。その場合は、各bitの重みに応じて遅延制御及び利得制御の制御値を設定すればよい。その実施例を2bitの例で以下に示す。
図13に2bitA/D変換によってディジタル化された符号化信号を可変幅変換器で利得制御する実施例1を示す。マイクロホンA及びBからの信号は2bit符号化信号で送られて来るので、図4で説明したCh信号処理部40a,40bがそれぞれbitの重みに応じて下位の符号化信号の制御に可変遅延器41a0と可変幅変換器42a0、上位の符号化信号の制御に可変遅延器41a1と可変幅変換器42a1とから成る2系統の可変遅延と可変幅変換器が設けられている点が1bitA/D変換器による図4の実施例と異なっている。
図14は、2bitの桁の重み付けを振幅で行い、利得制御をパルス幅可変で行うようにした例である。ディジタル信号A,Bの上位桁の利得制御を行う可変幅3値変換器130a1と131b1の振幅2hは、下位桁の利得制御を行う可変幅3値変換器130a0と131b0の振幅hの2倍の振幅に設定されている。この状態でパルス幅を、利得制御信号によって可変することで利得制御を行う。
図15は、2bitA/D変換によってディジタル化された符号化信号の重み付け加算処理の重みの区別を全て振幅制御で行う例である。1bitA/D変換の場合を説明した図7の可変振幅変換器71a,71bが、図15では2bitの重みに対応した出力する可変振幅4値変換器140a,140bに置き換わっている点が異なる。つまり、図7の具体的動作を説明した図8においては、正極性パルス及び負極性パルスを生成するOP3およびOP4の出力が“1”と“0“の2値であったのに対し、可変振幅4値変換器140a,140bでは、”00“,”01“,”10“,”11“の4つの値の正極パルス及び負極パルスを生成する。このようにすることで多bit化に対応することが可能である。
図16は、2bitの重み付けをパルスの頻度で調整する例を示す。上位の桁は下位のbitの2倍の頻度としたものである。1bitA/Dの場合を説明した図9の可変頻度変換器91a,91bが、図16においては下位bitの可変頻度変換器150a0,150b0、上位bitの可変頻度変換器150a1,150b1と、bitの重みに対応して2つの可変頻度変換器で構成されている点が異なる。上位bitの可変頻度変換器150a1,150b1は、下位bitの可変頻度変換器150a0,150b0に対して2倍のパルス数を発生させる関係に設計される。その出力信号を図10で示したように入力端子を増やしたORゲートを介してパルスカウンター平滑器92に入力すればよい。
図17は、上位桁と下位桁とをまとめ、それぞれについてカウント値を求め、その後に上位桁を2倍して下位桁に加えるようにしたものである。上位桁のディジタル信号Aについて、可変遅延器41a1,41b1と可変頻度変換器91a1,91b1とが直列に接続され、ディジタル信号Bについても可変遅延器41a0,41b0と可変頻度変換器91a0,91b0とが直列に接続されている。
このように上位と下位の桁を分けて構成することも出来る。
なお、上記してきた実施例は、全て1個のPCM信号に変換した後に音声処理IC34において、音声符号化伝送処理を行う形で説明を行って来た。しかし、複数のマイクロホン、それぞれのディジタル信号をPCM信号に変換した後に遅延・利得制御を行っても良い。その例を図18に示す。
Claims (10)
- オーバーサンプル低振幅分解能符号化に基づいたディジタル信号を出力する複数のマイクロホンと、
上記ディジタル信号の少なくとも1つに対して遅延処理や利得処理を行い、且つ複数のディジタル信号を選択加算して出力するディジタル処理部と、
を備えたことを特徴とする送話装置。 - 請求項1に記載の送話装置において、
上記ディジタル処理部は、その遅延量や利得量やディジタル信号の選択が予め設定されている処理部であることを特徴とする送話装置。 - 請求項1に記載の送話装置において、
上記ディジタル処理部に対し、その遅延量や利得量やディジタル信号の選択を設定する遅延・利得設定部を備えることを特徴とする送話装置。 - 請求項1に記載の送話装置において、
上記ディジタル処理部の出力信号や入力信号に基づき、遅延量や利得量やディジタル信号の選択を制御して上記複数のマイクロホンの総合収音指向特性を制御する指向性制御手段を備えることを特徴とする送話装置。 - 請求項1乃至4に記載した何れかの送話装置において、
上記ディジタル処理部が、上記ディジタル信号のビット毎に遅延処理とパルス幅可変による利得処理を行う1ビット信号処理部と、上記1ビット信号処理部の出力信号を加算する加算処理部を具備することを特徴とする送話装置。 - 請求項1乃至4に記載した何れかの送話装置において、
上記ディジタル処理部が、上記ディジタル信号のビット毎に遅延処理とパルス振幅可変による利得処理を行う1ビット信号処理部と、上記1ビット信号処理部の出力信号を加算する加算処理部を具備することを特徴とする送話装置。 - 請求項1乃至4に記載した何れかの送話装置において、
上記ディジタル処理部が、上記ディジタル信号のビット毎に遅延処理とパルスの発生頻度可変による利得処理を行う1ビット信号処理部と、上記1ビット信号処理部の出力パルス信号を計数して上記PCM信号を出力するパルスカウンター平滑部と、を具備することを特徴とする送話装置。 - 請求項1乃至6に記載した何れかの送話装置において、
上記複数のディジタルマイクロホンのディジタル出力信号が一組の共通信号線に時分割多重化されて伝送されることを特徴とする送話装置。 - 請求項1乃至7に記載した何れかの送話装置において、
上記ディジタル処理部の利得処理部は、上記ディジタル信号のビット毎に、そのビットの重みに応じて上記利得処理の制御量が変更されるものであることを特徴とする送話装置。 - 請求項1乃至6及び請求項8及び9に記載した何れかの送話装置において、
上記ディジタル信号が音響再生器に入力されることを特徴とする送話装置。
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