JP5079101B2

JP5079101B2 - デジタルアナログ変換装置

Info

Publication number: JP5079101B2
Application number: JP2010540307A
Authority: JP
Inventors: 浩平寺本; 剛仲田; 聖記鈴木; 貴久青柳; 潤吉田; 良一濱橋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2008-11-28
Filing date: 2009-10-02
Publication date: 2012-11-21
Anticipated expiration: 2029-10-02
Also published as: WO2010061513A1; US8284088B2; DE112009002318T5; JPWO2010061513A1; US20110169679A1; CN102150368A

Description

この発明は、特に、デジタルオーディオ機器に使用して好適な、デジタルアナログ変換装置に関するものである。

デジタルオーディオ機器に使用されるデジタルアナログ変換回路（以下、ＤＡＣ：Digital Analog Converterという）には、大きく分けて、普及機から高級機まで広く使用される１ビットＤＡＣと、高級機に採用されるマルチビットＤＡＣと、がある。
マルチビットＤＡＣは、ＰＣＭ（Pulse Code Modulation）信号等、入力されるデジタルデータのビット重みに応じた素子をビット数だけ用意し、総和をアナログ信号の出力として取り出す方式であり、この場合、サンプリング周波数が動作単位時間になる。

これに対し、１ビットＤＡＣは、出力電圧が２種類（０と１の出力）値しか持たず、動作単位時間をサンプリング周波数の数百倍まで上げ時間軸で振幅を表現する方式である。１ビットＤＡＣに採用されているサンプリング方式として、ΔΣ（デルタシグマ）方式が知られている。ΔΣ（デルタシグマ）方式は、１ビットＤＡＣでマルチビット相当の処理を行うために時間軸方向に高次演算を行うサンプリング方式の名称である。
１ビットＤＡＣは、マルチビットＤＡＣと異なり重み付け素子を使わないため、微小振幅の直線性が高くなるが、ノイズシェーピング技術により量子化ノイズを可聴帯域外（２０ＫＨｚ）以上へ追いやるため、高周波帯域でのノイズが比較的多くなる。１ビットＤＡＣは、通常、２次から４次のノイズシェーパと組み合わせ、トータルとして１６〜１８ビット程度のＤＡ変換を行う。

上記したノイズシェーピング技術の一つとして、ＭＡＳＨ（登録商標）方式の他、幾つかあり、また、１ビットＤＡＣの方式にもＰＷＭ（Pulse Width Modulation：パルス幅変調）変換の他に幾つかの方式が知られている。
ＰＷＭ変換は、パルス幅によりその出力電圧を変化させる手法であり、入力信号の値に対応した幅のパルス信号を出力するものであるが、ＰＷＭ出力波形には、そのパルス幅によって決まる振幅成分のそのパワー中心によって決まる位相成分が含まれる。そしてこの位相成分を無視してＰＷＭ変換を行えばサンプリング間隔がランダムなＰＷＭ出力波形が出力され、その出力波形は必然的に歪んでしまうことになる。

このため、従来、個々のＰＷＭ出力波形のパワー中心の波形が、それぞれの期間において常に同じとして歪みが発生しないように制御する１ビットＤＡＣのＰＷＭ回路が提案されている（例えば、非特許文献１、特許文献１参照）。

ラジオ技術、１９９０年１１月号、頁１６２〜１６８、「ＭＡＳＨ１ｂｉｔＤＡＣのＰＷＭ（パルス幅変調）部分の解析とデバイスの特徴」高山強之他

特開平９−２８４１０７号公報

図６（ａ），（ｂ），（ｃ）に、従来のΔΣ方式１ビットＤＡＣに使用される相補型ＰＷＭ回路の出力波形を示す。図６（ａ），（ｂ），（ｃ）には、入力信号を４ビットのパラレルデータ（２の補数で＋５〜−５までとする）とした場合に相補型ＰＷＭ回路により生成されるそれぞれの信号が示されており、入力信号の値とは無関係に生成される互いに１８０度位相が異なる２つのパルス幅変調信号（ＰＷＭ＃１、ＰＷＭ＃２）と、両者の合成信号（ＰＷＭ＃１＋ＰＷＭ＃２）が示されている。

図６（ａ）（ｂ）の波形図に示されるように、従来の相補型ＰＷＭ回路により出力される相補関係にあるＰＷＭ出力波形（ＰＷＭ＃１、ＰＷＭ＃２）は、いずれも毎周期前後同じ方向から信号が構成される。
このため、歪率やＳＮ比等の性能向上のためにＰＷＭ波周波数を上げようとすると、ＰＷＭ出力波形周期とスイッチングの周期とが同じになっているためスイッチング回数が増え（ここでは毎周期２回のスイッチング）、これに伴い発生するスイッチングノイズと、このスイッチングに伴う不要輻射、非直線歪みを発生し、ＥＭＩ（Electro Magnetic Interference）対策上不利になっていた。

また、各ＰＷＭ出力波形は、そのパワー中心が各周期の中央に存在しないため、位相成分の不均一による歪みを発生し、この歪みは、図６（ｃ）に示されるように相補関係にある２つのＰＷＭ出力波形を合成することである程度の低減は可能であるが、２つのＰＷＭ出力波形の波高値にバラツキが発生すると、その合成波形におけるパワー中心位置の一定性が失われ、歪みが発生していた。この歪みを解消する技術は、上記した非特許文献１、特許文献１のいずれにも記載がない。

この発明は上記した課題を解決するためになされたものであり、スイッチングノイズの低減をはかり、かつ、ＰＷＭ出力波形の波高値にバラツキが発生してもその影響を受けにくい低歪みの伝達特性を実現して性能を向上させた、デジタルアナログ変換装置を提供することを目的とする。

上記した課題を解決するためにこの発明のデジタルアナログ変換装置は、クロックに同期したサンプリング同期信号に基づき入力信号から相補関係にある第１のパルス幅変調信号と第２のパルス幅変調信号を生成し、第１のパルス幅変調信号の正極性の信号と負極性の信号とを合成し、合成された第１のパルス幅変調信号と、第２のパルス幅変調信号とを２組出力する相補型ＰＷＭ回路と、定電流源回路と、定電流源回路により供給される一定の出力電流を各１／２に分流する分流回路と、分流回路で１／２分流したそれぞれの電流を、相補型ＰＷＭ回路により出力される２組の合成された第１のパルス幅変調信号と第２のパルス幅変調信号により開閉制御する差動型電流スイッチ回路と、差動型電流スイッチ回路の出力を合成する電流合成回路と、電流合成回路が出力する電流を電圧に変換する電流電圧変換回路と、を備えたものである。

この発明によれば、第１のパルス幅変調信号の正極性の信号と負極性の信号とを合成し、また、第２のパルス幅変調信号の正極性の信号と負極性の信号とを合成し、前記合成された第１のパルス幅変調信号と前記第２のパルス幅変調信号とを重ね合わせて出力することにより、スイッチングノイズの低減をはかり、かつ、ＰＷＭ出力波形の波高値にバラツキが発生してもその影響を受けにくい低歪みの伝達特性を実現して性能を向上させることができる。

この発明の実施の形態１に係る相補型パルス幅変調回路の回路構成を示すブロック図である。この発明の実施の形態１に係る相補型パルス幅変調回路の動作を示す波形図である。この発明の実施の形態１に係る相補型パルス幅変調回路の動作をより詳細に説明する波形図である。この発明の実施の形態１に係る相補型パルス幅変調回路と従来の相補型パルス幅変調回路の性能を比較して示したグラフである。この発明の実施の形態２に係るデジタルアナログ変換装置の回路構成を示すブロック図である。従来の１ビットＤＡＣに使用される相補型パルス幅変調回路の動作を示す波形図である。

以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の画面に従って説明する。
実施の形態１．
図１は、この発明の実施の形態１に係る相補型パルス幅変調回路の回路構成を示すブロック図である。

図１に示されるように、この発明の実施の形態１に係る相補型パルス幅変調回路は、信号生成手段としての信号生成回路１０に、分周回路２１と、選択スイッチ回路２２、２３と、加算回路２４で構成される信号出力回路２０が付加されたものである。

上記構成において、信号生成回路１０は、「クロックに同期して生成されるサンプリング同期信号に基づき、入力信号INから相補関係にある第１と第２のパルス幅変調信号PWM#1、PWM#2を生成する」信号生成手段として動作し、付加された信号出力回路２０は、「前記信号生成手段により生成される第１のパルス幅変調信号PWM#1の正極性の信号と負極性の信号とを合成し、また、第２のパルス幅変調信号PWM#2の正極性の信号と負極性の信号とを合成し、前記合成された第１のパルス幅変調信号PWM#1と、前記第２のパルス幅変調信号PWM#2とを合成して出力する」信号出力手段として動作する。

信号生成回路１０は、ここでは内部構成が図示省略されているが、少なくとも、タイミング回路と、２個のパラレルシリアル変換器とを有する。
タイミング回路は、入力信号（IN）と同期したタイミングで、クロック（CLK）とサンプリング同期信号（sample）とを生成し、２個のパラレルシリアル変換器を制御する。各パラレルシリアル変換器は、それぞれに入力信号（IN）がパラレル信号に変換されて供給される入力を、タイミング回路により出力されるサンプリング同期信号（Sample）とクロック（CLK）とによりシリアル変換して相補関係にある個々のパルス幅変調信号（PWM#1、PWM#2）に変換して信号出力手段としての信号出力回路２０に出力する。

なお、従来の信号生成回路１０の内部構成、および動作は、例えば、特許文献１に詳細に開示されているため、これ以上の詳細な説明は重複を回避する意味で省略する。

一方、信号出力回路２０は、１／２周期分周回路２１と、選択スイッチ回路２２、２３と、加算回路２４と、により構成される。
１／２周期分周回路２１は、サンプリング同期信号（Sample）からサンプリング同期信号を１／２分周した１／２周期サンプリング同期信号を生成し、各選択スイッチ回路２２、２３の制御端子に出力するものである。

また、選択スイッチ回路２２、２３は、信号生成回路１０から出力される相補関係にある個々のパルス幅変調信号（PWM#1、PWM#2）を入力として得、制御端子に供給される１／２周期サンプリング同期信号（1/2 Sample）によりいずれか一方のパルス幅変調信号（PWM#1、またはPWM#2）を加算回路２４に選択出力するものである。ここでは、選択スイッチ回路２２、２３は、１／２周期サンプリング同期信号（1/2 Sample）が正の期間は、第１のパルス幅変調信号（PWM#1）の正極性の信号を、第２のパルス幅変調信号（PWM#2）の負極性の信号をそれぞれ選択出力し、１／２周期サンプリング同期信号（1/2 Sample）が負の期間は、第１のパルス幅変調信号（PWM#2）の負極性の信号、第２のパルス幅変調信号（PWM#1）の正極性の信号をそれぞれ選択出力する。

なお、加算回路２４は、選択スイッチ回路２２、２３により出力される第１のパルス幅変調信号（PWM#1）と第２のパルス幅変調信号（PWM#2）とを合成して外部に出力するものである。

図２は、この発明の実施の形態１に係る相補型パルス幅変調回路の動作を示す波形図であり、図６に示した従来の波形図と対比する意味で、＋５〜−５までのランダムな数値を入力信号とした場合の、相補関係にある一方のＰＷＭ出力波形（図２（ａ））と、他方のＰＷＭ出力波形（図２（ｂ））と、両者の合成波形（図２（ｃ））とをそれぞれ示している。なお、図２の波形を作り出すアルゴリズムは種々考えられるもので、図１の相補型パルス幅変調回路はその一例である。
図３は、その中の＋３の信号は抽出し、図１に示した回路構成と対応付けて示した波形図である。図３において、（ａ）はクロック（ＣＬＫ），（ｂ）は第１のパルス幅変調信号（PWM#1）、（ｃ）は第２のパルス幅変調信号（PWM#2）、（ｄ）は信号生成回路１０の出力、（ｅ）選択スイッチ回路２２の出力、（ｆ）選択スイッチ回路２３の出力、（ｇ）加算回路２４の出力のそれぞれの信号波形を示す。

以下、この発明の実施の形態１に係る相補型パルス幅変調回路の動作について、図３の波形図を参照しながら詳細に説明する。

図３（ｂ）（ｃ）に示されるように、信号生成回路１０では、第１のパルス幅変調信号（PWM#1）、第２のパルス幅変調信号（PWM#2）ともに、毎周期同じ方向からＰＷＭ信号が構成されるため、必ず、周期を跨るタイミング（X）で信号のレベルの変化によりスイッチング動作が発生する。

これに対し、この発明の実施の形態１に係る相補型パルス幅変調回路では、従来の信号生成回路１０に信号出力回路２０を付加することで、図３（ｅ）（ｆ）に示されるように、１／２周期分周回路２１により生成される１／２周期サンプリング同期信号（1/2 Sample）の“Ｈｉｇｈ”“Ｌｏｗ”により、選択スイッチ回路２２、２３が、最初の半周期Ａでは第１のパルス幅変調信号（PWM#1）を、次の半周期Ｂでは第２のパルス幅変調信号（PWM#2）を交互に選択出力することができる。
したがって、パルス幅変調信号は、最初の半周期では正極性、次の半周期では負極性のＰＷＭ出力波形が交互に選択出力されて構成されることになる。このとき、選択スイッチ回路２２出力と選択スイッチ回路２３出力は、一方が第１のパルス幅変調信号（PWM#1）を選択出力、他方が第２のパルス幅変調信号（PWM#2）を選択出力するため、互いに相補関係は維持でき、最終的には図３（ｇ）に示されるように、加算回路２４を介し、第１のパルス幅変調信号（PWM#1）と第２のパルス幅変調信号（PWM#2）とが合成され出力される。

上記構成により、周期が跨るタイミング（X）で信号のレベル変化がなくなるため、スイッチング動作を行わずに済む。したがって、トータルでのスイッチング回数を等価的に１／２に削減でき、スイッチング発生に伴う不要輻射を抑えるとともに、ＰＷＭ出力波形そのものから発生する歪みも毎周期前後をあわせたパワー中心がほぼ一定になることから低減される。
また、相補関係にある２つのＰＷＭ出力波形の波高値にバラツキが発生し一定にならない場合においても、一方のＰＷＭ出力波形のみでも歪みが低減されることから波高値のバラツキの影響が受けにくくなり、したがって、低歪みの伝達特性を実現可能なΔΣ方式１ビットＤＡＣの相補型パルス変調回路を提供することができる。

なお、上記したこの発明の実施の形態１に係る相補型パルス幅変調回路によれば、入力信号として＋３の信号を入力した場合の動作についてのみ説明したが、図２に示されるように＋５〜−５のいずれにおいても同様に動作する。
勿論、入力信号は＋５〜−５に制限されるものではなく、相補型パルス幅変調回路に入力されるパラレルデータのビット数に応じて決まる入力信号全てに適用される。
図４は、ＰＷＭ出力波形から理論式を導き歪みスペクトルを算出するプログラムに基づき、縦軸にＰＷＭ出力波形に含まれる歪み［ｄＢ］を、横軸に入力信号の周波数［ｆｓ］をそれぞれ目盛ったグラフに、従来の相補型ＰＷＭ回路と、この発明の実施の形態１に係る相補型ＰＷＭ回路の効果を比較して示した図である。

図４のグラフに符号Ｐで示されるように、この発明の実施の形態１に係る相補型パルス幅変調回路は、符号Ｑで示されるように、ペア誤差が２％ある従来の相補型ＰＷＭ回路と比較して明確なように、大幅に歪みが低減されており、特に符号Ｒで示されるように、１０％のペア誤差がある従来の相補型ＰＷＭ回路と比較すれば、２０ｄＢ以上の歪みが低減されることが理解できる。

上記したこの発明の実施の形態１に係る相補型パルス幅変調回路によれば、クロック（CLK）に同期して生成されるサンプリング同期信号（Sample）に基づき、入力信号（IN）から相補関係にある第１のパルス幅変調信号PWM#1と第２のパルス幅変調信号PWM#2を生成する信号生成回路１０と、その生成された第１のパルス幅変調信号の正極性の信号（最初の半周期Ａ）と負極性の信号（次の半周期Ｂ）とを合成し、合成された第１のパルス幅変調信号と、第２のパルス幅変調信号とを合成して出力する信号出力回路２０と、により構成することで、スイッチングの回数が減ることからスイッチングノイズの低減をはかり、かつ、ＰＷＭ出力波形の波高値にバラツキが発生してもその影響を受けにくい低歪みの伝達特性を実現して性能を向上させた相補型パルス幅変調回路を提供することができる。

実施の形態２．
図５は、この発明の実施の形態２に係るデジタルアナログ変換装置の回路構成を示すブロック図である。
図５に示されるように、この発明の実施の形態２に係るデジタルアナログ変換装置は、定電流源回路４０と、定電流源回路４０により供給される一定の出力電流を各１／２に分流する分流回路５０と、クロックに同期したサンプリング同期信号に基づき入力信号から相補関係にある第１と第２のパルス幅変調信号を生成し、生成される第１のパルス幅変調信号の正極性の信号と負極性の信号とを合成し、合成された第１のパルス幅変調信号と、第２のパルス幅変調信号とを２組出力する相補型ＰＷＭ回路（ΔΣ１ビットＤＡＣ）３０と、分流回路５０で１／２分流したそれぞれの電流を相補型ＰＷＭ回路３０により出力される２組の第１のパルス幅変調信号と第２のパルス幅変調信号により開閉制御する各電流スイッチ（TR1、TR2）からなる差動型電流スイッチ回路６０と、差動型電流スイッチ回路６０の各電流スイッチ（TR1、TR2）の出力を合成する電流合成回路７０と、電流合成回路７０が出力する電流を電圧に変換する電流電圧変換回路８０と、により構成したものである。

定電流源回路４０は、分流回路５０に一定値の出力電流Ｉ₀を供給する回路であり、定電流源回路４０は可変定電流源としてもよい。
また、分流回路５０は、定電流源回路４０により供給される一定値の出力電流Ｉ₀を各１／２に分流（1/2 I₀）して差動型電流スイッチ回路６０に供給する回路である。差動型電流スイッチ回路６０は、相補型ＰＷＭ回路３０により出力される２組の第１のパルス幅変調信号と第２のパルス幅変調信号により開閉制御される電流スイッチであり、このとき、相補型ＰＷＭ回路３０は、信号出力回路２０により生成される第１のパルス幅変調信号（PWM#1）の正極性の信号と負極性の信号とを合成し、当該合成された第１のパルス幅変調信号（＋）と、第１のパルス幅変調信号とは相補関係にある第２のパルス幅変調信号（−）と、を２組、差動型電流スイッチ回路６０に供給し、差動型電流スイッチ回路６０を構成するそれぞれの電流スイッチTR1、TR2の開閉を制御する。

電流合成回路７０は、分流回路５０で１／２分流したそれぞれの電流を差動型電流スイッチ回路６０で開閉制御し、差動型電流スイッチ回路６０の出力Ｉ₁、Ｉ₂を合成して電流電圧変換回路８０に供給する回路である。
また、電流電圧変換回路８０は、電流合成回路７０により出力される電流を電圧（Ｖ＝Ｒ×（Ｉ₁−Ｉ₂））に変換して、不図示のアナログ回路に出力する回路である。

上記のように、この発明の実施の形態２に係るデジタルアナログ変換装置は、相補型ＰＷＭ回路３０に含まれ、相補関係にある２組のＰＷＭ回路出力の後段に、２組のＰＷＭ信号により開閉制御される差動型電流スイッチ回路６０が接続される。
単一の定電流源回路４０により生成される直流出力Ｉ₀は分流回路５０により１／２分流され、それぞれの電流（1/2 I₀）は差動型電流スイッチ回路６０で開閉制御される。そして、電流合成回路７０は、差動型電流スイッチ回路６０を構成する各電流スイッチTR1とTR2の出力を合成し、電流電圧変換回路８０を介して電圧値Vに変換して、不図示のアナログ回路に出力する。

相補型ＰＷＭ回路３０の２組のＰＷＭ回路出力は、入力信号が無信号の場合、互いに相補関係にある５０％デューティの方形波を構成し、入力信号がある場合、一方のＰＷＭ出力のデューティの増加分と、他方のＰＷＭ出力のデューティの減少分の値の絶対値が同一になるように構成される。

このため、定電流源回路４０により出力される定電流から分流回路５０により２種類の同じ定電流源をつくり、その定電流源を相補関係にあるＰＷＭ出力のスイッチング信号で切り替えた後に電流合成回路７０で合成すれば、無信号時にその合成電流は直流成分のみになる。したがって、相補型ＰＷＭ回路３０に重畳されたジッタがＤＡ変換出力されるアナログ信号に混入される影響が低減される。また、分流回路５０により生成される２種類の定電流源にパラツキが発生しても相補関係にあるＰＷＭ出力でスイッチングするため、電流合成回路７０で合成出力される信号の歪みが低減される。

デジタルアナログ変換装置を上記により構成することで、無信号時、電流合成回路７０により出力される差動型電流スイッチ回路６０の各電流スイッチTR1、TR2の差動出力の合成電流値は一定の直流電流（1/2 I₀）になり、また、デューティの変化の大きさに応じて信号が大きくなることから、相補型ＰＷＭ回路３０の基準クロックに重畳されるジッタの影響を信号レベルに比例して与えることになる。
したがって、ジッタによる非線形歪みやノイズの発生が低減される。このため、スイッチングノイズの低減をはかり、かつ、ＰＷＭ出力波形の波高値にバラツキが発生してもその影響を受けにくい低歪みの伝達特性を実現して性能を向上させたデジタルアナログ変換装置を提供することができる。

この発明に係る相補型パルス変調回路及びデジタルアナログ装置は、スイッチングノイズの低減をはかり、かつ、ＰＷＭ出力波形の波高値にバラツキが発生してもその影響を受けにくい低歪みの伝達特性を実現して性能を向上させることができる為、デジタルオーディオ機器に使用して好適な相補型パルス幅変調回路及びデジタルアナログ変換装置等に用いるのに適している。

Claims

クロックに同期したサンプリング同期信号に基づき入力信号から相補関係にある第１のパルス幅変調信号と第２のパルス幅変調信号を生成し、該第１のパルス幅変調信号の正極性の信号と負極性の信号とを合成し、合成された第１のパルス幅変調信号と、前記第２のパルス幅変調信号とを２組出力する相補型ＰＷＭ回路と、
定電流源回路と、
前記定電流源回路により供給される一定の出力電流を各１／２に分流する分流回路と、
前記分流回路で１／２分流したそれぞれの電流を、前記相補型ＰＷＭ回路により出力される２組の前記合成された第１のパルス幅変調信号と前記第２のパルス幅変調信号により開閉制御する差動型電流スイッチ回路と、
前記差動型電流スイッチ回路の出力を合成する電流合成回路と、
前記電流合成回路が出力する電流を電圧に変換する電流電圧変換回路と、
を備えたことを特徴とするデジタルアナログ変換装置。
相補型ＰＷＭ回路の2組の出力信号は、入力信号が無信号の場合、互いに相補関係にある５０％デューティの方形波を構成し、入力信号がある場合、一方の出力信号のデューティの増加分と、他方の出力信号のデューティの減少分の値の絶対値が同一になるように構成されることを特徴とする請求項１に記載のデジタルアナログ変換装置。