JP3142747B2 - オーバーサンプリングｄａ変換器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号をアナ
ログ信号に変換するオーバーサンプリング型のＤＡ変換
器に関し、特に、ＤＡ変換精度、低消費電力化及び歩留
まりの改良に関する。

【０００２】

【従来の技術】近年、半導体プロセス技術の微細化に伴
い、ディジタル信号からアナログ信号の変換手段とし
て、オーバーサンプリング型ＤＡ変換器が、注目されて
きている。オーバーサンプリングＤＡ変換器は、入力信
号のサンプリングレートを入力信号周波数帯域の数１０
〜数１００倍のサンプリングレートに変換することによ
り、量子化雑音を高周波側に追いやることができ、その
ため、入力ディジタル信号よりも低ビットの出力信号で
ありながら、高解像度のアナログ出力信号を得ることが
できるＤＡ方式である。

【０００３】オーバーサンプリングＤＡ変換器に用いら
れる変調手法として、 １．デルターシグマ変調 ２．デルタ変調 ３．補間型変調 等が知られている。デルターシグマ変調器は、量子化雑
音に対して変調を行い、量子化雑音を高周波側に追いや
る方法である。デルタ変調は、入力信号に対する予測値
を求め、入力信号と予測値との差信号を量子化する方法
であり、量子化雑音に対する変調は行わない。補間型変
調は、前記デルターシグマ変調とデルタ変調を組み合わ
せたものであり、入力信号と予測値との差分信号に対
し、デルターシグマ変調を行う。

【０００４】一般的に、デルターシグマ変調では、総量
子化雑音電力は大きいが、量子化雑音を高周波側に追い
やるので、帯域内の量子化雑音電力は比較的小さい。こ
れに対して、デルタ変調は、傾斜過負荷が起こらない範
囲で、総量子化雑音電力そのものを小さくすることがで
きる。両手法を比較したとき、入力信号帯域に対し、数
１０倍以上のオーバーサンプリングでは、入力信号帯域
内量子化ノイズは、一般的にデルターシグマ変調方式の
方が少ない。しかし、デルターシグマ変調方式では、入
力帯域外ノイズがデルタ変調方式に比較して大きいた
め、ＤＡ変換器として利用するには、アナログ出力信号
の帯域外ノイズを取り除くための急峻なポストフィルタ
を必要とする。

【０００５】これに対して、デルタ変調方式では、デル
ターシグマ変調方式で必要とされる急峻なポストフィル
タを必要としない。両手法を組み合わせた補間型変調方
式では、前記両手法の長所を合わせ持つ。つまり、量子
化雑音を高周波側に追いやるため、帯域内の量子化雑音
電力は小さく、かつ、総量子化雑音電力そのものが小さ
い。従って、デルタ変調と同様に、デルターシグマ変調
方式で必要とされる急峻なポストフィルタを必要としな
い。従って、補間型変調方式は、オーバーサンプリング
ＤＡ変換器における変調方式として適した変調方式であ
る。

【０００６】また、変調器から出力されたディジタル出
力信号データをＤＡ変換する手法として、 １．ＳＣＦタイプ（キャパシタ・アレイ型による電荷分
配型のタイプ） ２．ＰＷＭタイプ（パルス幅変調によるパルス幅出力タ
イプ） ３．電圧ポテンショメータタイプ（抵抗ラダー型電圧出
力タイプ） 等がある。前記１のＳＣＦタイプ及び前記２のＰＷＭタ
イプはオーバーサンプリングデータのＤＡ変換手法とし
て、特に多く用いられている手法である。しかし、前記
１のＳＣＦタイプでは、コンデンサ間の相対精度やリー
ク電流、スイッチ動作する際のフィードスルー等が問題
となる。これ等の影響を少なくするために、コンデンサ
の容量を大きくすると、常にコンデンサの充放電を行う
関係上、ノイズ発生源となったり、消費電力の増大を招
く。

【０００７】前記２のＰＷＭタイプでは、プッシュプル
トランジスタの駆動能力を等しくする必要があり、この
能力に差が生じると、負荷が大きい場合に出力信号に歪
が生じ、またパルス幅を定めるクロックに対して高精度
を必要とする。

【０００８】前記ＤＡ変換手法としては、前記以外にも
様々な手法があるが、ここでは、前記３の電圧ポテンシ
ョメータタイプについて詳しく述べる。

【０００９】図１６は、オーバーサンプリングされたデ
ィジタル入力信号に対し、補間型変調を行い、低ビット
化したディジタル出力信号に対し、電圧ポテンショメー
タタイプのＤＡ変換を行う場合のシステム構成例を示
す。

【００１０】同図において、１は補間型変調部、５はデ
コーダ回路、３は抵抗ラダー型ＤＡ変換器である。補間
型変調部１は、オーバーサンプリングされたｍビットの
ディジタル入力信号に対し、補間型変調を行い、低ビッ
ト化したｎビット（ｎ＜ｍ）のディジタル出力信号に変
換する。変換されたｎビットディジタル出力信号は、デ
コーダ回路５においてデコードされた後、抵抗ラダー型
ＤＡ変換器３のスイッチ制御信号として与えられる。

【００１１】次に、前記図１６の構成を詳細に説明す
る。

【００１２】図１７は、前記補間型変調部１の信号線図
を示す。同図において、10.1〜10.3は遅延器、11.1、1
1.2は加算器、１２は１ビット量子化器である。図１７
に示すブロック構成による補間型変調部１のディジタル
出力信号Ｙのシステム関数を次式に示す。

【００１３】 Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ^-1）＊Ｑ（ｚ） ここで、Ｘは入力信号を表し、Ｙは出力信号を表す。Ｑ
は１ビット量子化器12の入力信号と出力信号との誤差、
つまり量子化雑音を表す。本説明では、変調方式とし
て、１次の補間型変調方式を例としており、図１７では
１次のデルタ−シグマ型変調方式と１次のデルタ変調方
式とが混合されている。同図における加算器11.2の出力
がデルタ変調特有の予測値を表しており、入力信号Ｘと
この予測値の差信号に対し、１次のデルターシグマ変調
が行われている。各遅延器10.1〜10.3は、遅延器用クロ
ックにより、入力信号を一定時間ディレイさせて出力す
る。量子化器１２は、加算器11.1の出力信号を、その値
が正か負かに応じて+1か-1かの何れかに２値化する。加
算器11.2は、量子化器１２の出力を積分することで入力
信号に対する予測信号を生成し、ディジタル入力信号と
予測値との差信号が小さくなるように、加算器11.1にフ
ィードバックする。加算器11.2では、前ステップでの加
算器11.2の出力結果と、量子化器１２より出力した＋１
又は−１の何れかとが加えられる。従って、補間型変調
方式での出力信号Ｙは、前ステップの出力信号Ｙに対
し、±１しか変化しないことが判る。

【００１４】図１８は、デコーダ回路５及び抵抗ラダー
型ＤＡ変換器３の具体的な回路図を示す。

【００１５】同図におけるデコーダ回路５は、２ⁿ 個の
ｎ入力の論理積ゲート50.0、50.1p 〜50.2p 、50.1m 〜
50.3m で構成されている。各ｎ入力の論理積ゲートは、
ｎビットのディジタル入力データに対し、２ⁿ 個中の１
つの論理積ゲートがハイを出力するように、デコードさ
れる。例えばｎビット入力信号が０の時は論理積ゲート
50.0のみが、１の時は論理積ゲート50.1p のみが各々ハ
イとなるようにデコードされる。

【００１６】抵抗ラダー型ＤＡ変換器３は、抵抗30、及
びスイッチ31.0、31.1p 〜31.2p 、31.1m 〜31.3m によ
り構成される。各スイッチの一端は、基準電位を抵抗分
割した各電位に各々接続され、スイッチがオンした電位
のみがアナログ出力信号として出力するように構成され
る。各スイッチ31.0、31.1p 〜31.2p 、31.1m 〜31.3m
のオン、オフの制御信号は、ｎ入力の論理積ゲート50.
0、50.1p 〜50.2p 、50.1m 〜50.3m の出力より与えら
れる（ここでは、デコーダの出力がハイの時にスイッチ
がオンするものと仮定している。） このように、補間型変調部１において、オーバーサンプ
リングされたｍビットのディジタル入力信号に対し、低
ビットなｎビットのディジタル出力信号に変換し、この
変換されたｎビットのディジタル出力信号は、デコーダ
回路５においてデコードされた後、抵抗ラダー型ＤＡ変
換器３のスイッチ制御信号として与えられ、抵抗ラダー
型ＤＡ変換器３は、スイッチ制御信号に対応する電位を
出力する。これにより、低ビットなｎビットのディジタ
ル出力値に応じたアナログ値が抵抗ラダー型ＤＡ変換器
３より出力される。

【００１７】

【発明が解決しようとする課題】以上のように、補間型
変調方式は、オーバーサンプリングＤＡ変換器における
変調方式として適した方式であり、また電圧ポテンショ
タイプのＤＡ変換器は、構成が簡単でかつ歩留まりが良
く、低電力化に適した方式である。

【００１８】しかしながら、前述のＤＡ変換器では、ｎ
ビットのディジタル出力信号が各論理積ゲート５０-0〜
５０-3ｍに入力される時、その配線の寄生容量等に起因
して、そのｎビットの出力信号が各論理積ゲートに同時
には入力されず、何れかのビットの信号のみが所定の遅
延値をもって入力されるため、次の欠点を生じる。

【００１９】この欠点を図１９を用いて説明する。図１
９（ａ）及び（ｂ）は、図１６における補間型変調器１
のｎビットディジタル出力信号のビット数ｎを「４」と
し、この場合のデコーダ回路５の出力に基づく抵抗ラダ
ー型ＤＡ変換器３で選択されるスイッチの番号（選択ス
イッチ番号）の遷移図を示している。図１９（ａ）は出
力信号を形成する全てのビットの遅延値が等しい場合を
示しており、同図（ｂ）は最上位ビット（ＭＳＢ）のビ
ットに遅延が生じた場合を示している。同図（ａ）に示
すように、全てのビットの遅延値が等しい場合、補間型
変調器１の４ビットディジタル信号データが「０」から
「−１」に変化した時、選択スイッチ番号も「０」から
「−１」に変化する。しかし、同図（ｂ）に示すよう
に、ＭＳＢビットに遅延が生じた場合には、補間型変調
器１の４ビットディジタル信号データが「０」から「−
１」に変化した時、選択スイッチ番号は「０」から
「７」に一瞬変化し、その後に「−１」となる。これは
過渡的に発生するノイズであって、グリッチ（glitch）
と呼ばれており、抵抗ラダー型ＤＡ変換器における問題
点である。

【００２０】前記の説明では、最上位ビットに遅延が生
じた場合の最悪例を示したが、遅延量を適切に調整した
としても、前記図１８に示したデコード回路を持つＤＡ
変換器では、基本的に前記グリッチの問題が生じる。

【００２１】本発明は、抵抗ラダー型ＤＡ変換器を備え
たオーバサンプリングＤＡ変換器において、前記のよう
なグリッチが生じずに、ＤＡ変換精度、低消費電力化及
び歩留まりを良くすることを目的とする。

【００２２】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、補間型変調器等の出力の変化量が±１
である点に着目し、この補間型変調器等の出力に基いて
抵抗ラダー型のＤＡ変換器を制御する構成として、過渡
的なノイズを防止し、グリッチを解消する。

【００２３】すなわち、請求項１記載の発明のオーバサ
ンプリングＤＡ変換器は、ディジタル信号を入力し、こ
の入力信号の変化に応じて値が１クロックで設定ステッ
プ電圧だけ正電圧方向又は負電圧方向に変化を指示する
ディジタル信号を出力する信号出力部と、前記信号出力
部からの出力信号を受け、前記信号出力部からの出力信
号をデータシフト方向制御信号とすると共に、並んで配
置された複数のレジスタを有すると共に、これら複数の
レジスタの何れか１個のレジスタのデータ出力値が選択
状態を指示し、前記１個のレジスタの選択状態を指示す
るデータ出力値とは極性の異なる残りのレジスタのデー
タ出力値が非選択状態を指示し、更に、所定時間毎にデ
ータシフトクロックを受け、このデータシフトクロック
を受ける毎に前記選択状態を指示するデータが前記デー
タシフト方向制御信号の値に応じて前段のレジスタ又は
後段のレジスタに移動する双方向シフトレジスタと、第
１の基準電位と第２の基準電位との間を抵抗分割して得
られる複数の電位のうちの一つの電位を、前記双方向シ
フトレジスタの各レジスタのデータ出力値に応じて選択
する出力電位選択部とを備えたことを特徴とする。

【００２４】請求項２記載の発明は、前記請求項１記載
のオーバーサンプリングＤＡ変換器において、信号出力
部はオーバーサンプリング補間型変調器より成り、前記
補間型変調器は、入力される信号をその信号の値に応じ
て＋１又は−１の２値に量子化する量子化器と、前記量
子化器による量子化により生じる量子化雑音に対して変
調するデルタ−シグマ変調器と、ディジタル入力信号に
対応する予測値を求め、この予測値と前記ディジタル入
力信号の値との差分を示す差信号を量子化するデルタ変
調器とを組合せて成ることを特徴とする。

【００２５】請求項３記載の発明は、前記請求項１記載
のオーバーサンプリングＤＡ変換器において、信号出力
部はオーバーサンプリング補間型変調器より成り、前記
補間型変調器は、入力される信号をその信号の値に応じ
て＋１、０又は−１の３値に量子化する量子化器と、前
記量子化器による量子化により生じる量子化雑音に対し
て変調するデルタ−シグマ変調器と、ディジタル入力信
号に対応する予測値を求め、この予測値と前記ディジタ
ル入力信号の値との差分を示す差信号を量子化するデル
タ変調器とを組合せて成ることを特徴とする。

【００２６】請求項４記載の発明は、前記請求項２記載
のオーバーサンプリングＤＡ変換器において、オーバー
サンプリング補間型変調器は、第１及び第２の加算器
と、第１、第２及び第３の遅延器と、量子化器とから成
り、前記量子化器は、前記第１の加算器の出力をその値
に応じて＋１又は−１の２値に量子化し、前記第１の遅
延器は、前記量子化器の出力を設定遅延時間遅延させ、
前記第２の遅延器は、前記第２の加算器の出力を設定遅
延時間遅延させ、前記第２の加算器は、前記第１及び第
２の遅延器の各出力を加算してディジタル入力信号に対
する予測値を算出し、前記第３の遅延器は、前記第１の
加算器の出力を設定遅延時間遅延させ、前記第１の加算
器は、ディジタル入力信号並びに、前記第１の遅延器の
出力と同値で且つその値の正負を反転した信号、第３の
遅延器の出力、及び前記第２の加算器の出力と同値で且
つその値の正負を反転した信号を加算することを特徴と
する。

【００２７】請求項５記載の発明は、前記請求項３記載
のオーバーサンプリングＤＡ変換器において、オーバー
サンプリング補間型変調器は、第１及び第２の加算器
と、第１、第２及び第３の遅延器と、量子化器とから成
り、前記量子化器は、前記第１の加算器の出力をその値
に応じて＋１、０又は−１の３値に量子化し、前記第１
の遅延器は、前記量子化器の出力を設定遅延時間遅延さ
せ、前記第２の遅延器は、前記第２の加算器の出力を設
定遅延時間遅延させ、前記第２の加算器は、前記第１及
び第２の遅延器の各出力を加算してディジタル入力信号
に対する予測値を算出し、前記第３の遅延器は、前記第
１の加算器の出力を設定遅延時間遅延させ、前記第１の
加算器は、ディジタル入力信号並びに、前記第１の遅延
器の出力と同値で且つその値の正負を反転した信号、第
３の遅延器の出力、及び前記第２の加算器の出力と同値
で且つその値の正負を反転した信号を加算することを特
徴とする。

【００２８】請求項６記載の発明は、前記請求項１記載
のオーバーサンプリングＤＡ変換器において、信号出力
部はオーバーサンプリング・デルタ変調器より成り、前
記デルタ変調器は、信号をその値に応じて＋１又は−１
の２値に量子化する量子化器を有し、ディジタル入力信
号に対応する予測値を求め、この予測値と前記ディジタ
ル入力信号の値との差分を示す差信号を前記量子化器に
より量子化することを特徴とする。

【００２９】請求項７記載の発明は、前記請求項１記載
のオーバーサンプリングＤＡ変換器において、信号出力
部はオーバーサンプリング・デルタ変調器より成り、前
記デルタ変調器は、信号をその値に応じて＋１、０又は
−１の３値に量子化する量子化器を有し、ディジタル入
力信号に対応する予測値を求め、この予測値と前記ディ
ジタル入力信号の値との差分を示す差信号を前記量子化
器により量子化することを特徴とする。

【００３０】請求項８記載の発明は、前記請求項６記載
のオーバーサンプリングＤＡ変換器において、オーバー
サンプリング・デルタ変調器は、第１及び第２の加算器
と、第１及び第２の遅延器と、量子化器とから成り、前
記量子化器は、前記第１の加算器の出力をその値に応じ
て＋１又は−１の２値に量子化し、前記第１の遅延器
は、前記量子化器の出力を設定遅延時間遅延させ、前記
第２の遅延器は、前記第２の加算器の出力を設定遅延時
間遅延させ、前記第２の加算器は、前記第１及び第２の
遅延器の各出力を加算してディジタル入力信号に対する
予測値を算出し、前記第１の加算器は、ディジタル入力
信号、及び前記第２の加算器の出力と同値で且つその値
の正負を反転した信号を加算することを特徴とする。

【００３１】請求項９記載の発明は、前記請求項８記載
のオーバーサンプリングＤＡ変換器において、オーバー
サンプリング・デルタ変調器は、第１及び第２の加算器
と、第１及び第２の遅延器と、量子化器とから成り、前
記量子化器は、前記第１の加算器の出力をその値に応じ
て＋１、０又は−１の３値に量子化し、前記第１の遅延
器は、前記量子化器の出力を設定遅延時間遅延させ、前
記第２の遅延器は、前記第２の加算器の出力を設定遅延
時間遅延させ、前記第２の加算器は、前記第１及び第２
の遅延器の各出力を加算してディジタル入力信号に対す
る予測値を算出し、前記第１の加算器は、ディジタル入
力信号、及び前記第２の加算器の出力と同値で且つその
値の正負を反転した信号を加算することを特徴とする。

【００３２】請求項１０記載の発明は、前記請求項４又
は請求項８記載のオーバーサンプリングＤＡ変換器にお
いて、各遅延器は、遅延器用クロックを受け、この遅延
器用クロックを受ける毎に動作し、前記遅延器用クロッ
クは、シフトクロックとして双方向シフタレジスタに入
力されることを特徴とする。

【００３３】請求項１１記載の発明は、前記請求項５又
は請求項９記載のオーバーサンプリングＤＡ変換器にお
いて、各遅延器は、遅延器用クロックを受け、この遅延
器用クロックを受ける毎に動作し、また、別途、前記遅
延用クロックを受け、第１の遅延器が０の値を出力する
時にはこの時の遅延用クロックをマスクし、第１の遅延
器が＋１又は−１の値を出力する時にはこの時の遅延用
クロックをマスクしないマスク部を備え、前記マスク部
からの遅延用クロックがシフトクロックとして双方向シ
フタレジスタに入力されることを特徴とする。

【００３４】請求項１２記載の発明は、前記請求項１１
記載のオーバーサンプリングＤＡ変換器において、マス
ク部は、第１の遅延器からの複数ビットより成る信号の
うち、最下位ビットとその最下位ビット以外のビットと
の合計２ビットを入力するＮＯＲ回路と、前記ＮＯＲ回
路の出力、及び遅延用クロックを受けるＯＲ回路とから
成り、前記ＯＲ回路の出力がシフトクロックとして双方
向シフトレジスタに出力されることを特徴とする。

【００３５】請求項１３記載の発明は、前記請求項４、
請求項５、請求項８、請求項９又は請求項１１記載のオ
ーバーサンプリングＤＡ変換器において、シフト方向制
御信号は、第１の遅延器の出力であることを特徴とす
る。

【００３６】請求項１４記載の発明は、前記請求項２、
請求項３、請求項４、請求項５、請求項６、請求項７、
請求項８又は請求項９記載のオーバーサンプリングＤＡ
変換器において、双方向シフトレジスタは、並んで配置
された複数のレジスタと、前記複数個のレジスタと同数
で且つ対応するレジスタの前段に配置される複数個のセ
レクタとを備え、前記各レジスタは、データの入力端子
と、データの出力端子と、クロック入力端子とを有し、
前記クロック入力端子にシフトクロックが入力され、前
記各セレクタは、対応するレジスタの前段及び後段に各
々位置するレジスタの出力端子から出力されるデータを
受け、シフト方向制御信号の値が＋１のとき前段に位置
するレジスタからのデータを選択する一方、シフト方向
制御信号の値が−１のとき後段に位置するレジスタから
のデータを選択し、選択したデータを対応するレジスタ
の入力端子に出力することを特徴とする。

【００３７】請求項１５記載の発明は、前記請求項１、
請求項２、請求項３、請求項４、請求項５、請求項６、
請求項７、請求項８又は請求項９記載のオーバーサンプ
リングＤＡ変換器において、双方向シフトレジスタは、
最前段に位置するレジスタがデータを保持している状態
で更に前段へのデータシフトが要求された時、又は最後
段に位置するレジスタがデータを保持している状態で更
に後段へのデータシフトが要求された時、この最前段又
は最後段のレジスタによるデータの保持を維持するデー
タ維持回路を有することを特徴とする、。

【００３８】請求項１６記載の発明は、前記請求項１４
記載のオーバーサンプリングＤＡ変換器において、双方
向シフトレジスタは、並んで配置された複数のレジスタ
と、前記複数個のレジスタと同数で且つ対応するレジス
タの前段に配置される複数個のセレクタと、第１及び第
２の論理回路とを備え、前記各レジスタは、データの入
力端子と、データの出力端子と、クロック入力端子とを
有し、前記クロック入力端子にシフトクロックが入力さ
れ、前記第１の論理回路は、最後段及びその前段に各々
位置するレジスタの出力端子からのデータを受け、この
両データの論理和を演算し、前記第２の論理回路は、最
前段及びその後段に各々位置するレジスタの出力端子か
らのデータを受け、この両データの論理和を演算し、最
後段に位置するレジスタに対応するセレクタは、前記第
１の論理回路からの出力、及び０値を示す零信号を受
け、シフト方向制御信号の値が＋１のとき前記第１の論
理回路の出力を選択する一方、シフト方向制御信号の値
が−１のとき前記零信号を選択し、選択したデータを最
後段に位置するレジスタの入力端子に出力し、最前段に
位置するレジスタに対応するセレクタは、前記第２の論
理回路からの出力、及び０値を示す零信号を受け、シフ
ト方向制御信号の値が＋１のとき前記零信号を選択する
一方、シフト方向制御信号の値が−１のとき前記第２の
論理回路の出力を選択し、選択したデータを最前段に位
置するレジスタの入力端子に出力し、前記最後段及び最
前段に各々位置するレジスタに対応するセレクタ以外の
各セレクタは、対応するレジスタの前段及び後段に各々
位置するレジスタの出力端子から出力されるデータを受
け、シフト方向制御信号の値が＋１のとき前段に位置す
るレジスタからのデータを選択する一方、シフト方向制
御信号の値が−１のとき後段に位置するレジスタからの
データを選択し、選択したデータを対応するレジスタの
入力端子に出力し、前記第１及び第２の論理回路並びに
前記最後段及び最前段に各々位置するレジスタに対応す
るマルチプレクサにより、データ維持回路が構成される
ことを特徴とする。

【００３９】請求項１７記載の発明は、前記請求項１記
載のオーバーサンプリングＤＡ変換器において、出力電
位選択部は、第１の基準電位と第２の基準電位との間に
配置された抵抗と、前記抵抗を複数に分割した点に各々
配置される複数個のスイッチとを有し、前記各スイッチ
は、双方向シフトレジスタの各レジスタの出力端子から
の出力により制御されることを特徴とする。

【００４０】請求項１８記載の発明は、前記請求項１記
載のオーバーサンプリングＤＡ変換器において、双方向
シフトレジスタの複数個のレジスタは、各々、セット端
子と、リセット端子とを有し、また別途、設定データ検
出器を有し、前記設定データ検出器は、信号出力部の出
力信号と、予め設定された値との一致を検出し、前記設
定データ検出器の一致検出信号は、双方向シフトレジス
タを構成する全レジスタのうち所定の１つのレジスタの
セット端子に入力されると共に、他のレジスタをリセッ
ト端子に入力されることを特徴とする。

【００４１】請求項１９記載の発明は、前記請求項１８
記載のオーバーサンプリングＤＡ変換器において、設定
データ検出器は論理積回路から成ることを特徴とする。

【００４２】請求項２０記載の発明は、前記請求項１９
記載のオーバーサンプリングＤＡ変換器において、論理
積回路は、第２の遅延器からの低階調化されたディジタ
ル出力信号を受け、このディジタル出力信号が零値に一
致するとき、一致検出信号を出力することを特徴とす
る。

【００４３】

【作用】以上の構成により、請求項１ないし請求項２０
記載のオーバーサンプリングＤＡ変換器では、双方向シ
フトレジスタでは、信号出力部から出力される１クロッ
クで設定ステップ電圧だけ変化を指示する信号がデータ
シフト方向制御信号とされ、この双方向シフトレジスタ
を用いて抵抗ラダー型ＤＡ変換部がスイッチ制御される
ので、抵抗ラダー型ＤＡ変換部が出力するアナログ電位
の遷移期間において、そのアナログ出力電位の衝突が起
こったとしても、隣合う出力電位でしかなく、過渡的に
ノイズは発生せず、従って、従来のようなグリッチが解
消され、精度が良く且つ歩留まりの良いオーバサンプリ
ングＤＡ変換器を提供することが可能となる。

【００４４】特に、請求項１５及び請求項１６記載のオ
ーバーサンプリングＤＡ変換器では、双方向レジスタの
最後段に位置するレジスタがデータを保持している状態
で、更に後段へのデータシフトが要求された時には、こ
の最後段のレジスタの自らの出力が自己の入力端子に入
力されるので、出力電位選択部（抵抗ラダー型ＤＡ変換
器）がアナログ電位を出力しないオフの状態は起こり得
ない。特に、サンプリングレート変換時の過渡応答にお
いて、ディジタル入力信号の大振幅化が生じた際であっ
ても、出力電位が安定する。また、大振幅な入力信号に
対するＳＮ比がさほど要求されない用途では、アナログ
出力電圧範囲を制限して、双方向シフトレジスタを構成
するレジスタの段数を減らすことができる。従って、回
路の小型化が実現でき、しかも小振幅な入力信号に対す
るＳＮ比の劣化を起こさない点で優れる。

【００４５】また、請求項１８及び請求項１９記載のオ
ーバーサンプリングＤＡ変換器では、設定データ検出器
からの一致検出信号により、アナログ出力信号電位の初
期化が行われるので、アナログ出力信号の基準電位（Ｄ
Ｃ電位）を設定することが可能である。

【００４６】更に、請求項２０記載のオーバーサンプリ
ングＤＡ変換器では、設定データ検出器でディジタル出
力信号と比較される値が零値であるので、回路規模の小
型化が図られると共に、基準電圧がアナログ出力電圧範
囲の中心電圧に設定されて、大振幅な入力信号に対する
ＳＮ比の劣化が少ない。

【００４７】

【実施例】 （第１の実施例）図１は本発明のオーバサンプリングＤ
Ａ変換器の実施例を示す。

【００４８】同図は、オーバーサンプリングされたディ
ジタル入力信号に対し、補間型変調を行って低ビット化
したディジタル出力信号に対して、電圧ポテンショメー
タタイプのＤＡ変換を行う場合の構成例である。

【００４９】図１において、１は補間型変調部（信号出
力部）、２は双方向シフトレジスタ、３は抵抗ラダー型
ＤＡ変換器（出力電位選択部）、４は設定データ検出器
である。前記補間型変調部１は、前記従来例で述べた構
成と同様に、オーバーサンプリングされたｍビットのデ
ィジタル入力信号に対して補間型変調を行い、低ビット
化したｎビットのディジタル信号を出力する。変換され
たｎビットディジタル出力信号は、設定データ検出器４
に送られ、設定データ検出器４の出力（一致検出信号）
は、初期値セット信号として、双方向シフトレジスタ２
の初期化を行う。双方向シフトレジスタ２は、補間型変
調部１から出力されるシフト方向制御信号（後述）及び
シフトクロック、並びに設定データ検出器４から出力さ
れる初期化信号により制御されて動作し、その出力は、
抵抗ラダー型ＤＡ変換器３のスイッチ制御信号となる。

【００５０】以下、前記各構成の詳細を説明する。

【００５１】図２（ａ）は補間型変調部１の信号線図を
示す。同図は前記従来例の図１７と同一の構成であっ
て、変調方式として、１次の補間型変調方式を例として
おり、同図（ａ）の補間型変調部１は、同図（ｂ）に示
す１次のデルタ変調方式と、同図（ｃ）に示す１次のデ
ルタ−シグマ型変調方式とが混合されたものである。同
図（ａ）の補間型変調部１において、ディジタル出力信
号Ｙのシステム関数は、Ｘを入力信号、Ｙを出力信号と
して表すと、次式で示される。

【００５２】 Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ^-1）＊Ｑ（ｚ） …（１） ここで、Ｑは１ビット量子化器１２の入力信号と出力信
号との誤差、つまり量子化雑音を表す。

【００５３】前記システム関数を示す図２（ａ）の信号
線図を説明する。同図（ａ）の信号線図は同図（ｂ）及
び（ｃ）の組合せであるので、同図（ｂ）及び（ｃ）の
各々について説明する。

【００５４】同図（ｂ）のデルタ型変調部において、１
０,3は第１の遅延器、１０,2は第２の遅延器、１１,1は
第１の加算器、１１,2は第２の加算器、１２は１ビット
の量子化器である。

【００５５】加算器１１,2は後述するようにデルタ変調
特有の予測値を出力する。加算器１１,1は入力信号Ｘか
ら前記加算器１１,2の予測値を減算し、その差信号を出
力する。量子化器１２は、加算器１１,1の出力信号（差
信号）を受け、その信号値が正値のとき「＋１」を出力
し、負値のとき「−１」を出力して、加算器１１,1の出
力信号を２値に量子化する。遅延器１０,3は、遅延器用
クロックにより前記量子化器１２の出力を一定時間ディ
レイして出力する。遅延器１０,3の出力（量子化器１２
からの「＋１」又は「−１」の値の信号）は、図２には
図示しないが、ｍビットの入力信号よりも低階調のｎビ
ット（ｎ＜ｍ）の信号に変換される。例えば、図６に示
すように、遅延器１０,3の出力が「−１」の場合には、
全てが「１」のｎビットの信号に変換され、遅延器１
０,3の出力が「＋１」の場合には、最小位ビットのみが
「１」で他は全て「０」のｎビットの信号に変換され
る。遅延器１０,2は、加算器１１,2の出力（予測値）を
一定時間ディレイして出力する。加算器１１,2は、遅延
器１０,3の出力を低階調化（ｎビット化）した信号と、
遅延器１０,2の出力（前ステップでの加算器１１,2の出
力結果）とを加算する。即ち、加算器１１,2は、量子化
器１２の出力を積分することで入力信号に対する予測値
を生成する。

【００５６】同図（ｃ）のデルタ−シグマ型変調部は量
子化雑音に対して変調するものである。このデルタ−シ
グマ型変調部において、１０,3は第１の遅延器、１０,1
は第３の遅延器、１１,1は加算器、１２は１ビット量子
化器である。量子化器１２は、加算器１１,1の出力信号
を受け、その信号値が正値のとき「＋１」を出力し、負
値のとき「−１」を出力して、加算器１１,1の出力信号
を２値化する。遅延器１０,3は、遅延器用クロックによ
り前記量子化器１２の出力を一定時間ディレイして出力
する。遅延器１０,1は、遅延器用クロックにより前記加
算器１１,1の出力（後述する差信号）を一定時間ディレ
イして出力する。加算器１１,1は、ディジタル入力信号
から遅延器１０,3の出力（前ステップでの量子化器１２
の出力結果）を減算すると共に、その差信号と遅延器１
０,1の出力（前ステップでの差信号）とを加算し、その
差信号を出力する。

【００５７】前記図２（ａ）の補間型変調部１は、同図
（ｂ）及び（ｃ）の構成の混合により、ディジタル入力
信号Ｘと加算器１１,2の予測値との差信号が小さくなる
ようにこの予測信号が加算器１１,1にフィードバックさ
れ、この差信号に対し１次のデルターシグマ変調が行わ
れて、遅延器１０,2の出力に低階調（ｎビット）のディ
ジタル出力信号が得られる。

【００５８】加算器１１,2は、前ステップでの加算器１
１,2の出力結果（遅延器１０,2の出力）と、量子化器１
２から出力された「＋１」又は「−１」の何れかとを加
算するので、補間型変調方式での出力信号Ｙは、前ステ
ップの出力信号Ｙに対し、±１しか変化しないことが判
る。

【００５９】図２の補間型変調部１と、従来例で示した
図１７の補間方変調部１との相違点は、第１の遅延器１
０,3の出力信号（量子化器１２からの「＋１」又は「−
１」の値の信号であって、１クロックで設定ステップ電
圧だけ正電圧方向又は負電圧方向に変化を指示する信
号）を低階調化（ｎビット化）した図６に示す信号のう
ち、最下位のビット以外のビットが、双方向シフトレジ
スタ２のシフト方向制御信号となる点である。また、所
定時間毎に発生する遅延器用シフトクロックは、双方向
シフトレジスタ２のシフトクロックとして使用される。

【００６０】図３は、双方向シフトレジスタ２及び抵抗
ラダー型ＤＡ変換器３の詳細な回路図を示す。

【００６１】同図の双方向シフトレジスタ２は、２ⁿ 個
のレジスタ２０,0、２０,1ｐ〜２０,3ｐ、２０,1ｍ〜２
０,3ｍと、２ⁿ 個のセレクタ２１,0、２１,1ｐ〜２１,3
ｐ、２１,1ｍ〜２１,3ｍとにより構成される。レジスタ
２０,3ｍは最前段のレジスタ、レジスタ２０,3ｐは最後
段のレジスタである。

【００６２】前記レジスタ２０,0〜２０,3ｍは、各々、
クロック入力端子ＣＫと、データの入力端子Ｄと、デー
タの出力端子Ｑとを有する。また、中央に位置するレジ
スタ２０,0はセット端子Ｓを、他のレジスタ２０,1ｐ〜
２０,3ｍはリセット端子Ｒを有する。各レジスタのクロ
ック入力端子ＣＫには前記補間型変調部１からのシフト
クロックが入力され、中央に位置するレジスタ２０,0の
セット端子Ｓ及び他のレジスタのリセット端子Ｒには各
々前記設定データ検出器４からの初期値セット信号（一
致検出信号）が入力される。

【００６３】また、前記双方向シフトレジスタ２のセレ
クタ２１,0〜２１,3ｍは、各々、前記レジスタ２０,0〜
２０,3ｍの間に配置され、図中下段に位置するレジスタ
の信号出力端子Ｑからの信号と、上段に位置するレジス
タの信号出力端子Ｑとの両信号を受ける。また、前記各
セレクタは、前記補間型変調部１からのシフト方向制御
信号を受け、このシフト方向制御信号が「＋１」の値で
ある場合には、下段に位置するレジスタの信号出力端子
Ｑからの信号を選択する一方、シフト方向制御信号が
「−１」の値である場合には、上段に位置するレジスタ
の信号出力端子Ｑからの信号を選択する。前記各セレク
タ２１,0〜２１,3ｍの出力信号は、上段に位置するレジ
スタの信号入力端子Ｄに入力される。

【００６４】前記双方向シフトレジスタ２の初期値は、
図５に示す初期値設定手段により設定される。図３の双
方向シフトレジスタ２では、設定データ検出器４からの
初期値セット信号（後述）が出力された時、この初期値
セット信号により、レジスタ２０,0のみがセットされる
と共に他のレジスタはリセットされる。これにより、こ
の初期セット時には中央に位置するレジスタ２０,0のみ
がハイを出力し、その後、補間型変調部１からのシフト
方向制御信号の値に従い、シフトクロックの入力時に同
期して、ハイを出力するレジスタが上段側に又は下段側
に１個づつ移行して、双方向シフトレジスタ２を構成す
る全レジスタのうちの１個のみがハイを出力する。

【００６５】抵抗ラダー型ＤＡ変換器３は、電圧ポテン
ショメータ型であって、従来例の図１８の説明で述べた
構成と同様である。即ち、抵抗３０、及びスイッチ３
１,0、３１,1ｐ〜３１,2ｐ、３１,1ｍ〜３１,3ｍにより
構成されている。各スイッチの一端は、基準電位を抵抗
分割した各電位に各々接続され、スイッチがオンした電
位のみがアナログ出力信号として出力するように構成さ
れている。各スイッチ３１,0、３１,1ｐ〜３１,2ｐ、３
１,1ｍ〜３１,3ｍのオン，オフの制御信号は、対応する
双方向シフトレジスタ２の各レジスタ２０,0、２０,1ｐ
〜２０,3ｐ、２０,1ｍ〜２０,3ｍの出力である。

【００６６】図４に設定データ検出器４の回路例を示
す。同図において、４０はｎビット入力型の論理積回路
であって、その各入力が全て零値の時のみハイを出力す
る。従って、補間型変調器１からの低階調化されたｎビ
ットディジタル出力信号が零値と一致する時を検出して
ハイ（一致検出信号）を出力する回路となっている。

【００６７】以下、本実施例の動作原理を図１から図５
を用いて説明する。

【００６８】補間型変調部１より出力されたｎビットデ
ィジタル出力信号Ｙの変化量は、１クロックで遅延器１
０,3の出力分しか変化しない。つまり、ｎビットディジ
タル出力信号Ｙの変化量は、１クロックで±１しか変化
しないこととなる。ところで、＋１又は−１の信号は１
ビットで表現することができ、遅延器１０,3の出力信号
を、双方向シフトレジスタ２のシフト方向制御信号とし
て与えることができる。ここでは、遅延器１０,3の出力
がハイの時は、図３における双方向シフトレジスタの上
方向へのデータシフトとし、遅延器１０,3の出力がロウ
の時は、図３における双方向シフトレジスタの下方向へ
のデータシフトとする。このデータシフトクロックは、
図２の遅延器用データクロックと同一なので、レジスタ
間のデータシフトは、遅延器用データクロックと同期し
て行われる。また設定データ検出器４では、補間型変調
器１のディジタル出力Ｙのデータと設定データ零との一
致検出を行い、零を検出した時に、双方向シフトレジス
タ２の各レジスタを初期化する。以上の動作により、補
間型変調器１のディジタル出力Ｙの値に応じた電位を抵
抗ラダー型ＤＡ変換器３から出力することが可能とな
る。

【００６９】ここで、補間型変調器１のディジタル出力
信号Ｙが変化した時、即ち、シフト方向制御信号が「＋
１」又は「−１」に変化した時には、双方向シフトレジ
スタ２内でハイを出力するレジスタは、その上段又は下
段に位置するレジスタに移行するのみであるので、シフ
ト方向制御信号を各レジスタに入力する配線の寄生容量
等に起因して前記隣合う２個のレジスタのハイからロウ
又はロウからハイへの変化相互に時間遅れが存在して
も、抵抗ラダー型ＤＡ変換器３の出力電位の変化は連続
することになる。その詳細を次に説明する。

【００７０】図７（ａ）、（ｂ）及び（ｃ）は、補間型
変調器１のディジタル出力信号Ｙが変化した時、この時
の双方向シフトレジスタ２の出力に基いて抵抗ラダー型
ＤＡ変換器３内で選択されたスイッチの番号（選択スイ
ッチ番号）（便宜上、中央に位置するスイッチ３１,0の
選択スイッチ番号を「０」、その上段に位置するスイッ
チ３１,1ｐでは「＋１」、下段に位置するスイッチ３
１,1ｍでは「−１」とする）の遷移図を示す。

【００７１】図７（ａ）、（ｂ）及び（ｃ）では、図２
の補間型変調器１のｎビットディジタル信号Ｙのビット
数ｎを「４」としている。また、同図（ａ）では、双方
向シフトレジスタ２内でハイを出力すべきレジスタの出
力が「０」から「１」に立上る時間と、ロウを出力すべ
きレジスタの出力が「１」から「０」に立下る時間とが
等しい理想的な場合を示す。更に、同図（ｂ）では、ハ
イを出力すべきレジスタの出力が「０」から「１」に立
上る時間よりも、ロウを出力すべきレジスタの出力が
「１」から「０」に立下る時間の方が遅い場合を示し、
同図（ｃ）では、ハイを出力すべきレジスタの出力が
「０」から「１」に立下る時間よりも、ロウを出力すべ
きレジスタの出力が「１」から「０」に立上る時間の方
が遅い場合を示している。

【００７２】同図（ａ）に示す理想的な場合には、補間
型変調器１の４ビットディジタル信号データが「０」か
ら「−１」に変化した時、選択スイッチ番号も「０」か
ら「−１」に変化する。

【００７３】しかし、同図（ｂ）では、補間型変調器１
の４ビットディジタル信号データが「０」から「−１」
に変化した時、選択スイッチ番号は「０」及び「−１」
の双方となり、その後に選択スイッチ番号「−１」のみ
となる。また、同図（ｃ）では、選択スイッチ番号はな
く（何れのレジスタもハイを出力しない状態）を経た
後、選択スイッチ番号「−１」のみとなる。

【００７４】ここで、従来例では、各ビット間に遅延差
が生じた場合にグリッチが生じたが、本実施例の構成で
は、隣合うスイッチの２重選択となるのみであり、この
時の抵抗ラダー型ＤＡ変換器３のアナログ出力電位は、
前記図７（ｂ）の場合には同図（ｄ）に示すように現在
の電位と遷移する電位との中間電位となり、前記図７
（ｃ）の場合にはハイインピーダンス状態となって、同
図（ｅ）に示すように現在の電位を保持するので、同図
（ｂ）及び（ｃ）の双方で連続して出力電位が変化する
ことになる。

【００７５】よって、本実施例では、精度及び歩留まり
の良いオーバーサンプリングＤＡ変換器を提供すること
が可能となる。

【００７６】また、設定データ検出器４を用いて、双方
向シフトレジスタ２の初期セットするレジスタの番号を
変更することにより、オフセット量を任意に設定するこ
とも可能である。

【００７７】（第２の実施例）図８は本発明の第２の実
施例を示す。本実施例の全体構成は前記第１の実施例と
同一であり、相違点は補間型変調部の内部構成にある。
前記第１の実施例の補間型変調部１では、１ビット量子
化器１２が加算器１１,1の出力を「＋１」又は「−１」
に２値化するのに対し、本実施例の補間型変調部１´で
は、図９に示すように、２ビット量子化器１２´が加算
器１１,1の出力を「＋１」、「０」又は「−１」に３値
化する点で異なる。

【００７８】図９に示した補間型変調部１´では、シス
テム関数Ｙ（ｚ）は次の式で示される。

【００７９】 Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ^-1）＊（１／２）＊Ｑ（ｚ） …（２） 即ち、図９の補間型変調部１´では、前記図１の補間型
変調部１の前記（１）式で示されるシステム関数Ｙ
（ｚ）と比較して、量子化雑音Ｑは半減される。

【００８０】従って、本実施例では、入力信号の振幅が
小さい場合、又は入力信号の周波数が低い場合には、量
子化雑音の総量を約半分にできる。

【００８１】前記量子化器１２´の出力が「０」値の場
合、即ち、シフト方向制御信号が「０」値の場合には、
双方向シフトレジスタ２内でハイを出力するレジスタは
そのままハイの出力を維持する必要がある関係上、シフ
ト方向制御信号が「０」値の場合にシフトクロックをマ
スクする必要がある。補間型変調部１´には、この機能
を行うマスク部５５が別途設けられる。

【００８２】前記マスク部５５は、同図に示すように、
ＮＯＲ回路５６と、ＯＲ回路５７とから成る。前記ＮＯ
Ｒ回路５６は、遅延器１０,3の出力信号（量子化器１２
からの「０」の値の信号）を低階調化（ｎビット化）し
た図１０に示す信号のうち最下位ビットとそれ以外のビ
ットとの合計２ビットの［００］を受けてハイとなる。
前記ＯＲ回路５７は、前記ＮＯＲ回路５６の出力及びシ
フトクロックを受ける。従って、マスク部５５は、図１
１に示すように、遅延器１０,3の出力信号が「０」値の
際には、ＮＯＲ回路５６の出力及びＯＲ回路５７の出力
がハイとなって、この際のシフトクロックをマスクす
る。

【００８３】（双方向シフトレジスタの変形例）図１２
は、双方向シフトレジスタ２の変形例を示す。同図で
は、双方向シフトレジスタ２の上限及び下限をリミット
できる構成、つまりアナログ出力電位の出力電圧範囲を
制限する構成となっている。

【００８４】図１２の双方向シフトレジスタ２´は、図
３に示した中央に位置するレジスタ２０,0（図１２では
図示せず）を中心にその上方向に７段、その下方向に７
段の合計１５段のシフトレジスタ２０,1ｐ〜２０,7ｐ、
２０,1ｍ〜２０,7ｍと、セレクタ２１,0、２１,1ｐ〜２
１,7ｐ、２１,1ｍ〜２１,7ｍと、第１の論理和回路（第
１の論理回路）２２、及び第２の論理和回路（第２の論
理回路）２３から成る。

【００８５】前記第１の論理輪回路２２は、最後段のレ
ジスタ２０,7ｐの出力端子Ｑからのデータ、及びその前
段に位置するレジスタ２０,6ｐの出力端子Ｑからのデー
タを受け、この両データの論理和を演算する。また、前
記第２の論理和回路２３は、最前段のレジスタ２０,7ｍ
の出力端子Ｑからのデータ、及びその後段に位置するレ
ジスタ２０,6ｍの出力端子Ｑからのデータを受け、この
両データの論理和を演算する。

【００８６】最後段に位置するレジスタ２０,7ｐに対応
するセレクタ２１,7ｐは、前記第１の論理和回路２２か
らの出力、及び「０」信号を受け、シフト方向制御信号
の値が「＋１」のときには第１の論理和回路２２の出力
を選択し、シフト方向制御信号の値が「−１」のときに
は「０」信号を選択して、その選択したデータを最後段
に位置するレジスタ２０,7ｐの入力端子Ｄに出力する。

【００８７】また、最前段に位置するレジスタ２０,7ｍ
に対応するセレクタ２１,7ｍは、前記第２の論理和回路
２３からの出力、及び「０」信号を受け、シフト方向制
御信号の値が「＋１」のときには前記「０」信号を選択
し、シフト方向制御信号の値が「−１」のときには第２
の論理和回路２３の出力を選択して、その選択したデー
タを最前段に位置するレジスタ２０,7ｍの入力端子Ｄに
出力する。

【００８８】前記第１及び第２の論理和回路２２、２３
並びに最前段及び最後段のセレクタ２１,7ｍ、２１,7ｐ
により、データ維持回路６５を構成する。

【００８９】以上の構成では、最後段のレジスタ２０,7
ｐへのデータ入力がその前段に位置するレジスタ２０,6
ｐからの入力の場合には、最後段のレジスタ２０,7ｐの
入力端子Ｄには、自己の出力とその前段のレジスタ２
０,6ｐの出力との論理和が入力される。一方、最後段の
レジスタ２０,7ｐからその前段のレジスタ２０,6ｐへの
データ入力時には、「０」が入力される。最前段のレジ
スタ２０,7ｍに関しても同様であり、最前段のレジスタ
２０,7ｍへのデータ入力がその後段のレジスタ２０,6ｍ
からの入力の時には、最前段のレジスタ２０,7ｍの入力
端子Ｄには、自己の出力とその後段のレジスタ２０,6ｍ
の出力との論理和が入力され、その逆に、最前段のレジ
スタ２０,7ｍからその後段のレジスタ２０,6ｍへのデー
タ入力時には、「０」が入力される。従って、シフトデ
ータのハイ出力が双方向シフトレジスタ２の両端に位置
した時、例えば最後段のレジスタ２０,7ｐの出力がハイ
の時には、その前段のレジスタ２０,6ｐからのデータ入
力時（レジスタ２０,6ｐの出力がロウである時）であっ
ても、論理和回路２２の出力はハイとなり、最後段のレ
ジスタ２０,7ｐの出力値（ハイ）はロウとはならない。
最前段のレジスタ２０,7ｍに関しても同様である。

【００９０】従って、図１２に示した双方向シフトレジ
スタ２´を用いた抵抗ラダー型オーバーサンプリングＤ
Ａ変換器では、双方向シフトレジスタ２´の最後段又は
最前段に各々位置するレジスタ２０,7ｐ、２０,7ｍがデ
ータを保持している状態で更に後段又は前段へのデータ
シフトが要求された時であっても、その最後段又は最前
段に各々位置するレジスタ２０,7ｐ、２０,7ｍのデータ
保持が維持されるので、抵抗ラダー型ＤＡ変換器３の全
てのスイッチがオフである状態は起こり得ない。 特
に、抵抗ラダー型Ｄ／Ａ変換器３では、一般に、補間型
変調部やオーバーサンプリングディジタル入力信号を作
るためのディジタルフィルタの図１３（ａ）に示す過渡
応答により、本来の入力信号振幅よりも大振幅化が生じ
ることがあるが、この過渡応答時に、双方向シフトレジ
スタの段数が入力信号最大振幅分しかない場合に、前記
図３の双方向シフトレジスタ２では、最大振幅を超える
と、シフトレジスタ群の中でハイを出力するレジスタが
存在しなくなり、その結果、Ｄ／Ａ変換器の出力は、同
図（ｂ）に示すように出力が不定な非常にノイズに弱い
ハイインピーダンスノードとなってしまうが、本変形例
の図１２の双方向シフトレジスタ２´によれば、入力信
号最大振幅を超えても、シフトレジスタ群の中でハイを
出力するレジスタは消えず、従ってＤ／Ａ変換器の出力
は同図（ｃ）に示すようにハイインピーダンスノードと
はならない。

【００９１】尚、図１２の双方向シフトレジスタ２´で
は、零クロスポイントに歪が入るが、過渡応答の場合の
みであり、定常状態（安定状態）では問題とならない。

【００９２】また、改良された図１２の双方向シフトレ
ジスタ２´は、大振幅においてさほどＳ／Ｎを必要とし
ないＤＡ変換器等に対して使用される用途では、回路規
模縮小のためにわざとレジスタの段数を制限しても、僅
かの素子数の増加（即ち、論理和回路を２個付加するこ
と）により、上述の効果が得られる。

【００９３】（変調部の変形例）図１４は、図１及び図
２に示した補間型変調部１に代えてデルタ変調部５０を
設けた変形例を示す。

【００９４】即ち、本発明は、変調部の出力が±１の範
囲内にある変調方式であれば、全て応用可能であるの
で、前記第１の実施例の補間型変調部１に代えて、デル
タ変調部を設けたものである。図１４のデルタ変調部５
０は、図２に示した補間型変調部に対して、遅延器１
０,1がなく、また遅延器１０,3から加算器１１,1への信
号出力がない点でのみ異なる。

【００９５】（変調部の他の変形例）図１５は、前記図
１４に示したデルタ変調部６０の変形例を示す。

【００９６】即ち、本変形例では、図１４のデルタ変調
部６０の１ビット量子化器１２に代えて、前記第２の実
施例の補間型変調部１´の２ビット量子化器１２´を設
けたものである。従って、本変形例では、図１５の変形
例に比して、量子化雑音の総量をほぼ半減できる。

【００９７】尚、以上の説明では、信号出力部を補間型
変調部１、１´及びデルタ変調部６０、６１により構成
したが、この補間型変調部及びデルタ変調部に代えて、
他の構成により信号出力部を構成してもよい。例えば、
２つのサンプリング点のデータの間を複数点で線形補間
する補間フィルタがある場合に、その補間フィルタの出
力が、１クロック毎に「＋１」又は「−１」だけ変化す
るときには、この補間フィルタにより信号出力部を構成
してもよい。

【００９８】また、以上の説明では、出力電位選択部を
電圧ポテンショメータ型の抵抗ラダー型ＤＡ変換器によ
り構成したが、その他、Ｒ−２Ｒ型の抵抗ラダー型ＤＡ
変換器等により構成してもよいのは勿論である．

【００９９】

【発明の効果】以上説明したように、請求項１ないし請
求項２０記載の発明のオーバーサンプリングＤＡ変換器
によれば、各ビット間に信号伝達の時間差（遅延差）が
生じた場合であっても、アナログ出力電位を連続して変
化させることができるので、従来のように過渡的にノイ
ズが発生するグリッチを解消でき、精度及び歩留まりが
良いオーバーサンプリングＤＡ変換器を提供できる。

【０１００】特に、請求項１５及び請求項１６記載のオ
ーバーサンプリングＤＡ変換器によれば、出力電位選択
部（抵抗ラダー型ＤＡ変換器）がアナログ電位を出力し
ないオフの状態は起こり得ないので、特にサンプリング
レート変換時の過渡応答においてディジタル入力信号の
大振幅化が生じた際にも、出力電位が安定する。また、
大振幅な入力信号に対するＳＮ比がさほど必要でない用
途に使用すれば、アナログ出力電圧範囲を制限して、双
方向シフトレジスタを構成するレジスタの段数を減らす
ことができるので、回路の小型化が実現でき、しかも小
振幅な入力信号に対するＳＮ比の劣化を起こさない優れ
た効果を持つ。

【０１０１】また、請求項１８及び請求項１９記載のオ
ーバーサンプリングＤＡ変換器によれば、双方向レジス
タ内で初期セットするレジスタの番号を変更することが
できるので、アナログ出力電位の基準電位に対するオフ
セット量を任意に設定することが可能である。

【０１０２】更に、請求項２０記載のオーバーサンプリ
ングＤＡ変換器によれば、設定データ検出器でディジタ
ル出力信号と比較される値を零値としたので、回路規模
の小型化が図れると共に、基準電圧がアナログ出力電圧
範囲の中心電圧に設定されるので、大振幅な入力信号に
対するＳＮ比の劣化が少ない効果が得られる。

【図面の簡単な説明】

【図１】第１の実施例のＤＡ変換器の全体構成を示す図
である。

【図２】第１の実施例の補間型変調部の信号線図であ
る。

【図３】第１の実施例の双方向シフトレジスタ及び抵抗
ラダー型ＤＡ変換器の回路例を示す図である。

【図４】第１の実施例の設定データ検出器の回路例を示
す図である。

【図５】第１の実施例の双方向レジスタの初期化例を示
す図である。

【図６】第１の実施例の遅延器のｎビット化された出力
信号を示す図である。

【図７】第１の実施例の動作説明図である。

【図８】第２の実施例のＤＡ変換器の全体構成を示す図
である。

【図９】第２の実施例の補間型変調部の信号線図であ
る。

【図１０】第２の実施例の遅延器のｎビット化された出
力信号を示す図である。

【図１１】第２の実施例のマスク部の動作を示す説明図
である。

【図１２】双方向レジスタの変形例を示す回路図であ
る。

【図１３】双方向レジスタの変形例における過渡応答で
の動作説明図である。

【図１４】変調部の変形例であるデルタ変調部の具体的
構成を示す図である。

【図１５】変調部の他の変形例であるデルタ変調部の具
体的構成を示す図である。

【図１６】従来例のＤＡ変換器の全体構成を示す図であ
る。

【図１７】従来例の補間型変調部の信号線図である。

【図１８】従来例のデコーダ回路及び抵抗ラダー型ＤＡ
変換器の具体的回路を示す図である。

【図１９】従来例の動作説明図である。

【符号の説明】

１、１´ 補間型変調部（信号出
力部） ２ 双方向シフトレジスタ ３ 抵抗ラダー型ＤＡ変換
器（出力電位選択部） ４ 設定データ検出器 ５ デコーダ １０,3 第１の遅延器 １０,2 第２の遅延器 １０,1 第１の遅延器 １１,1 第１の加算器 １１,2 第２の加算器 １２ １ビット量子化器 １２´ ２ビット量子化器 ２０,0、２０,1ｐ〜２０,7ｐ ２０,1ｍ〜２０,7ｍ レジスタ ２１,0、２１,1ｐ〜２１,7ｐ ２１,1ｍ〜２１,7ｍ セレクタ ２２ 論理和回路（第１の論
理回路） ２３ 論理和回路（第２の論
理回路） ３０ 抵抗 ３１,0、３１,1ｐ〜３１,2ｐ ３１,3ｍ〜３１,3ｍ スイッチ ４０ 論理積回路 ５５ マスク部 ５６ ＮＯＲ回路 ５７ ＯＲ回路 ６０、６１ デルタ変調部（信号出
力部） ６５ データ維持回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 錠二 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 稲垣 誠三 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 松澤 昭 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭57−102690（ＪＰ，Ａ) 特開 平４−219009（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 11/00

Claims (20)

(57)【特許請求の範囲】
1. 【請求項１】 ディジタル信号を入力し、この入力信号
   の変化に応じて値が１クロックで設定ステップ電圧だけ
   正電圧方向又は負電圧方向に変化を指示するディジタル
   信号を出力する信号出力部と、 前記信号出力部からの出力信号を受け、前記信号出力部
   からの出力信号をデータシフト方向制御信号とすると共
   に、並んで配置された複数のレジスタを有すると共に、
   これら複数のレジスタの何れか１個のレジスタのデータ
   出力値が選択状態を指示し、前記１個のレジスタの選択
   状態を指示するデータ出力値とは極性の異なる残りのレ
   ジスタのデータ出力値が非選択状態を指示し、更に、所
   定時間毎にデータシフトクロックを受け、このデータシ
   フトクロックを受ける毎に前記選択状態を指示するデー
   タが前記データシフト方向制御信号の値に応じて前段の
   レジスタ又は後段のレジスタに移動する双方向シフトレ
   ジスタと、 第１の基準電位と第２の基準電位との間を抵抗分割して
   得られる複数の電位のうちの一つの電位を、前記双方向
   シフトレジスタの各レジスタのデータ出力値に応じて選
   択する出力電位選択部とを備えたことを特徴とするオー
   バーサンプリングＤＡ変換器。
2. 【請求項２】 信号出力部はオーバーサンプリング補間
   型変調器より成り、 前記補間型変調器は、 入力される信号をその信号の値に応じて＋１又は−１の
   ２値に量子化する量子化器と、 前記量子化器による量子化により生じる量子化雑音に対
   して変調するデルタ−シグマ変調器と、 ディジタル入力信号に対応する予測値を求め、この予測
   値と前記ディジタル入力信号の値との差分を示す差信号
   を量子化するデルタ変調器とを組合せて成ることを特徴
   とする請求項１記載のオーバーサンプリングＤＡ変換
   器。
3. 【請求項３】 信号出力部はオーバーサンプリング補間
   型変調器より成り、 前記補間型変調器は、 入力される信号をその信号の値に応じて＋１、０又は−
   １の３値に量子化する量子化器と、 前記量子化器による量子化により生じる量子化雑音に対
   して変調するデルタ−シグマ変調器と、 ディジタル入力信号に対応する予測値を求め、この予測
   値と前記ディジタル入力信号の値との差分を示す差信号
   を量子化するデルタ変調器とを組合せて成ることを特徴
   とする請求項１記載のオーバーサンプリングＤＡ変換
   器。
4. 【請求項４】 オーバーサンプリング補間型変調器は、 第１及び第２の加算器と、第１、第２及び第３の遅延器
   と、量子化器とから成り、 前記量子化器は、前記第１の加算器の出力をその値に応
   じて＋１又は−１の２値に量子化し、 前記第１の遅延器は、前記量子化器の出力を設定遅延時
   間遅延させ、 前記第２の遅延器は、前記第２の加算器の出力を設定遅
   延時間遅延させ、 前記第２の加算器は、前記第１及び第２の遅延器の各出
   力を加算してディジタル入力信号に対する予測値を算出
   し、 前記第３の遅延器は、前記第１の加算器の出力を設定遅
   延時間遅延させ、 前記第１の加算器は、ディジタル入力信号並びに、前記
   第１の遅延器の出力と同値で且つその値の正負を反転し
   た信号、前記第３の遅延器の出力、及び前記第２の加算
   器の出力と同値で且つその値の正負を反転した信号を加
   算することを特徴とする請求項２記載のオーバーサンプ
   リングＤＡ変換器。
5. 【請求項５】 オーバーサンプリング補間型変調器は、 第１及び第２の加算器と、第１、第２及び第３の遅延器
   と、量子化器とから成り、 前記量子化器は、前記第１の加算器の出力をその値に応
   じて＋１、０又は−１の３値に量子化し、 前記第１の遅延器は、前記量子化器の出力を設定遅延時
   間遅延させ、 前記第２の遅延器は、前記第２の加算器の出力を設定遅
   延時間遅延させ、 前記第２の加算器は、前記第１及び第２の遅延器の各出
   力を加算してディジタル入力信号に対する予測値を算出
   し、 前記第３の遅延器は、前記第１の加算器の出力を設定遅
   延時間遅延させ、 前記第１の加算器は、ディジタル入力信号並びに、前記
   第１の遅延器の出力と同値で且つその値の正負を反転し
   た信号、前記第３の遅延器の出力、及び前記第２の加算
   器の出力と同値で且つその値の正負を反転した信号を加
   算することを特徴とする請求項３記載のオーバーサンプ
   リングＤＡ変換器。
6. 【請求項６】 信号出力部はオーバーサンプリング・デ
   ルタ変調器より成り、 前記デルタ変調器は、 信号をその値に応じて＋１又は−１の２値に量子化する
   量子化器を有し、 ディジタル入力信号に対応する予測値を求め、この予測
   値と前記ディジタル入力信号の値との差分を示す差信号
   を前記量子化器により量子化することを特徴とする請求
   項１記載のオーバーサンプリングＤＡ変換器。
7. 【請求項７】 信号出力部はオーバーサンプリング・デ
   ルタ変調器より成り、 前記デルタ変調器は、 信号をその値に応じて＋１、０又は−１の３値に量子化
   する量子化器を有し、 ディジタル入力信号に対応する予測値を求め、この予測
   値と前記ディジタル入力信号の値との差分を示す差信号
   を前記量子化器により量子化することを特徴とする請求
   項１記載のオーバーサンプリングＤＡ変換器。
8. 【請求項８】 オーバーサンプリング・デルタ変調器
   は、 第１及び第２の加算器と、第１及び第２の遅延器と、量
   子化器とから成り、 前記量子化器は、前記第１の加算器の出力をその値に応
   じて＋１又は−１の２値に量子化し、 前記第１の遅延器は、前記量子化器の出力を設定遅延時
   間遅延させ、 前記第２の遅延器は、前記第２の加算器の出力を設定遅
   延時間遅延させ、 前記第２の加算器は、前記第１及び第２の遅延器の各出
   力を加算してディジタル入力信号に対する予測値を算出
   し、 前記第１の加算器は、ディジタル入力信号、及び前記第
   ２の加算器の出力と同値で且つその値の正負を反転した
   信号を加算することを特徴とする請求項６記載のオーバ
   ーサンプリングＤＡ変換器。
9. 【請求項９】 オーバーサンプリング・デルタ変調器
   は、 第１及び第２の加算器と、第１及び第２の遅延器と、量
   子化器とから成り、 前記量子化器は、前記第１の加算器の出力をその値に応
   じて＋１、０又は−１の３値に量子化し、 前記第１の遅延器は、前記量子化器の出力を設定遅延時
   間遅延させ、 前記第２の遅延器は、前記第２の加算器の出力を設定遅
   延時間遅延させ、 前記第２の加算器は、前記第１及び第２の遅延器の各出
   力を加算してディジタル入力信号に対する予測値を算出
   し、 前記第１の加算器は、ディジタル入力信号、及び前記第
   ２の加算器の出力と同値で且つその値の正負を反転した
   信号を加算することを特徴とする請求項８記載のオーバ
   ーサンプリングＤＡ変換器。
10. 【請求項１０】 各遅延器は、遅延器用クロックを受
    け、この遅延器用クロックを受ける毎に動作し、 前記遅延器用クロックは、シフトクロックとして双方向
    シフタレジスタに入力されることを特徴とする請求項４
    又は請求項８記載のオーバーサンプリングＤＡ変換器。
11. 【請求項１１】 各遅延器は、遅延器用クロックを受
    け、この遅延器用クロックを受ける毎に動作し、 また、別途、前記遅延用クロックを受け、第１の遅延器
    が０の値を出力する時にはこの時の遅延用クロックをマ
    スクし、第１の遅延器が＋１又は−１の値を出力する時
    にはこの時の遅延用クロックをマスクしないマスク部を
    備え、 前記マスク部からの遅延用クロックがシフトクロックと
    して双方向シフタレジスタに入力されることを特徴とす
    る請求項５又は請求項９記載のオーバーサンプリングＤ
    Ａ変換器。
12. 【請求項１２】 マスク部は、 第１の遅延器からの複数ビットより成る信号のうち、最
    下位ビットとその最下位ビット以外のビットとの合計２
    ビットを入力するＮＯＲ回路と、 前記ＮＯＲ回路の出力、及び遅延用クロックを受けるＯ
    Ｒ回路とから成り、 前記ＯＲ回路の出力がシフトクロックとして双方向シフ
    トレジスタに出力されることを特徴とする請求項１１記
    載のオーバーサンプリングＤＡ変換器。
13. 【請求項１３】 シフト方向制御信号は、第１の遅延器
    の出力であることを特徴とする請求項４、請求項５、請
    求項８、請求項９又は請求項１１記載のオーバーサンプ
    リングＤＡ変換器。
14. 【請求項１４】 双方向シフトレジスタは、 並んで配置された複数のレジスタと、 前記複数個のレジスタと同数で且つ対応するレジスタの
    前段に配置される複数個のセレクタとを備え、 前記各レジスタは、データの入力端子と、データの出力
    端子と、クロック入力端子とを有し、前記クロック入力
    端子にシフトクロックが入力され、 前記各セレクタは、対応するレジスタの前段及び後段に
    各々位置するレジスタの出力端子から出力されるデータ
    を受け、シフト方向制御信号の値が＋１のとき前段に位
    置するレジスタからのデータを選択する一方、シフト方
    向制御信号の値が−１のとき後段に位置するレジスタか
    らのデータを選択し、選択したデータを対応するレジス
    タの入力端子に出力することを特徴とする請求項２、請
    求項３、請求項４、請求項５、請求項６、請求項７、請
    求項８又は請求項９記載のオーバーサンプリングＤＡ変
    換器。
15. 【請求項１５】 双方向シフトレジスタは、 最前段に位置するレジスタがデータを保持している状態
    で更に前段へのデータシフトが要求された時、又は最後
    段に位置するレジスタがデータを保持している状態で更
    に後段へのデータシフトが要求された時、この最前段又
    は最後段のレジスタによるデータの保持を維持するデー
    タ維持回路を有することを特徴とする、請求項１、請求
    項２、請求項３、請求項４、請求項５、請求項６、請求
    項７、請求項８又は請求項９記載のオーバーサンプリン
    グＤＡ変換器。
16. 【請求項１６】 双方向シフトレジスタは、 並んで配置された複数のレジスタと、 前記複数個のレジスタと同数で且つ対応するレジスタの
    前段に配置される複数個のセレクタと、 第１及び第２の論理回路とを備え、 前記各レジスタは、データの入力端子と、データの出力
    端子と、クロック入力端子とを有し、前記クロック入力
    端子にシフトクロックが入力され、 前記第１の論理回路は、最後段及びその前段に各々位置
    するレジスタの出力端子からのデータを受け、この両デ
    ータの論理和を演算し、 前記第２の論理回路は、最前段及びその後段に各々位置
    するレジスタの出力端子からのデータを受け、この両デ
    ータの論理和を演算し、 最後段に位置するレジスタに対応するセレクタは、前記
    第１の論理回路からの出力、及び０値を示す零信号を受
    け、シフト方向制御信号の値が＋１のとき前記第１の論
    理回路の出力を選択する一方、シフト方向制御信号の値
    が−１のとき前記零信号を選択し、選択したデータを最
    後段に位置するレジスタの入力端子に出力し、 最前段に位置するレジスタに対応するセレクタは、前記
    第２の論理回路からの出力、及び０値を示す零信号を受
    け、シフト方向制御信号の値が＋１のとき前記零信号を
    選択する一方、シフト方向制御信号の値が−１のとき前
    記第２の論理回路の出力を選択し、選択したデータを最
    前段に位置するレジスタの入力端子に出力し、 前記最後段及び最前段に各々位置するレジスタに対応す
    るセレクタ以外の各セレクタは、対応するレジスタの前
    段及び後段に各々位置するレジスタの出力端子から出力
    されるデータを受け、シフト方向制御信号の値が＋１の
    とき前段に位置するレジスタからのデータを選択する一
    方、シフト方向制御信号の値が−１のとき後段に位置す
    るレジスタからのデータを選択し、選択したデータを対
    応するレジスタの入力端子に出力し、 前記第１及び第２の論理回路並びに前記最後段及び最前
    段に各々位置するレジスタに対応するセレクタにより、
    データ維持回路が構成されることを特徴とする請求項１
    ４記載のオーバーサンプリングＤＡ変換器。
17. 【請求項１７】 出力電位選択部は、 第１の基準電位と第２の基準電位との間に配置された抵
    抗と、 前記抵抗を複数に分割した点に各々配置される複数個の
    スイッチとを有し、 前記各スイッチは、双方向シフトレジスタの各レジスタ
    の出力端子からの出力により制御されることを特徴とす
    る請求項１記載のオーバーサンプリングＤＡ変換器。
18. 【請求項１８】 双方向シフトレジスタの複数個のレジ
    スタは、各々、セット端子と、リセット端子とを有し、 また別途、設定データ検出器を有し、 前記設定データ検出器は、 信号出力部の出力信号と、予め設定された値との一致を
    検出し、 前記設定データ検出器の一致検出信号は、双方向シフト
    レジスタを構成する全レジスタのうち所定の１つのレジ
    スタのセット端子に入力されると共に、他のレジスタを
    リセット端子に入力されることを特徴とする請求項１記
    載のオーバーサンプリングＤＡ変換器。
19. 【請求項１９】 設定データ検出器は論理積回路から成
    ることを特徴とする請求項１８記載のオーバーサンプリ
    ングＤＡ変換器。
20. 【請求項２０】 論理積回路は、第２の遅延器からの低
    階調化されたディジタル出力信号を受け、このディジタ
    ル出力信号が零値に一致するとき、一致検出信号を出力
    することを特徴とする請求項１９記載のオーバーサンプ
    リングＤＡ変換器。