JP4420345B2 - デジタル／アナログコンバータ、ディスプレイドライバおよびディスプレイ - Google Patents

Description

本発明は、デジタル／アナログコンバータ、このようなコンバータを備えるディスプレイドライバ、および、このようなドライバを備えるディスプレイに関する。このようなコンバータは、例えば、液晶ディスプレイのマトリクスカラムを駆動するために用いられ得る。このようなコンバータの特定応用分野は、電力使用量が制限される携帯用途向け小型ディスプレイパネルである。

添付の図面の図１は、ｎビットデジタルワードを対応するアナログ出力に変換する、公知のタイプのスイッチドキャパシタデジタル／アナログコンバータ（ＤＡＣ）を示す。ＤＡＣは、ｎ個のキャパシタＣ_１、．．．Ｃ_ｎを備え、各ｉ番目のキャパシタのキャパシタンスＣ_ｉは、２^{（ｉ−１）}Ｃ_１に等しい。ＤＡＣは、単一利得バッファ１の入力とグラウンドとの間に接続された終端キャパシタＣ_ＴＥＲＭをさらに備える。キャパシタＣ_１、．．．Ｃ_ｎの第１の電極は、つなぎ合わされて、終端キャパシタＣ_ＴＥＲＭの第１の端子に接続される。キャパシタＣ_１、．．．Ｃ_ｎの各々の第２の端子は、デジタルワードの対応するビットの状態または値により、第２の電極を第１または第２の基準電圧入力Ｖ１またはＶ２と選択的に接続する２等のそれぞれのスイッチに接続される。バッファ１の出力は、例えば、液晶デバイスのアクティブマトリクスのデータ線またはカラム電極の形態の容量負荷Ｃ_ＬＯＡＤを駆動する。

ＤＡＣは、２つの動作フェーズ、すなわち、図１に示されない、内部で生成されたタイミング信号によって制御される、リセットまたは「ゼロイング」フェーズと、変換または「デコーディング」フェーズとを有する。ゼロイングフェーズの間、Ｃ_１、．．．Ｃ_ｎの第１および第２の電極、ならびに終端キャパシタのＣ_ＴＥＲＭの第１の電極は、電子スイッチ３によってつなぎ合わされて、第１の基準電圧入力Ｖ_１に接続される。従って、キャパシタＣ_１、．．．Ｃ_ｎが放電され、これにより、ＤＡＣに格納された全電荷がＶ_１Ｃ_ＴＥＲＭに等しくなる。

デコーディングフェーズの間、各キャパシタＣ_ｉの第２の電極は、デジタル入力ワードのｉ番目のビットの値により、第１の基準電圧入力Ｖ_１、または、第２の基準電圧入力Ｖ_２に接続される。ＤＡＣに格納される電荷は、

によって求められ、ここで、ｂ_ｉは、入力デジタルワードのｉ番目のビットであり、Ｖ_ＤＡＣは、キャパシタＣ_１、．．．Ｃ_ｎおよびＣ_ＴＥＲＭの第１の電極の電圧である。従って、出力電圧は、

によって求められる。一般に、Ｃ_ｉ＝２^{（ｉ−１）}Ｃ_１、およびＣ_１＝Ｃ_ＴＥＲＭである。その結果、入力デジタルワードと線形の関係である出力電圧のセットがもたらされる。

ＤＡＣから負荷キャパシタンスを隔離し、これが変換プロセスに影響を及ぼすことを防止するために、単一利得バッファ１が提供される。しかし、このようなバッファは、電力消費の実質的な原因である。バッファ１が省略されるべき場合、負荷キャパシタンスの増大により、終端キャパシタンスが増加し、これにより、ＤＡＣからの最大出力電圧は、

によって求められる。

この影響は、スイッチドキャパシタの値を増加させることによって低減され得る。しかし、これにより、ＤＡＣが占有する集積回路の電力消費および面積が大きくなる。基準電圧入力Ｖ_２に供給される電圧等の、高基準電圧に近い電圧を達成するために、キャパシタンスを、実質的に増加させなければならない。

この影響を補償する別の技術は、入力Ｖ_２に供給される高基準電圧を増加させることである。しかし、これもまた、ＤＡＣの電力消費を増加させ、さらに、より高い基準電圧を生成するために、より複雑または強力な回路を必要とし得る。

いくつかの応用例では、入力デジタルワードの非線形関数として出力電圧を生成するためにＤＡＣが必要とされる。例えば、図２は、ＤＡＣが液晶ディスプレイの駆動構成の一部分として用いられる場合に必要な伝達関数を示し、添付の図面の図３は、ガンマ補正を提供するために、このような伝達関数が修正される方法を示す。ＧＢ２３８８７２５号（特許文献１）は、バイナリ加重でないスイッチドキャパシタを提供することによって非線形性が達成される非線形ＤＡＣを開示する。比較的大きい終端キャパシタを有するこのような構成を用いることによって、添付の図面の図４に示されるような中間バッファを用いることなく、ＤＡＣを負荷に直接接続することが可能である。しかし、すでに記載されたものと同じ最大出力電圧の制限が、このような構成に当てはまる。さらに、このようなＤＡＣは、回転対称性を有する伝達特性を提供するように制限される。例えば、０〜６３の範囲の入力ワードまたはコード内の６ビットコンバータの場合、Ｖ_ｂ−Ｖ_０＝Ｖ６３−Ｖ_ｂ’であり、ここで、ｂは、６ビットデジタルコードであり、ｂ’は、添付の図面の図５に示されるように、１の補数である。従って、このタイプのＤＡＣは、図２に示される曲線に近似し得、一般に、これは、図３に示される曲線のような非対称曲線には十分に近似し得ない。

（従来技術の確認）
Ｍａｔｓｕｅｄａらによる「Ａ ６−ｂｉｔ−ｃｏｌｏｕｒ ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｐｏｌｙＳｉＴＦＴ−ＬＣＤ ｗｉｔｈ ｉｎｔｅｇｒａｔｅｄ ｄｉｇｉｔａｌ ｄａｔａ ｄｒｉｖｅｒｓ」（ＳＩＤ’９８ ｄｉｇｅｓｔ、８７９〜８８２ページ）と称されるＵＳ６３８０９１７号（特許文献２）に開示されるタイプの非線形ＤＡＣを示す。液晶デバイスの伝達特性に近づけるためにこのような非線形ＤＡＣが用いられ得る。図６に示される６ビットの実施例は、バッファや終端キャパシタを必要とせず、入力ワードの５つの最下位ビットから導出された信号によって接続が制御される５つのバイナリ加重キャパシタを備える。最上位ビットＤ５は、基準電圧ソースＶＯ１、ＶＯ２、ＶＣ１およびＶＣ２から選択されたものを制御する。

ゼロイングフェーズの間、負荷キャパシタンスの第１の電極（図６にデータ線キャパシタンスとして示される）は、最上位ビットの値に応じて基準電圧ＶＣ１またはＶＣ２に充電され、スイッチドキャパシタの第１の電極は、同様に、最上位ビットの値に応じて基準電圧ＶＯ１またはＶＯ２に放電される。最上位ビットＤ５の値がゼロである場合、５つの最下位ビットは、反転されずに供給され、最上位ビットの値が１である場合、５つの最下位ビットは反転される。デコーディングフェーズの間、負荷キャパシタンスの第１の電極は、５つの最下位ビットの反転または非反転値によって制御されるスイッチドキャパシタのから選択されたもの第１の電極に接続される。結果としてのＤＡＣの出力電圧は、

によって求められる。

伝達関数は、本来、非線形であり、添付の図面の図７に示される形態のものである。最上位ビットを用いて基準電圧および最下位ビットの反転を制御することによって、２つの出力曲線が提供され、これは、添付の図面の８に示されるように、回転対称と組み合わせられ得る。
英国特許出願公開第２３８８７２５号明細書 米国特許第６３８０９１７号明細書

このようなＤＡＣによって提供され得る伝達特性または曲線の範囲は、同じ一般的形状の曲線に制限されるが、勾配は、ＤＡＣ内のキャパシタンス値の適切な選択によって選択され得る。さらに、４つの基準電圧（これらのうちのいくつかが必要な出力電圧の範囲を超える）が必要とされる。従って、このような構成は、すでに述べたものと同じ不利な点を有する。

本発明の第１の局面によると、ｎビットデジタルワードを変換するｎビットデジタル／アナログコンバータであって、ここで、ｎは、１よりも大きい整数であり、前記ｎビットデジタル／アナログコンバータは、容量負荷に直接接続する出力、第１および第２の基準電圧入力、および（ｎ−１）個のビットデジタル入力を有する（ｎ−１）ビットバッファレススイッチドキャパシタデジタル／アナログコンバータと；前記ｎビットデジタルワードの最上位ビットが第１の値を有する場合は反転せず、前記最上位ビットが前記第１の値とは異なる第２の値を有する場合は反転して、前記ｎビットデジタルワードの（ｎ−１）個の下位ビットを前記（ｎ−１）個のビットデジタル入力に供給する（ｎ−１）ビット選択インバータと；前記最上位ビットが前記第１の値を有する場合、前記第１および第２の基準電圧をそれぞれ受け取り、前記最上位ビットが前記第２の値を有する場合、前記第２および第１の基準電圧をそれぞれ受け取るように、前記第１および第２の基準電圧入力を接続するスイッチング構成とを備える。

前記（ｎ−１）ビットバッファレススイッチドキャパシタデジタル／アナログコンバータは、前記容量負荷に接続するために第１の電極が一緒につなぎ合わされた（ｎ−１）個のキャパシタを備えてもよい。前記（ｎ−１）個のキャパシタのうちの各ｉ番目のキャパシタの第２の電極は、前記（ｎ−１）個の下位ビットのうちのｉ番目のビットが前記第１または第２の値を有する場合、それぞれ前記第１または第２の基準電圧入力に接続されるように構成されてもよい。前記（ｎ−１）ビットバッファレススイッチドキャパシタデジタル／アナログコンバータは、前記（ｎ−１）個のキャパシタのうちの各ｉ番目のキャパシタの前記第１および第２の電極が前記第１の基準電圧入力に接続されるリセットモードを有してもよい。前記（ｎ−１）個のキャパシタのうちの前記各ｉ番目のキャパシタは、１＜ｉ≦（ｎ−１）の場合のＣ_ｉ＝ａ^{（ｉ−１）}Ｃ _１ によって求められる値Ｃ_ｉを有し、ここで、ａは正の実数である。例えば、ａは、２と等しくてもよい。

第１の値は、０であってもよい。

第２の基準電圧は、第１の基準電圧よりも大きくなってもよい。

前記（ｎ−１）ビット選択インバータは、マルチプレクサの構成を備えもよい。あるいは、前記（ｎ−１）ビット選択インバータは、前記ｎビットデジタルワードによってアドレス指定される、第１の関数を表す第１のルックアップテーブルを含む第１のメモリを備えてもよい。さらなる代替案として、前記（ｎ−１）ビット選択インバータは、前記最上位ビットを受け取る第１の入力と、前記（ｎ−１）個の下位ビットのそれぞれ１つを受け取る第２の入力とを各々が有する（ｎ−１）個の排他的ＯＲゲートを備えてもよい。

コンバータは、前記ｎビットデジタルワードによってアドレス指定される、第２の非線形関数を表す第２のルックアップテーブルを含む第２のメモリを備えてもよい。

本発明の第２の局面によると、本発明の第１の局面によるｎビットデジタル／アナログコンバータを少なくとも１つ備えるディスプレイドライバが提供される。本発明の第３の局面によると、本発明の第２の局面によるディスプレイドライバを備えるディスプレイが提供される。

このディスプレイは、液晶デバイスを備えてもよい。

従って、バッファを必要とせず、従って、低電力消費のコンバータを提供することが可能である。コンバータの伝達関数は、線形または非線形であり得、２つの基準電圧のみが必要とされる。これらの基準電圧は、必要とされる出力範囲の限界点にあり得、比較的低い電力消費で生成することが容易である。コンバータは、容量負荷の大きさを「支配する（ｄｏｍｉｎａｔｅ）」必要がなく、これにより、集積面積が低減され得、電力消費が低減され得、かつ、変換速度が増加し得る。

図９に示されるＤＡＣは、ｎビット入力ワードまたはコードを低電圧基準電圧Ｖ_Ｌと高基準電圧Ｖ_Ｈとの間、およびこれらの電圧を含む出力電圧範囲に変換する。ＤＡＣは、例えば、アクティブマトリックス液晶デバイスのデータ線を備える、出力Ｖ_ＯＵＴが容量負荷Ｃ_ＬＯＡＤに直接接続されるバッファレスタイプの（ｎ−１）ビットスイッチドキャパシタＤＡＣ１０を備える。ＤＡＣ１０は、最上位ビット（ＭＳＢ）ｂ_ｎによって制御される電子切換スイッチとして機能する２インプットマルチプレクサ１１および１２の出力に接続される基準電圧入力Ｖ_１およびＶ_２を有する。マルチプレクサ１１および１２の第１の入力が接続され、基準電圧Ｖ_ＬおよびＶ_Ｈをそれぞれ受け取り、これに対して、マルチプレクサ１１および１２の第２の入力が接続され、基準電圧Ｖ_ＨおよびＶ_Ｌをそれぞれ受け取る。最上位ビットｂ_ｎの値が０である場合、入力Ｖ_１およびＶ_２は、マルチプレクサによって接続され、基準電圧Ｖ_ＬおよびＶ_Ｈを受け取る。逆に、最上位ビットｂ_ｎの値が１である場合、マルチプレクサは、入力Ｖ_１およびＶ_２に基準電圧Ｖ_ＬおよびＶ_Ｈをそれぞれ供給する。

最上位ビットは、さらに、２インプットマルチプレクサ１３_１、．．．、１３_ｎ−１とインバータ１４_１、．．．、１４_ｎ−１とを備える（ｎ−１）ビット選択インバータを制御する。マルチプレクサの各々は、入力ワードの（ｎ−１）最下位ビットの対応するビットの値を受け取る第１の入力と、対応するインバータを介して反転ビットを受け取る第２の入力とを有する。マルチプレクサ１３_１、．．．、１３_ｎ−１は、最上位ビットの値によって制御される電子切換スイッチとして機能する。従って、最上位ビットｂ_ｎの値が０である場合、（ｎ−１）最下位ビットは反転されないが、最上位ビットｂ_ｎの値が１である場合、（ｎ−１）最下位ビットは、ＤＡＣ１０に供給される前に反転される。

ＤＡＣ１０は、図１０により詳細に示され、かつ、図４に示されるように、バッファレスタイプのものである。さらに、内部終端キャパシタは提供されない。その代わりに、図４に示されるように、容量負荷Ｃ_ＬＯＡＤが終端キャパシタとして機能する。第１以外の各キャパシタのキャパシタンスＣ_ｉは、第１のキャパシタＣ_１の値と２^{（ｉ−１）}との値の積に等しい。さらに、ＤＡＣ１０におけるスイッチドキャパシタのキャパシタンスの和は、負荷キャパシタンスＣ_ＬＯＡＤに等しくされる。

図９に示されるコンバータの最大出力電圧は、

によって求められ、これにより、コンバータの出力は、第１の基準電圧入力Ｖ_１の電圧から、基準電圧入力Ｖ_１およびＶ_２の電圧の和の２分の１までの範囲である。従って、入力ワードの最上位ビットｂ_ｎが０である場合、出力は、Ｖ_Ｌから１／２（Ｖ_Ｈ＋Ｖ_Ｌ）に及ぶ。最上位ビットが１である場合、出力は、Ｖ_Ｈから１／２（Ｖ_Ｈ＋Ｖ_Ｌ）におさまる。従って、図９に示されるコンバータの出力電圧は、図１１に示されるように、Ｖ_ＬからＶ_Ｈの範囲であり、これにより、基準電圧は、範囲の限界点である。従って、基準電圧の生成は、比較的簡単であり、これらの電圧を生成するために必要な電力は、実質的に最小化される。異なった出力要件に適合するようにコンバータを構成することは、比較的容易であり、単に基準電圧を変更して必要な出力範囲に整合させることを含み得る。

出力バッファを提供することは必要でなく、これにより、例えば、図１に示されるタイプのコンバータにおける、一般に、最大の電力消費者であるものが省略され得る。

コンバータの伝達関数は、スイッチドキャパシタの値の選択に応じて、線形または非線形であり得る。例えば、上述のバイナリ加重キャパシタンス値は、Ｃ_ｉ＝ａ^{（ｉ−１）}Ｃ_１（ただし、ａは正の実数である）等の他の値、線形スケールではない値、等価の値、または、所望の適用のために適切な任意の値と置換され得る。非線形伝達関数は、例えば、適切なキャパシタンス値によって、および／または後述されるルックアップテーブルの手段によって提供され得る。

２つの基準値のみが必要とされ、コンバータは、負荷のキャパシタンスを「支配する」必要がない。従って、このようなコンバータのために必要とされる集積面積を低減することが可能である。さらに、電力消費が実質的に低減され、変換速度が増加し得る。

図１２は、図９および図１０に示されるタイプのｎビットＤＡＣ２０で非線形伝達関数を提供する技術を示す。例えば、不揮発性メモリに格納されたルックアップテーブル２１は、変換するｍビットデジタルワードを受け取るｍビット入力と、コンバータ２０のｎビット入力との間に提供され得る。ルックアップテーブル２１は、非線形伝達関数として機能し、これにより、コンバータ２０の線形伝達関数と組み合わされたこのルックアップテーブルは、非線形の全伝達関数を提供する。

ｍがｎよりも小さい場合、伝達関数は、可能な出力電圧の範囲から効果的に選択する。ｍがｎと等しい場合、ルックアップテーブルは、いくつかのコードを再順序付けおよび／または組み合わせ、非線形伝達関数を提供し得る。ｍがｎよりも大きい場合、ルックアップテーブルは、高分解能システムにおける低分解能コンバータの使用を可能にするが、分解能の損失を伴う。

コンバータ２０の伝達関数は、線形である必要がなく、従って、非線形でもよい。

図１３に示されるコンバータは、入力ワードの（ｎ−１）最下位ビットを選択的に反転させる構成が、例えば、不揮発性メモリに格納された別のルックアップテーブル２２を備えるという点で、図９および図１０に示されるものとは異なる。ルックアップテーブル２２は、ｎビット入力ワードによってアドレス指定され、かつ、最上位ビットが１である場合、（ｎ−１）最下位ビットを反転させる関数を表す。

あるいは、（ｎ−１）最下位ビットの選択的反転は、コンバータにおける他の論理関数と組み合わされ得る。例えば、これは、コンバータ１０内のスイッチの動作を制御するためのクロック信号と組み合わされ得る。

図１４に示されるコンバータは、入力ワードの（ｎ−１）最下位ビットを選択的に反転する構成が（ｎ−１）排他的ＯＲゲート２５_１、．．．、２５_ｎ−１を含むという点で、図９、図１０および図１３に示されるものとは異なる。これらのゲートの各々は、最上位ビットを受け取る第１の入力と、（ｎ−１）最下位ビットのそれぞれ１つを受け取る第２の入力とを有する。最上位ビットが１である場合、ゲート２５_１、．．．、２５_ｎ−１は、ｎ（ｎ−１）最下位ビットを反転させ、最上位ビットが０である場合、これらのゲートは、以下の真理値表

により、反転せずに（ｎ−１）最下位ビットを通過させる。

図１は、公知のＤＡＣの簡略化された回路図である。 図２は、典型的な液晶ディスプレイを駆動するために必要な伝達特性を示す入力デジタルコードに対するＤＡＣ出力電圧のグラフである。 図３は、図２と同様であるが、２．２のガンマ値でのガンマ補正の使用を示す 図４は、別の公知のＤＡＣの簡略化された回路図である。 図５は、図２と同様のグラフであるが、図４のＤＡＣの伝達関数の回転対称を示す。 図６は、さらなる公知のＤＡＣの回路図である。 図７は、図２と同様のグラフであり、図６のＤＡＣの典型的な伝達関数を示す。 図８は、図２と同様のグラフであり、図６のＤＡＣの典型的な伝達関数を示す。 図９は、本発明の実施形態を構成するＤＡＣのブロック回路図である。 図１０は、図９のＤＡＣの一部分の簡略化された回路図である。 図１１は、図９のＤＡＣの出力範囲を示すグラフである。 図１２は、非線形伝達特性を提供するために図９のＤＡＣでのルックアップテーブルの使用を示す。 図１３は、本発明の別の実施形態を構成するコンバータのブロック回路図である。 図１４は、本発明のさらなる実施形態を構成するコンバータのブロック回路図である。

符号の説明

１０ ＤＡＣ
１１ マルチプレクサ
１２ マルチプレクサ
１３ ２インプットマルチプレクサ
１４ インバータ
２０ コンバータ
２１ ルックアップテーブル
２２ ルックアップテーブル
２５ 排他的ＯＲゲート

Claims (15)

1. ｎビットデジタルワードを変換するｎビットデジタル／アナログコンバータであって、ここで、ｎは、１よりも大きい整数であり、
   前記ｎビットデジタル／アナログコンバータは、容量負荷に直接接続する出力、第１および第２の基準電圧入力、および（ｎ−１）個のビットデジタル入力を有する（ｎ−１）ビットバッファレススイッチドキャパシタデジタル／アナログコンバータと；
   前記ｎビットデジタルワードの最上位ビットが第１の値を有する場合は反転せず、前記最上位ビットが前記第１の値とは異なる第２の値を有する場合は反転して、前記ｎビットデジタルワードの（ｎ−１）個の下位ビットを前記（ｎ−１）個のビットデジタル入力に供給する（ｎ−１）ビット選択インバータと；
   前記最上位ビットが前記第１の値を有する場合、前記第１および第２の基準電圧をそれぞれ受け取り、前記最上位ビットが前記第２の値を有する場合、前記第２および第１の基準電圧をそれぞれ受け取るように、前記第１および第２の基準電圧入力を接続するスイッチング構成とを備える、ｎビットデジタル／アナログコンバータ。
2. 前記（ｎ−１）ビットバッファレススイッチドキャパシタデジタル／アナログコンバータは、前記容量負荷に接続するために第１の電極が一緒につなぎ合わされた（ｎ−１）個のキャパシタを備える、請求項１に記載のｎビットデジタル／アナログコンバータ。
3. 前記（ｎ−１）個のキャパシタのうちの各ｉ番目のキャパシタの第２の電極は、前記（ｎ−１）個の下位ビットのうちのｉ番目のビットが前記第１または第２の値を有する場合、それぞれ前記第１または第２の基準電圧入力に接続されるように構成される、請求項２に記載のｎビットデジタル／アナログコンバータ。
4. 前記（ｎ−１）ビットバッファレススイッチドキャパシタデジタル／アナログコンバータは、前記（ｎ−１）個のキャパシタのうちの各ｉ番目のキャパシタの前記第１および第２の電極が前記第１の基準電圧入力に接続されるリセットモードを有する、請求項３に記載のｎビットデジタル／アナログコンバータ。
5. 前記（ｎ−１）個のキャパシタのうちの前記各ｉ番目のキャパシタは、１＜ｉ≦（ｎ−１）の場合のＣ_ｉ＝ａ^{（ｉ−１）}Ｃ _１ によって求められる値Ｃ_ｉを有し、ここで、ａは正の実数である、請求項２に記載のｎビットデジタル／アナログコンバータ。
6. ａ＝２である、請求項５に記載のｎビットデジタル／アナログコンバータ。
7. 前記第１の値は０である、請求項１に記載のｎビットデジタル／アナログコンバータ。
8. 前記第２の基準電圧は、前記第１の基準電圧よりも大きい、請求項１に記載のｎビットデジタル／アナログコンバータ。
9. 前記（ｎ−１）ビット選択インバータは、マルチプレクサの構成を備える、請求項１に記載のｎビットデジタル／アナログコンバータ。
10. 前記（ｎ−１）ビット選択インバータは、前記ｎビットデジタルワードによってアドレス指定される、第１の関数を表す第１のルックアップテーブルを含む第１のメモリを備える、請求項１に記載のｎビットデジタル／アナログコンバータ。
11. 前記（ｎ−１）ビット選択インバータは、前記最上位ビットを受け取る第１の入力と、前記（ｎ−１）個の下位ビットのそれぞれ１つを受け取る第２の入力とを各々が有する（ｎ−１）個の排他的ＯＲゲートを備える、請求項１に記載のｎビットデジタル／アナログコンバータ。
12. 前記ｎビットデジタルワードによってアドレス指定される、第２の非線形関数を表す第２のルックアップテーブルを含む第２のメモリを備える、請求項１に記載のｎビットデジタル／アナログコンバータ。
13. 請求項１に記載のｎビットデジタル／アナログコンバータを少なくとも１つ備える、ディスプレイドライバ。
14. 請求項１３に記載のディスプレイドライバを備える、ディスプレイ。
15. 液晶デバイスを備える、請求項１４に記載のディスプレイ。
    

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