JP2009302973A - Ｄ／ａ変換器及びこれを備える基準電圧回路 - Google Patents

Abstract

【課題】回路規模が小さく、多ビットのディジタル信号を変換可能であり、高精度のＤ／Ａ変換器を提供する。
【解決手段】上位ｎビット、下位ｍビットのディジタル信号をアナログ電圧に変換するＤ／Ａ変換器であって、同一の抵抗値であり、かつ直列に接続された（２＾ｎ）−１個の抵抗を有し、両端に第１基準電圧及び第２基準電圧が印加される分圧手段と、上記分圧手段により分圧された電圧を、上記上位ｎビットのディジタル信号により選択して上記アナログ電圧として出力する選択手段とを備えるＤ／Ａ変換器において、上記直列に接続された（２＾ｎ）−１個の抵抗の両端に、上記下位ｍビットのディジタル信号により抵抗値を決定される２つの可変抵抗を接続する。
【選択図】図１

Description

本発明は、Ｄ／Ａ変換器及びこれを備える基準電圧回路に関するものである。

近年、液晶表示用の階調基準電圧回路または液晶表示用の対向電極用基準電圧回路は、９ビット以上の多ビット化、高精度の単調増加性を要求されている。これらの基準電圧回路に用いられる抵抗ストリング型のＤ／Ａ変換器は、一般に高速動作に適し、単調増加性を容易に確保できる利点はある。しかし９ビット以上の多ビットになると、配線数の増大（９ビットで５１２本）、抵抗数の増大及びスイッチ数の増大の点で実用的ではない。

図６は、従来の抵抗ストリング型のＤ／Ａ変換器１００の回路図である。Ｄ／Ａ変換器１００は、両端基準電圧ＶＨ−ＶＬを分圧する抵抗ストリング回路１０１と、分圧出力ｖｒｅｆ＜０＞〜ｖｒｅｆ＜（２＾ｎ）−１＞を選択する複数のスイッチを有するスイッチ回路とを備えている。

ｎビットのディジタル信号をアナログ電圧に変換する場合、得られる出力電圧Ｖｏｕｔは、以下に示す（１）式で求められる。ここで、ｋ＝０〜２＾ｎ−１である。
Ｖｏｕｔ＝ＶＬ＋（ＶＨ−ＶＬ）＊ｋ／２＾ｎ （１）
Ｄ／Ａ変換器１００に入力されるディジタル信号は、上位ｎビットＨｏＢ＜ｎ−１：０＞、下位ｍビットＬｏＢ＜ｍ−１：０＞から構成される。

図６のＤ／Ａ変換器１００では、多ビットになると配線数の増大、抵抗数の増大及びスイッチ数の増大の点で、実用的ではない。例えば、Ｄ／Ａ変換器１００においてｎ＝９とし、９ビットの変換を行う場合では、配線数が５１２、抵抗数が５１２、スイッチ数が５１２となる。同様に、Ｄ／Ａ変換器１００においてｎ＝１０とし、１０ビットの変換を行う場合では、配線数が１０２４、抵抗数が１０２４、スイッチ数が１０２４となる。

図７は、従来の他の抵抗ストリング型のＤ／Ａ変換器１０３の回路図である。Ｄ／Ａ変換器１０３は、特許文献１に記載されているＤ／Ａ変換器である。

Ｄ／Ａ変換器１０３は、上位ｎビットＨｏＢ＜ｎ−１：０＞から基準電圧ＶＨ＿１を出力するＤ／Ａ変換器１０４、上位ｎビットＨｏＢ＜ｎ−１：０＞から基準電圧ＶＬ＿１を出力するＤ／Ａ変換器１０５、下位ｍビットＬｏＢ＜ｍ−１：０＞から両端基準電圧ＶＨ＿１−ＶＬ＿１を分圧する抵抗ストリング回路１０６、及び分圧出力ｖｒｅｆ＜０＞〜ｖｒｅｆ＜（２＾ｍ）−１＞を選択するスイッチ回路１０７を備えている。

Ｄ／Ａ変換器１０３に入力されるディジタル信号は、上位ｎビットＨｏＢ＜ｎ−１：０＞、下位ｍビットＬｏＢ＜ｍ−１：０＞から構成される。

上位ｎビット、下位ｍビットでありｎ＋ｍビットのディジタル信号をアナログ電圧に変換する場合、得られる出力電圧Ｖｏｕｔは、（２）式及び（３）式より、（４）式のように求められる。ここで、ｋ＝０〜２＾ｍ−１，ｌ＝０〜２＾ｎ−１である。
ＶＨ＿１＝ＶＬ＋（ＶＨ−ＶＬ）＊（ｌ＋１）／２＾ｎ （２）
ＶＬ＿１＝ＶＬ＋（ＶＨ−ＶＬ）＊ｌ／２＾ｎ （３）
Ｖｏｕｔ＝ＶＬ＿１＋（ＶＨ＿１−ＶＬ＿１）＊ｋ／２＾ｎ
＝ＶＬ＋（ＶＨ−ＶＬ）＊ｌ／２＾ｎ＋｛（ＶＨ−ＶＬ）＊（ｌ＋１）／２＾ｎ−（ＶＨ−ＶＬ）＊ｌ／２＾ｎ｝＊ｋ／２＾ｎ
＝ＶＬ＋（ＶＨ−ＶＬ）＊ｌ／２＾ｎ＋（ＶＨ−ＶＬ）＊１／２＾ｎ＊ｋ／２＾ｍ
＝ＶＬ＋（ＶＨ−ＶＬ）＊｛ｌ＊２＾ｍ＋ｋ｝／２＾（ｎ＋ｍ） （４）
（２）式と（３）式とにおいては、ｌ＋１とｌとが異なっている。これは、Ｄ／Ａ変換器１０４は、上位ｎビットＨｏＢ＜ｎ−１：０＞のディジタル信号が入力され、上位ｎビットＨｏＢ＜ｎ−１：０＞に１を加えたディジタル信号に対応する基準電圧ＶＨ＿１を出力するためである。これに対して、Ｄ／Ａ変換器１０５は、上位ｎビットＨｏＢ＜ｎ−１：０＞のディジタル信号が入力され、上位ｎビットＨｏＢ＜ｎ−１：０＞のディジタル信号に相当する基準電圧ＶＬ＿１を出力する。

また、（２）式及び（３）式を得るために、Ｄ／Ａ変換器１０４とＤ／Ａ変換器１０５とを同じＤ／Ａ変換器とし、上位ｎビットＨｏＢ＜ｎ−１：０＞に１を加えたディジタル信号をＤ／Ａ変換器１０４に入力し、上位ｎビットＨｏＢ＜ｎ−１：０＞のディジタル信号をＤ／Ａ変換器１０５に入力してもよい。

図７のＤ／Ａ変換器１０３では、例えば、Ｄ／Ａ変換器１０３においてｎ＝２、ｍ＝７とし、９ビットのディジタル信号の変換を行う場合、配線数が１２８、抵抗数が１２８、スイッチ数が１２８となる。同様に、Ｄ／Ａ変換器１０３においてｎ＝２、ｍ＝８とし、１０ビットのディジタル信号の変換を行う場合、配線数が２５６、抵抗数が２５６、スイッチ数が２５６となる。図７のＤ／Ａ変換器１０３は、図６のＤ／Ａ変換器１００に比べて配線数、抵抗数及びスイッチ数を低減できる。
特開平６−２２４７６７号公報（平成６年８月１２日公開）

図６のＤ／Ａ変換器１００は、９ビット以上の多ビットになると配線数の増大、抵抗数の増大及びスイッチ数の増大の点で実用的ではない。

また、図７のＤ／Ａ変換器１０３では、図６のＤ／Ａ変換器１００に比べて配線数、抵抗数、スイッチ数を低減できるが、抵抗ストリング回路１０６の前段に、基準電圧ＶＨ＿１用のＤ／Ａ変換器１０４と、両端基準電圧ＶＬ＿１用のＤ／Ａ変換器１０５とが必要であり、回路規模が増大する。さらに、Ｄ／Ａ変換器１０４及びＤ／Ａ変換器１０５を設けることにより、消費電流の増加及びＤ／Ａ変換の精度の低下が懸念される。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、回路規模が小さく、多ビットのディジタル信号を変換可能であり、高精度のＤ／Ａ変換器を提供する事にある。

本発明のＤ／Ａ変換器は、上記課題を解決するために、上位ｎビット、下位ｍビットのディジタル信号をアナログ電圧に変換するＤ／Ａ変換器であって、同一の抵抗値であり、かつ直列に接続された（２＾ｎ）−１個の抵抗を有し、両端に第１基準電圧及び第２基準電圧が印加される分圧手段と、上記分圧手段により分圧された電圧を、上記上位ｎビットのディジタル信号により選択して上記アナログ電圧として出力する選択手段とを備えるＤ／Ａ変換器において、上記直列に接続された（２＾ｎ）−１個の抵抗の両端に、上記下位ｍビットのディジタル信号により抵抗値を決定される２つの可変抵抗を接続することを特徴とする。

上記発明によれば、上記２つの可変抵抗でｍビットのディジタル信号により決定された抵抗値に応じて上記アナログ電圧を出力することにより、上記分圧手段と上記選択手段とを接続する配線の数、上記抵抗の数及び上記選択手段が有するスイッチの数を、従来のＤ／Ａ変換器比べて少なく出来るので、回路規模を小さく出来る。従って、９ビット〜１１ビットという多ビットのディジタル信号を変換することが可能なＤ／Ａ変換器を実現できる。

また、従来のＤ／Ａ変換器のように、内部にＤ／Ａ変換器を別途設けないので、Ｄ／Ａ変換器の追加による消費電流の増加は無い。そして、Ｄ／Ａ変換の精度は、接続する上記２つの可変抵抗の比精度で決まる。このため、従来のＤ／Ａ変換器のようにＤ／Ａ変換の精度が大きく精度低下することは無く、高精度のＤ／Ａ変換器が実現できる。

上記Ｄ／Ａ変換器では、上記２つの可変抵抗の抵抗値は、２の累乗の重み付けがされていてもよい。

これにより、上記２つの可変抵抗の抵抗値を容易にを容易に得ることが出来る。

上記Ｄ／Ａ変換器では、上記下位ｍビットのディジタル信号の最下位ビットにより、上記２つの可変抵抗の抵抗値をスイッチング制御するスイッチング制御手段をさらに備えてもよい。

これにより、上記最下位ビットに応じて上記２つの可変抵抗の抵抗値が変化するので、上記出力電圧も上記最下位ビットに応じて変化する。従って、より高精度な上記出力電圧を得ることが可能である。

上記Ｄ／Ａ変換器では、上記最下位ビットがハイである期間は、２の累乗の重み付けがされていてもよい。

これにより、上記上位ｎビット、上記下位ｍビットに加えて、上記最下位ビットがハイである期間を重み付けするビットを加えた精度の出力電圧を得ることが出来る。

上記Ｄ／Ａ変換器では、上記選択手段の出力に接続されたローパスフィルタをさらに備えてもよい。

これにより、上記選択手段がスイッチング動作を行う際に上記出力電圧に生じるノイズを、上記ローパスフィルタにより除去することが可能である。

本発明の基準電圧回路は、上記いずれかのＤ／Ａ変換器を備えているので、簡単な構成で高精度である基準電圧を出力可能である。

本発明のＤ／Ａ変換器は、以上のように、直列に接続された（２＾ｎ）−１個の抵抗の両端に、下位ｍビットのディジタル信号により抵抗値を決定される２つの可変抵抗を接続するものである。

それゆえ、回路規模が小さく、多ビットのディジタル信号を変換可能であり、高精度のＤ／Ａ変換器を提供するという効果を奏する。

本発明の一実施形態について実施例１〜実施例３、及び図１〜図５に基づいて説明すれば、以下の通りである。

〔実施例１〕
図１は、本実施例１に係るＤ／Ａ変換器１の回路図である。Ｄ／Ａ変換器１は、両端基準電圧ＶＨ−ＶＬを分圧する抵抗ストリング回路２と、分圧出力ｖｒｅｆ＜０＞〜分圧出力ｖｒｅｆ＜（２＾ｎ）−１＞を選択する複数のスイッチを有するスイッチ回路３とを備えている。

抵抗ストリング回路２は、（２＾ｎ）−１個の抵抗Ｒ、可変抵抗４及び可変抵抗５を有している。可変抵抗４の一端には、基準電圧ＶＨが印加され、可変抵抗５の一端には、基準電圧ＶＬが印加される。可変抵抗４の他端と可変抵抗５の他端との間には、（２＾ｎ）−１個の抵抗Ｒが直列に接続されている。

Ｄ／Ａ変換器１に入力されるディジタル信号は、上位ｎビットＨｏＢ＜ｎ−１：０＞、下位ｍビットＬｏＢ＜ｍ−１：０＞から構成される。上位ｎビットＨｏＢ＜ｎ−１：０＞は、ビットＨ_ｎ−１〜ビットＨ_０から構成され、下位ｍビットＬｏＢ＜ｍ−１：０＞は、ビットＬ_ｍ−１〜ビットＬ_０から構成される。ビットＨ_ｎ−１〜ビットＨ_０及びビットＬ_ｍ−１〜ビットＬ_０は、下付きの数字のより大きい方がより上位のビットを示す。ビットＨ_ｎ−１は最上位ビット、ビットＬ_０は最下位ビットである。

可変抵抗４の抵抗値ＲＨ及び可変抵抗５の抵抗値ＲＬは、ディジタル信号の下位ｍビットＬｏＢ＜ｍ−１：０＞により決定され、それぞれ（５）式及び（６）式により求められる。ここでｋ＝０〜２＾ｍ−１である。なお、（５）式及び（６）式より、ＲＨ＋ＲＬ＝Ｒとなる。
ＲＨ＝（２＾ｍ−ｋ）／（２＾ｍ）＊Ｒ （５）
ＲＬ＝ｋ／（２＾ｍ）＊Ｒ（６）
分圧出力ｖｒｅｆ＜０＞〜ｖｒｅｆ＜２＾ｎ−１＞について、分圧出力ｖｒｅｆ＜０＞は、可変抵抗５と抵抗Ｒとの接続点の出力である。また、ｖｒｅｆ＜２＾ｎ−１＞は、可変抵抗４と抵抗Ｒとの接続点の出力である。ｘ＝１〜２＾ｎ−２とした場合、ｖｒｅｆ＜ｘ＞は、可変抵抗５側から数えてｘ個目の抵抗Ｒと、可変抵抗５側から数えて（ｘ＋１）個目の抵抗Ｒとの接続点の出力である。例えばｖｒｅｆ＜１＞は、可変抵抗５側から数えて１個目の抵抗Ｒと、可変抵抗５側から数えて２個目の抵抗Ｒとの接続点の出力である。

スイッチ回路３は、ディジタル信号の上位ｎビットＨｏＢ＜ｎ−１：０＞により分圧出力ｖｒｅｆ＜０＞〜ｖｒｅｆ＜２＾ｎ−１＞を選択する。例えばｎ＝２であり、上位２ビットＨｏＢ＜１：０＞が２進数の「１０」であった場合、「１０」を１０進数に変換すると２となるので、スイッチ回路３はｖｒｅｆ＜２＞を選択し、Ｖｏｕｔ＝ｖｒｅｆ＜２＞となる。

上位ｎビット、下位ｍビットでありｎ＋ｍビットのディジタル信号をアナログ電圧に変換する場合、得られる出力電圧Ｖｏｕｔは、得られる出力電圧Ｖｏｕｔは（７）式となる。
Ｖｏｕｔ＝ＶＬ＋（ＶＨ−ＶＬ）＊（ＲＬ＋Ｒ＊ｌ）／｛ＲＨ＋ＲＬ＋Ｒ＊（２＾ｎ−１）｝ （７）
（７）式のＶｏｕｔに（５）式のＲＨ及び（６）のＲＬを代入することにより、（８）式が得られる。
Ｖｏｕｔ＝ＶＬ＋（ＶＨ−ＶＬ）＊（ｋ／２＾ｍ＊Ｒ＋Ｒ＊ｌ）／｛（２＾ｍ−ｋ）／（２＾ｍ）＊Ｒ＋ｋ／（２＾ｍ）＊Ｒ＋Ｒ＊（２＾ｎ−１）｝ （８）
（８）式の右辺第２項の分母分子をＲで割ると、（９）式が得られる。
Ｖｏｕｔ＝ＶＬ＋（ＶＨ−ＶＬ）＊｛ｋ／（２＾ｍ）＋ｌ｝／｛（２＾ｍ−ｋ）／（２＾ｍ）＋ｋ／（２＾ｍ）＋（２＾ｎ−１）｝ （９）
（８）式の右辺に対して（１０）式を代入すると、（１１）式が得られる。
（２＾ｍ−ｋ）／（２＾ｍ）＋ｋ／（２＾ｍ）＝１ （１０）
Ｖｏｕｔ＝ＶＬ＋（ＶＨ−ＶＬ）＊｛ｋ／（２＾ｍ）＋ｌ｝／｛１＋（２＾ｎ−１）｝ （１１）
（１１）式を整理すると（１２）式が得られる。
Ｖｏｕｔ＝ＶＬ＋（ＶＨ−ＶＬ）＊｛ｋ／（２＾ｍ）＋ｌ｝／２＾ｎ （１２）
（１２）式の右辺第２項の分母分子に２＾ｍを掛けることにより、（１３）式に示す出力電圧Ｖｏｕｔが求められる。
Ｖｏｕｔ＝ＶＬ＋（ＶＨ−ＶＬ）＊（ｋ＋ｌ＊２＾ｍ）／２＾（ｍ＋ｎ） （１３）
９ビット以上のディジタル信号を変換するＤ／Ａ変換器をＤ／Ａ変換器１を用いて実現する場合を考える。例えば、Ｄ／Ａ変換器１においてｎ＝２、ｍ＝７とし、９ビットのディジタル信号の変換を行う場合、抵抗ストリング回路２とスイッチ回路３とを接続する配線の数は２＾７＝１２８、抵抗Ｒの数は２＾７−１＝１２７、スイッチ回路３が有するスイッチの数は２＾７＝１２８となる。

同様に、Ｄ／Ａ変換器１においてｎ＝２、ｍ＝８とし、１０ビットのディジタル信号の変換を行う場合、抵抗ストリング回路２とスイッチ回路３とを接続する配線の数は２＾８＝２５６、抵抗Ｒの数は２＾８−１＝２５５、スイッチ回路３が有するスイッチの数は２＾８＝２５６となる。

さらに同様に、Ｄ／Ａ変換器１においてｎ＝２、ｍ＝９とし、１１ビットのディジタル信号の変換を行う場合、抵抗ストリング回路２とスイッチ回路３とを接続する配線の数は２＾９＝５１２、抵抗Ｒの数は２＾９−１＝５１１、スイッチ回路３が有するスイッチの数は２＾９＝５１２となる。

以上のように、Ｄ／Ａ変換器１は、可変抵抗４、５でｍビットのディジタル信号により決定された抵抗値ＲＨ、ＲＬに応じて出力電圧Ｖｏｕｔを出力することにより、抵抗ストリング回路２とスイッチ回路３とを接続する配線の数、抵抗Ｒの数及びスイッチ回路３が有するスイッチの数を、図６の従来のＤ／Ａ変換器１００に比べて少なく出来るので、回路規模を小さく出来る。従って、９ビット〜１１ビットという多ビットのディジタル信号を変換することが可能なＤ／Ａ変換器を実現できる。

また、Ｄ／Ａ変換器１は、図７の従来のＤ／Ａ変換器１０３のように、内部にＤ／Ａ変換器を別途設けない。従って、Ｄ／Ａ変換器の追加による消費電流の増加は無い。そして、Ｄ／Ａ変換の精度は、接続する可変抵抗４、５の比精度で決まる。このため、Ｄ／Ａ変換器１０３のようにＤ／Ａ変換の精度が大きく精度低下することは無く、高精度のＤ／Ａ変換器が実現できる。

図２は、Ｄ／Ａ変換器１においてｍ＝３の時の可変抵抗４、５の回路図である。図２において、可変抵抗４は、並列抵抗６〜並列抵抗９及びＰチャネルＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor：金属・酸化物・半導体電界効果トランジスタ）１６〜１８を有している。可変抵抗５は、並列抵抗１０〜並列抵抗１２及びＮチャネルＭＯＳＦＥＴ１９〜２１を有している。なお、図１と同様に、可変抵抗４と可変抵抗５との間には、（２＾ｎ）−１個の抵抗Ｒが直列に接続されている。

並列抵抗６、並列抵抗７及び並列抵抗１０は、抵抗Ｒを８個並列に接続しており、抵抗値はＲ／８である。並列抵抗８及び並列抵抗１１は、抵抗Ｒを４個並列に接続しており、抵抗値はＲ／４である。並列抵抗９及び並列抵抗１２は、抵抗Ｒを２個並列に接続しており、抵抗値はＲ／２である。

並列抵抗６の一端には、基準電圧ＶＨが印加される。並列抵抗６の他端には、並列抵抗７の一端及びＰチャネルＭＯＳＦＥＴ１６のソースが接続されている。並列抵抗７の他端には、並列抵抗８の一端、ＰチャネルＭＯＳＦＥＴ１６のドレイン及びＰチャネルＭＯＳＦＥＴ１７のソースが接続されている。並列抵抗８の他端には、並列抵抗９の一端及びＰチャネルＭＯＳＦＥＴ１８のソースが接続されている。並列抵抗９の他端には、抵抗Ｒの一端及びＰチャネルＭＯＳＦＥＴ１８のソースが接続されている。

並列抵抗１０の一端及びＮチャネルＭＯＳＦＥＴ１９のドレインは、並列抵抗９が悦属される抵抗Ｒとは異なる抵抗Ｒの一端に接続されている。並列抵抗１０の他端には、並列抵抗１１の一端、ＮチャネルＭＯＳＦＥＴ１９のソース及びＮチャネルＭＯＳＦＥＴ２０のドレインが接続されている。並列抵抗１１の他端には、並列抵抗１２の一端、ＮチャネルＭＯＳＦＥＴ２０のソース及びＮチャネルＭＯＳＦＥＴ２１のドレインが接続されている。並列抵抗１２の他端及びＮチャネルＭＯＳＦＥＴ２１のソースには、基準電圧ＶＬが印加される。

インバータ１３の出力は、ＰチャネルＭＯＳＦＥＴ１６のゲート及びＮチャネルＭＯＳＦＥＴ１９のゲートに接続されている。インバータ１４の出力は、ＰチャネルＭＯＳＦＥＴ１７のゲート及びＮチャネルＭＯＳＦＥＴ２０のゲートに接続されている。インバータ１５の出力は、ＰチャネルＭＯＳＦＥＴ１８のゲート及びＮチャネルＭＯＳＦＥＴ２１のゲートに接続されている。

インバータ１３の入力には最下位ビットＬ_０が入力される。インバータ１４の入力には下位ビットＬ_１が入力される。インバータ１５の入力には下位ビットＬ_２が入力される。

ここで一例として、ｋ＝６、即ち（Ｌ_２、Ｌ_１、Ｌ_０）が（１、１、０）である場合を考える。この場合、インバータ１３の出力がＨＩｇｈとなり、インバータ１４の出力及びインバータ１５の出力がＬｏｗとなる。従って、ＰチャネルＭＯＳＦＥＴ１６、ＮチャネルＭＯＳＦＥＴ２０及びＮチャネルＭＯＳＦＥＴ２１がＯＦＦし、ＰチャネルＭＯＳＦＥＴ１７、ＰチャネルＭＯＳＦＥＴ１８及びＮチャネルＭＯＳＦＥＴ１９がＯＮする。

従って、可変抵抗４の抵抗値ＲＨは、以下の（１４）式に示すように２Ｒ／８となる。
ＲＨ＝Ｒ／８＋Ｒ／８＝２Ｒ／８ （１４）
また、可変抵抗５の抵抗値ＲＬは、以下の（１５）式に示すように６Ｒ／８となる。
ＲＬ＝Ｒ／４＋Ｒ／２＝６Ｒ／８ （１５）
以上のように、可変抵抗４及び可変抵抗５に、２＾ｍの重み付けを行うことにより、（５）式に示すＲＨ及び（６）式に示すＲＬを容易に得ることが出来る。

（Ｌ_２、Ｌ_１、Ｌ_０）、可変抵抗４の抵抗値ＲＨ、可変抵抗５の抵抗値ＲＬ及びＲＨ＋ＲＬの関係を表１に示す。

〔実施例２〕
図３は、本実施例２に係るＤ／Ａ変換器２２の回路図である。Ｄ／Ａ変換器２２は、実施例１のＤ／Ａ変換器１にスイッチング制御回路２３を設けたものであり、最下位ビットＬｏＢ＜０＞（最下位ビットＬ_０）により、可変抵抗４の抵抗値ＲＨと可変抵抗５の抵抗値ＲＬとをスイッチング制御することにより、より高精度な出力電圧を得ることを特徴とする。

例えば最下位ビットＬｏＢ＜０＞＝「０」でスイッチング制御を行わず、上位ｎビット、下位ｍビットでありｎ＋ｍビットのディジタル信号をアナログ電圧に変換する場合、得られる出力電圧Ｖｏｕｔは、実施例１と同様に（１３）式となる。ここで、ｋ＝０〜２＾ｍ−１，ｌ＝０〜２＾ｎ−１である。
Ｖｏｕｔ＝ＶＬ＋（ＶＨ−ＶＬ）＊（ｋ＋ｌ＊２＾ｍ）／２＾（ｍ＋ｎ） （１３）
ここで、例えば最下位ビットＬｏＢ＜０＞＝「１」と最下位ビットＬｏＢ＜０＞＝「０」とを繰り返してスイッチング制御を行う。この場合、最下位ビットＬｏＢ＜０＞＝「１」における出力電圧Ｖｏｕｔ＿Ｈと、最下位ビットＬｏＢ＜０＞＝「０」における出力電圧Ｖｏｕｔ＿Ｌとを交互に出力したものが、出力電圧Ｖｏｕｔとして出力されることになる。

出力電圧Ｖｏｕｔ＿Ｌは、（１３）式のＶｏｕｔに等しく、（１６）式で求められる。また、最下位ビットＬｏＢ＜０＞が「０」から「１」に増えると、実施例１に記載の、（５）式のＲＨと（６）式のＲＬとにおいてｋがｋ＋１になる。従って、出力電圧Ｖｏｕｔ＿Ｈは、（１６）式におけるｋがｋ＋１になるので、（１７）式で求められる。
Ｖｏｕｔ＿Ｌ＝ＶＬ＋｛ＶＨ−ＶＬ｝＊（ｋ＋ｌ＊２＾ｍ）／２＾（ｎ＋ｍ） （１６）
Ｖｏｕｔ＿Ｈ＝ＶＬ＋（ＶＨ−ＶＬ）＊｛（ｋ＋１）＋ｌ＊２＾ｍ｝／２＾（ｎ＋ｍ） （１７）
また、０≦ａ＜１として、ＬＳＢ＜０＞＝１の期間をａ、ＬＳＢ＜０＞＝０の期間を（１−ａ）とすると、スイッチング制御された出力電圧Ｖｏｕｔ＿ＳＷは、平均化されるため、（１８）式で求められる。
Ｖｏｕｔ＿ｓｗ＝ＶＬ＋｛ａ＊Ｖｏｕｔ＿Ｈ＋（１−ａ）＊Ｖｏｕｔ＿Ｌ｝（１８）
（１８）式の右辺第３項を展開し、ａを含む項を括ると、（１９）式が得られる。
Ｖｏｕｔ＿ｓｗ＝ＶＬ＋Ｖｏｕｔ＿Ｌ＋ａ＊（Ｖｏｕｔ＿Ｈ−Ｖｏｕｔ＿Ｌ）（１９）
（１６）式及び（１７）式を（１９）式に代入し、（ＶＨ−ＶＬ）を含む項を括ると、（２０）式が得られる。
Ｖｏｕｔ＿ｓｗ＝２ＶＬ＋（ＶＨ−ＶＬ）＊｛（ｋ＋ｌ＊２＾ｍ）／２＾（ｎ＋ｍ）＋ａ／２＾（ｎ＋ｍ）｝ （２０）
（２０）式の右辺第２項を２＾（ｎ＋ｍ）でくくり、さらに分子を整理すると、（２１）式が得られる。
Ｖｏｕｔ＿ｓｗ＝２ＶＬ＋（ＶＨ−ＶＬ）＊｛ｌ＊２＾ｍ＋（ｋ＋ａ）｝／２＾（ｎ＋ｍ） （２１）
下位ｍビットに関する変数ｋの項にａが付加されるため、ａの値（０≦ａ＜１）によりｎ＋ｍビット以上の分解能が得られる。

例えば、ａ＝０．７５、即ちＬＳＢ＜０＞＝「１」の期間が７５％である場合、スイッチング制御された出力電圧Ｖｏｕｔ＿ＳＷは、（２１）式にａを代入することにより、（２２）式で表すことができる。
Ｖｏｕｔ＿ｓｗ＝２ＶＬ＋（ＶＨ−ＶＬ）＊｛ｌ＊２＾ｍ＋（ｋ＋０．７５）｝／２＾（ｎ＋ｍ） （２２）
また、ａ＝０．５０、即ちＬＳＢ＜０＞＝「１」の期間が５０％である場合、スイッチング制御された出力電圧Ｖｏｕｔ＿ＳＷは、（２２）式と同様に（２３）式で表すことができる。
Ｖｏｕｔ＿ｓｗ＝２ＶＬ＋（ＶＨ−ＶＬ）＊｛ｌ＊２＾ｍ＋（ｋ＋０．５０）｝／２＾（ｎ＋ｍ） （２３）
さらに、ａ＝０．２５、即ちＬＳＢ＜０＞＝「１」の期間が２５％である場合、スイッチング制御された出力電圧Ｖｏｕｔ＿ＳＷは、（２４）式で表すことができる。
Ｖｏｕｔ＿ｓｗ＝２ＶＬ＋（ＶＨ−ＶＬ）＊｛ｌ＊２＾ｍ＋（ｋ＋０．２５）｝／２＾（ｎ＋ｍ） （２４）
そして、ａ＝０、即ちＬＳＢ＜０＞＝「１」の期間が０％である場合、スイッチング制御された出力電圧Ｖｏｕｔ＿ＳＷは、（２５）式で表すことができる。
Ｖｏｕｔ＿ｓｗ＝２ＶＬ＋（ＶＨ−ＶＬ）＊（ｌ＊２＾ｍ＋ｋ）／２＾（ｎ＋ｍ） （２５）
以上のように、Ｄ／Ａ変換器２２は、最下位ビットＬｏＢ＜０＞（最下位ビットＬ_０）によりスイッチング制御を行うことにより、最下位ビットＬｏＢ＜０＞に応じて可変抵抗４と可変抵抗５との抵抗値が変化するので、出力電圧Ｖｏｕｔ＿ｓｗも最下位ビットＬｏＢ＜０＞に応じて変化する。従って、より高精度な上記出力電圧を得ることが可能である。

また、（２６）式に示すように、２＾ｐで、即ちｐビットでａの重み付けを行うと、出力電圧Ｖｏｕｔ＿ＳＷは（２７）式で示すことが出来、ｎ＋ｍ＋ｐビットの出力電圧Ｖｏｕｔ＿ＳＷが得られる。なお、（２６）式において、ｑ＝０〜２＾ｐ−１である。
ａ＝ｑ／２＾ｐ （２６）
Ｖｏｕｔ＿ｓｗ＝２ＶＬ＋（ＶＨ−ＶＬ）＊｛ｌ＊２＾（ｍ＋ｐ）＋（ｋ＋ｑ）｝／２＾（ｎ＋ｍ＋ｐ） （２７）
図４は、Ｄ／Ａ変換器２２においてｍ＝３の時の可変抵抗４、５の回路図である。図４の回路は、図２の回路にスイッチング制御回路２３を設けたものであり、最下位ビットＬ_０によりスイッチング制御することで、（１６）式のＶｏｕｔ＿Ｌ、及び（１７）式のＶｏｕｔ＿Ｈが得られる。

〔実施例３〕
図５は、本実施例３に係るＤ／Ａ変換器２４の回路図である。Ｄ／Ａ変換器２４は、実施例２のＤ／Ａ変換器２２にＬＰＦ（Low Pass Filter：ローパスフィルタ）２５を設けたものである。ＬＰＦ２５の入力は、スイッチ回路３の出力に接続され、ＬＰＦ２５の出力から、出力電圧Ｖｏｕｔが出力される。Ｄ／Ａ変換器２４では、スイッチ回路３がスイッチング動作を行う際に出力電圧Ｖｏｕｔに生じるノイズを、ＬＰＦ２５により除去することが可能である。

本発明の基準電圧回路は、上記いずれかのＤ／Ａ変換器を備えているので、簡単な構成で高精度である基準電圧を出力可能である。

〔実施形態の総括〕
本発明の実施形態に係るＤ／Ａ変換器１、２２は、上記課題を解決するために、上位ｎビットＨｏＢ＜ｎ−１：０＞、下位ｍビットＬｏＢ＜ｍ−１：０＞のディジタル信号を出力電圧Ｖｏｕｔに変換するＤ／Ａ変換器であって、同一の抵抗値であり、かつ直列に接続された（２＾ｎ）−１個の抵抗Ｒを有し、両端に基準電圧ＶＨ及び基準電圧ＶＬが印加される抵抗ストリング回路２と、抵抗ストリング回路２により分圧された電圧を、上位ｎビットＨｏＢ＜ｎ−１：０＞のディジタル信号により選択して出力電圧Ｖｏｕｔとして出力するスイッチ回路３とを備えるＤ／Ａ変換器において、直列に接続された（２＾ｎ）−１個の抵抗Ｒの両端に、下位ｍビットＬｏＢ＜ｍ−１：０＞のディジタル信号により抵抗値ＲＨ、ＲＬを決定される可変抵抗４、５を接続する。

上記構成によれば、可変抵抗４、５でｍビットのディジタル信号により決定された抵抗値ＲＨ、ＲＬに応じて出力電圧Ｖｏｕｔを出力することにより、抵抗ストリング回路２とスイッチ回路３とを接続する配線の数、抵抗Ｒの数及びスイッチ回路３が有するスイッチの数を、従来のＤ／Ａ変換器比べて少なく出来るので、回路規模を小さく出来る。従って、９ビット〜１１ビットという多ビットのディジタル信号を変換することが可能なＤ／Ａ変換器を実現できる。

また、従来のＤ／Ａ変換器のように、内部にＤ／Ａ変換器を別途設けないので、Ｄ／Ａ変換器の追加による消費電流の増加は無い。そして、Ｄ／Ａ変換の精度は、接続する可変抵抗４、５の比精度で決まる。このため、従来のＤ／Ａ変換器のようにＤ／Ａ変換の精度が大きく精度低下することは無く、高精度のＤ／Ａ変換器が実現できる。

Ｄ／Ａ変換器１、２２では、可変抵抗４、５の抵抗値ＲＨ、ＲＬは、２の累乗の重み付けがされていてもよい。

これにより、可変抵抗４、５の抵抗値ＲＨ、ＲＬを容易にを容易に得ることが出来る。

Ｄ／Ａ変換器２２では、下位ｍビットＬｏＢ＜ｍ−１：０＞のディジタル信号の最下位ビットＬ_０により、可変抵抗４、５の抵抗値ＲＨ、ＲＬをスイッチング制御するスイッチング制御回路２３をさらに備えてもよい。

これにより、最下位ビットＬ_０に応じて可変抵抗４、５の抵抗値ＲＨ、ＲＬが変化するので、Ｖｏｕｔ＿ｓｗも最下位ビットＬ_０に応じて変化する。従って、より高精度な上記出力電圧を得ることが可能である。

Ｄ／Ａ変換器２２では、最下位ビットＬ_０がハイである期間ａは、２＾ｐの重み付けがされていてもよい。

これにより、上位ｎビットＨｏＢ＜ｎ−１：０＞、下位ｍビットＬｏＢ＜ｍ−１：０＞に加えて、最下位ビットＬ_０がハイである期間ａを重み付けするビットｐを加えた精度、即ちｎ＋ｍ＋ｐビットの出力電圧を得ることが出来る。

Ｄ／Ａ変換器２４では、スイッチ回路３の出力に接続されたＬＰＦ２５をさらに備えてもよい。

これにより、スイッチ回路３がスイッチング動作を行う際に出力電圧Ｖｏｕｔに生じるノイズを、ＬＰＦ２５により除去することが可能である。

本発明の基準電圧回路は、上記いずれかのＤ／Ａ変換器を備えているので、簡単な構成で高精度である基準電圧を出力可能である。

本発明のＤ／Ａ変換器は、回路規模が小さく、多ビットのディジタル信号を変換可能であり、高精度であるので、液晶表示用の階調基準電圧回路または液晶表示用の対向電極用基準電圧回路に好適に用いることが出来る。

本発明の実施例に係るＤ／Ａ変換器の回路図である。 本発明の実施例に係るＤ／Ａ変換器においてディジタル信号の下位ビット数ｍ＝３の時の可変抵抗の回路図である。 本発明の他の実施例に係るＤ／Ａ変換器の回路図である。 本発明の他の実施例に係るＤ／Ａ変換器においてｍ＝３の時の可変抵抗の回路図である。 本発明のさらに別の実施例に係るＤ／Ａ変換器の回路図である。 従来の抵抗ストリング型のＤ／Ａ変換器の回路図である。 従来の他の抵抗ストリング型のＤ／Ａ変換器の回路図である。

符号の説明

１、２２、２４ Ｄ／Ａ変換器
２ 抵抗ストリング回路（分圧手段）
３ スイッチ回路（選択手段）
４、５ 可変抵抗（２つの可変抵抗）
６〜１２ 並列抵抗
１３〜１５ インバータ
１６〜１８ ＰチャネルＭＯＳＦＥＴ
１９〜２１ ＮチャネルＭＯＳＦＥＴ
２３ スイッチング制御回路（スイッチング制御手段）
２５ ＬＰＦ（ローパスフィルタ）
Ｈ_０ ビット
Ｈ_ｎ−１ ビット
ＨｏＢ＜ｎ−１：０＞ 上位ｎビット
Ｌ_０ 最下位ビット
Ｌ_１ 下位ビット
Ｌ_２ 下位ビット
Ｌ_ｍ−１ ビット
ＬｏＢ＜ｍ−１：０＞ 下位ｍビット
Ｒ 抵抗
ＲＨ 抵抗値
ＲＬ 抵抗値
ＶＨ 基準電圧（第１基準電圧）
ＶＨ−ＶＬ 両端基準電圧
ＶＬ 基準電圧（第２基準電圧）
Ｖｏｕｔ、Ｖｏｕｔ＿ｓｗ 出力電圧（アナログ電圧）
ｋ 変数
ｖｒｅｆ＜０＞〜ｖｒｅｆ＜（２＾ｎ）−１＞ 分圧出力

Claims (6)

1. 上位ｎビット、下位ｍビットのディジタル信号をアナログ電圧に変換するＤ／Ａ変換器であって、
   同一の抵抗値であり、かつ直列に接続された（２＾ｎ）−１個の抵抗を有し、両端に第１基準電圧及び第２基準電圧が印加される分圧手段と、
   上記分圧手段により分圧された電圧を、上記上位ｎビットのディジタル信号により選択して上記アナログ電圧として出力する選択手段とを備えるＤ／Ａ変換器において、
   上記直列に接続された（２＾ｎ）−１個の抵抗の両端に、上記下位ｍビットのディジタル信号により抵抗値を決定される２つの可変抵抗を接続することを特徴とするＤ／Ａ変換器。
2. 上記２つの可変抵抗の抵抗値は、２の累乗の重み付けがされていることを特徴とする請求項１に記載のＤ／Ａ変換器。
3. 上記下位ｍビットのディジタル信号の最下位ビットにより、上記２つの可変抵抗の抵抗値をスイッチング制御するスイッチング制御手段をさらに備えることを特徴とする請求項１に記載のＤ／Ａ変換器。
4. 上記最下位ビットがハイである期間は、２の累乗の重み付けがされていることを特徴とする請求項３に記載のＤ／Ａ変換器。
5. 上記選択手段の出力に接続されたローパスフィルタをさらに備えることを特徴とする請求項３または４に記載のＤ／Ａ変換器。
6. 請求項１〜５のいずれか１項に記載のＤ／Ａ変換器を備えることを特徴とする基準電圧回路。

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