JP2004208060A - Ｄ／ａコンバータ - Google Patents
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Abstract
【課題】使用状況に応じて複数のデジタル信号を同時にアナログ信号に変換することができるＤ／Ａコンバータを得ることを目的とする。
【解決手段】Ｄ／Ａ変換を実施するデジタル信号の個数に応じてカレントマトリックスセル１，２を分割し、分割後のカレントマトリックスセルに対して各デジタル信号を構成する数ビットをそれぞれ与える一方、重み付けセル３〜６のうち、Ｄ／Ａ変換を実施するデジタル信号の個数と同数の重み付けセルにだけ各デジタル信号を構成する残り数ビットをそれぞれ与える制御回路７を設ける。
【選択図】 図１
【解決手段】Ｄ／Ａ変換を実施するデジタル信号の個数に応じてカレントマトリックスセル１，２を分割し、分割後のカレントマトリックスセルに対して各デジタル信号を構成する数ビットをそれぞれ与える一方、重み付けセル３〜６のうち、Ｄ／Ａ変換を実施するデジタル信号の個数と同数の重み付けセルにだけ各デジタル信号を構成する残り数ビットをそれぞれ与える制御回路７を設ける。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、デジタル信号をアナログ信号に変換するＤ／Ａコンバータに関するものである。
【０００２】
【従来の技術】
従来のＤ／Ａコンバータは、Ｄ／Ａ変換精度を高めるため、デジタル信号の上位数ビットをＤ／Ａ変換する電流マトリックスセルの他に、デジタル信号の下位数ビットをＤ／Ａ変換する重み付けセルを設けている（以下の特許文献１を参照）。
なお、デジタル信号処理用のＩＣは、使用状況に応じて内部モードを切り替えることにより、出力対象のアナログ信号を切り替えることがある。この場合、デジタル信号処理用のＩＣは、同時に出力するアナログ信号の最大数分のＤ／Ａコンバータを搭載する必要がある。
【０００３】
デジタル信号処理用のＩＣは、例えば、（Ｙ出力、Ｃ出力）などのアナログ信号の２出力、（Ｒ出力、Ｇ出力、Ｂ出力）や（Ｙ出力、Ｕ出力、Ｖ出力）などのアナログ信号の３出力、（Ｙ出力、Ｃ出力、Ｙ／Ｃ出力、Ｙ／Ｃ出力）などのアナログ信号の４出力を内部モードで切り替えることがある。
【０００４】
【特許文献１】
特開平６−１５２４２４号公報（段落番号［００４０］から［００５５］、図１）
【０００５】
【発明が解決しようとする課題】
従来のＤ／Ａコンバータは以上のように構成されているので、Ｄ／Ａ変換精度を高めることができるが、複数のデジタル信号を同時にアナログ信号に変換することができない課題があった。
このため、デジタル信号処理用のＩＣには、数多くのＤ／Ａコンバータを搭載する必要があり、デジタル信号処理用のＩＣのレイアウト面積が大きくなることがあった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、使用状況に応じて複数のデジタル信号を同時にアナログ信号に変換することができるＤ／Ａコンバータを得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るＤ／Ａコンバータは、Ｄ／Ａ変換を実施するデジタル信号の個数に応じて電流マトリックスセルを分割し、分割後の電流マトリックスセルに対して各デジタル信号を構成する数ビットをそれぞれ与える一方、複数の重み付けセルのうち、Ｄ／Ａ変換を実施するデジタル信号の個数と同数の重み付けセルにだけ各デジタル信号を構成する残り数ビットをそれぞれ与える制御回路を設けたものである。
【０００８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＤ／Ａコンバータを示す構成図であり、図において、カレントマトリックスセル（電流マトリックスセル）１，２は１２７個の定電流源Ｉが搭載され、例えば制御回路７からデジタル信号の上位７ビットが与えられると、そのビット値に応じた電流量を出力する。重み付けセル３〜６は７個の定電流源ｉが搭載され、制御回路７からデジタル信号の下位３ビットが与えられると、そのビット値に応じた電流量を出力する。
【０００９】
制御回路７はＤ／Ａ変換を実施するデジタル信号の個数に応じてカレントマトリックスセル１，２を分割し、分割後のカレントマトリックスセルに対して各デジタル信号を構成する上位７ビット又は上位６ビットをそれぞれ与える一方、重み付けセル３〜６のうち、Ｄ／Ａ変換を実施するデジタル信号の個数と同数の重み付けセルにだけ各デジタル信号を構成する下位３ビットをそれぞれ与える。出力部８，９は分割後のカレントマトリックスセルの出力電流と上記同数の重み付けセルの出力電流をそれぞれ加算し、その加算結果をそれぞれ電圧値に変換して出力する。
なお、出力部８は加算器８ａ，８ｂ、電源１０，１１、抵抗１４，１５及びスイッチ１８，１９から構成され、出力部９は加算器９ａ，９ｂ、電源１２，１３、抵抗１６，１７及びスイッチ２１，２２から構成されている。スイッチ１８〜２３は制御回路７の制御の下で開閉される。
【００１０】
次に動作について説明する。
まず、デジタル信号Ａ，Ｂ，Ｃ，Ｄのうち、１０ビットのデジタル信号Ａとデジタル信号ＣをＤ／Ａ変換して、アナログ信号Ａとアナログ信号Ｃを出力する場合、制御回路７は、図２に示すように、スイッチ１８，２１をオンして、スイッチ１９，２０，２２，２３をオフする。
【００１１】
この場合、制御回路７は、カレントマトリックスセル１，２を分割せず、デジタル信号Ａの上位７ビットをカレントマトリックスセル１に出力し、デジタル信号Ｃの上位７ビットをカレントマトリックスセル２に出力する。また、デジタル信号Ａの下位３ビットを重み付けセル３に出力し、デジタル信号Ｃの下位３ビットを重み付けセル５に出力する。
【００１２】
カレントマトリックスセル１は、制御回路７からデジタル信号Ａの上位７ビットを受けると、上位７ビットのビット値に応じた電流量を出力する。
即ち、カレントマトリックスセル１のａ端子には、図５に示すように、６３個の定電流源ＩがスイッチＳを介して接続され、ｂ端子には６４個の定電流源ＩがスイッチＳを介して接続されているので、上位７ビットのビット値に応じて１２７個のスイッチＳを制御することにより、そのビット値に応じた電流量を出力する。
例えば、デジタル信号Ａの上位７ビットがすべて“１”であれば、全てのスイッチＳをオンにして、最大の電流量を出力し、上位７ビットがすべて“０”であれば、全てのスイッチＳをオフにする。
カレントマトリックスセル２は、制御回路７からデジタル信号Ｃの上位７ビットを受けると、カレントマトリックスセル１と同様にして、上位７ビットのビット値に応じた電流量を出力する。
【００１３】
重み付けセル３は、制御回路７からデジタル信号Ａの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
即ち、重み付けセル３は、図５に示すように、カレントマトリックスセル１のａ端子に７個の定電流源ｉがスイッチＳを介して接続されているので、下位３ビットのビット値に応じて７個のスイッチＳを制御することにより、そのビット値に応じた電流量を出力する。
重み付けセル５は、制御回路７からデジタル信号Ｃの下位３ビットを受けると、重み付けセル３と同様にして、下位３ビットのビット値に応じた電流量を出力する。
【００１４】
出力部８は、カレントマトリックスセル１のａ端子から出力される電流と、カレントマトリックスセル１のｂ端子から出力される電流とを加算してから、その加算結果と重み付けセル３から出力される電流を加算する。そして、その加算結果を抵抗１４で電圧値（アナログ信号Ａ）に変換し、そのアナログ信号ＡをＤ／Ａ変換結果として出力する。
出力部９は、カレントマトリックスセル２のａ端子から出力される電流と、カレントマトリックスセル２のｂ端子から出力される電流とを加算してから、その加算結果と重み付けセル５から出力される電流を加算する。そして、その加算結果を抵抗１６で電圧値（アナログ信号Ｃ）に変換し、そのアナログ信号ＣをＤ／Ａ変換結果として出力する。
【００１５】
次に、デジタル信号Ａ，Ｂ，Ｃ，Ｄのうち、９ビットのデジタル信号Ａ，Ｂと、１０ビットのデジタル信号ＣをＤ／Ａ変換して、アナログ信号Ａとアナログ信号Ｂとアナログ信号Ｃを出力する場合、制御回路７は、図３に示すように、スイッチ１９，２０，２１をオンして、スイッチ１８，２２，２３をオフする。
【００１６】
この場合、制御回路７は、カレントマトリックスセル２については分割しないが、カレントマトリックスセル１を２つに分割する。
そして、制御回路７は、デジタル信号Ａの上位６ビットを図中左側の分割後のカレントマトリックスセル１に出力し、デジタル信号Ｂの上位６ビットを図中右側の分割後のカレントマトリックスセル１に出力し、デジタル信号Ｃの上位７ビットをカレントマトリックスセル２に出力する。また、デジタル信号Ａの下位３ビットを重み付けセル３に出力し、デジタル信号Ｂの下位３ビットを重み付けセル４に出力し、デジタル信号Ｃの下位３ビットを重み付けセル５に出力する。
【００１７】
図中左側の分割後のカレントマトリックスセル１は、制御回路７からデジタル信号Ａの上位６ビットを受けると、上位６ビットのビット値に応じた電流量を出力する。
即ち、カレントマトリックスセル１のａ端子には、図５に示すように、６３個の定電流源ＩがスイッチＳを介して接続されているので、上位６ビットのビット値に応じて６３個のスイッチＳを制御することにより、そのビット値に応じた電流量を出力する。
例えば、デジタル信号Ａの上位６ビットがすべて“１”であれば、全てのスイッチＳをオンにして、最大の電流量を出力し、上位６ビットがすべて“０”であれば、全てのスイッチＳをオフにする。
【００１８】
図中右側の分割後のカレントマトリックスセル１は、制御回路７からデジタル信号Ｂの上位６ビットを受けると、上位６ビットのビット値に応じた電流量を出力する。
即ち、カレントマトリックスセル１のｂ端子には、図５に示すように、６４個の定電流源ＩがスイッチＳを介して接続されているので、上位６ビットのビット値に応じて６４個のスイッチＳを制御することにより、そのビット値に応じた電流量を出力する。ただし、この場合、６４個のスイッチＳのうち、１個のスイッチＳは、上位６ビットのビット値に関わらず、常にオフ状態を維持する。
【００１９】
重み付けセル３は、制御回路７からデジタル信号Ａの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
重み付けセル４は、制御回路７からデジタル信号Ｂの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
重み付けセル５は、制御回路７からデジタル信号Ｃの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
【００２０】
出力部８は、カレントマトリックスセル１のａ端子から出力される電流と、重み付けセル３から出力される電流とを加算し、その加算結果を抵抗１４で電圧値（アナログ信号Ａ）に変換し、そのアナログ信号ＡをＤ／Ａ変換結果として出力する。
また、カレントマトリックスセル１のｂ端子から出力される電流と、重み付けセル４から出力される電流とを加算し、その加算結果を抵抗１５で電圧値（アナログ信号Ｂ）に変換し、そのアナログ信号ＢをＤ／Ａ変換結果として出力する。
出力部９は、カレントマトリックスセル２のａ端子から出力される電流と、カレントマトリックスセル２のｂ端子から出力される電流とを加算してから、その加算結果と重み付けセル５から出力される電流を加算する。そして、その加算結果を抵抗１６で電圧値（アナログ信号Ｃ）に変換し、そのアナログ信号ＣをＤ／Ａ変換結果として出力する。
【００２１】
次に、９ビットのデジタル信号Ａ，Ｂ，Ｃ，ＤをＤ／Ａ変換して、アナログ信号Ａとアナログ信号Ｂとアナログ信号Ｃとアナログ信号Ｄを出力する場合、制御回路７は、図４に示すように、スイッチ１９，２０，２２，２３をオンして、スイッチ１８，２１をオフする。
【００２２】
この場合、制御回路７は、カレントマトリックスセル１，２をそれぞれ２つに分割する。
そして、制御回路７は、デジタル信号Ａの上位６ビットを図中左側の分割後のカレントマトリックスセル１に出力し、デジタル信号Ｂの上位６ビットを図中右側の分割後のカレントマトリックスセル１に出力し、デジタル信号Ｃの上位６ビットを図中左側の分割後のカレントマトリックスセル２に出力し、デジタル信号Ｄの上位６ビットを図中右側の分割後のカレントマトリックスセル２に出力する。また、デジタル信号Ａの下位３ビットを重み付けセル３に出力し、デジタル信号Ｂの下位３ビットを重み付けセル４に出力し、デジタル信号Ｃの下位３ビットを重み付けセル５に出力し、デジタル信号Ｄの下位３ビットを重み付けセル６に出力する。
【００２３】
図中左側の分割後のカレントマトリックスセル１は、制御回路７からデジタル信号Ａの上位６ビットを受けると、上位６ビットのビット値に応じた電流量を出力する。
図中右側の分割後のカレントマトリックスセル１は、制御回路７からデジタル信号Ｂの上位６ビットを受けると、上位６ビットのビット値に応じた電流量を出力する。
図中左側の分割後のカレントマトリックスセル２は、制御回路７からデジタル信号Ｃの上位６ビットを受けると、上位６ビットのビット値に応じた電流量を出力する。
図中右側の分割後のカレントマトリックスセル２は、制御回路７からデジタル信号Ｄの上位６ビットを受けると、上位６ビットのビット値に応じた電流量を出力する。
【００２４】
重み付けセル３は、制御回路７からデジタル信号Ａの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
重み付けセル４は、制御回路７からデジタル信号Ｂの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
重み付けセル５は、制御回路７からデジタル信号Ｃの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
重み付けセル６は、制御回路７からデジタル信号Ｄの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
【００２５】
出力部８は、カレントマトリックスセル１のａ端子から出力される電流と、重み付けセル３から出力される電流とを加算し、その加算結果を抵抗１４で電圧値（アナログ信号Ａ）に変換し、そのアナログ信号ＡをＤ／Ａ変換結果として出力する。
また、カレントマトリックスセル１のｂ端子から出力される電流と、重み付けセル４から出力される電流とを加算し、その加算結果を抵抗１５で電圧値（アナログ信号Ｂ）に変換し、そのアナログ信号ＢをＤ／Ａ変換結果として出力する。
【００２６】
出力部９は、カレントマトリックスセル２のａ端子から出力される電流と、重み付けセル５から出力される電流とを加算し、その加算結果を抵抗１６で電圧値（アナログ信号Ｃ）に変換し、そのアナログ信号ＣをＤ／Ａ変換結果として出力する。
また、カレントマトリックスセル２のｂ端子から出力される電流と、重み付けセル６から出力される電流とを加算し、その加算結果を抵抗１７で電圧値（アナログ信号Ｄ）に変換し、そのアナログ信号ＤをＤ／Ａ変換結果として出力する。
【００２７】
以上より、制御回路７が図２のように制御すれば、１０ビットＤ／Ａコンバータの２出力が得られ、制御回路７が図３のように制御すれば、１０ビットＤ／Ａコンバータの１出力と９ビットＤ／Ａコンバータの２出力が得られ、制御回路７が図４のように制御すれば、９ビットＤ／Ａコンバータの４出力が得られる。
なお、従来例の場合、上記のような３種類の出力を得るには、図６に示すように、１２７個の定電流源Ｉが搭載されたカレントマトリックスセル２個と、６３個の定電流源Ｉが搭載されたカレントマトリックスセル４個を実装する必要がある。したがって、この実施の形態１の場合よりも、カレントマトリックスセル４個だけ余分に実装する必要がある。換言すれば、この実施の形態１の場合、デジタル信号処理用のＩＣのレイアウト面積を小さくすることができる。
【００２８】
以上で明らかなように、この実施の形態１によれば、Ｄ／Ａ変換を実施するデジタル信号の個数に応じてカレントマトリックスセル１，２を分割し、分割後のカレントマトリックスセルに対して各デジタル信号を構成する数ビットをそれぞれ与える一方、重み付けセル３〜６のうち、Ｄ／Ａ変換を実施するデジタル信号の個数と同数の重み付けセルにだけ各デジタル信号を構成する残り数ビットをそれぞれ与える制御回路７を設けるように構成したので、使用状況に応じて複数のデジタル信号を同時にアナログ信号に変換することができる効果を奏する。
【００２９】
なお、この実施の形態１では、カレントマトリックスセル１，２にデジタル信号の上位数ビットを与え、重み付けセル３〜６にデジタル信号の下位数ビットを与えるものについて示したが、これに限るものではなく、例えば、カレントマトリックスセル１，２にデジタル信号の下位数ビットを与え、重み付けセル３〜６にデジタル信号の上位数ビットを与えるようにしてもよい。
【００３０】
実施の形態２．
上記実施の形態１では、１２７個の定電流源Ｉが搭載されたカレントマトリックスセル２個と、７個の定電流源ｉが搭載された重み付けセル４個とを実装しているものについて示したが、これに限るものではなく、図７に示すように、２Ｎｃ個の定電流源Ｉが搭載されたＮｃビットのカレントマトリックスセルＮａ個と、Ｎ−Ｎｃビットの重み付けセル２×Ｎａ個とを実装してもよく、上記実施の形態１と同様の効果を奏することができる。
【００３１】
この場合、制御回路が適宜制御することにより、次の何れかの出力を得ることができる。
なお、Ｎｂは、１≦Ｎｂ≦Ｎａの範囲で自由に設定することができる。
【００３２】
実施の形態３．
上記実施の形態１，２では、１個のカレントマトリックスセルに対して２個の重み付けセルを接続するものについて示したが、これに限るものではなく、１個のカレントマトリックスセルに対して３個以上の重み付けセルを接続するようにしてもよい。
具体的には、図８に示すように、（２Ｎ−１）個の定電流源Ｉが搭載されたＮビットのカレントマトリックスセル１個と、Ｎａビットの重み付けセルＮｂ個とを実装してもよく、上記実施の形態１，２と同様の効果を奏することができる。
【００３３】
この場合、制御回路が適宜制御することにより、次の何れかの出力を得ることができる。
【００３４】
Ｎ＞Ｎａの範囲において、［（Ｎ＋Ｎａ）ビットＤ／Ａコンバータのレイアウト］＞＞［Ｎａビットの重み付け回路のレイアウト］であるため、ほぼ（Ｎ＋Ｎａ）ビットＤ／Ａコンバータのレイアウト面積だけで、上記出力の組合せを切り替えることができる。したがって、大きなレイアウト面積の削減効果が得られる。
【００３５】
実施の形態４．
上記実施の形態３では、１個のカレントマトリックスセルに対して、ビット数が同じ重み付けセルを複数個接続するものについて示したが、１個のカレントマトリックスセルに対して、相互にビット数が異なる重み付けセルを複数個接続するようにしてもよい。
具体的には、図９に示すように、（２Ｎ−１）個の定電流源Ｉが搭載されたＮビットのカレントマトリックスセルに対して、（Ｎａビット、Ｎｂビット、Ｎｃビット、・・・）の重み付けセルを複数個接続するようにする。
【００３６】
この場合、制御回路が適宜制御することにより、次の何れかの出力を得ることができる。
【００３７】
この実施の形態４によれば、相互に異なる個数の定電流源を搭載している重み付けセルを複数個接続しているので、Ｄ／Ａコンバータのビット数の種類を増やすことができる効果を奏する。
【００３８】
実施の形態５．
上記実施の形態１では、特に言及していないが、制御回路７がカレントマトリックスセル１，２の分割数に応じて出力部８，９の内部抵抗値を切り替えて、デジタル信号Ａ〜Ｄが最大値になる際に、出力部８，９から出力される電圧値（アナログ信号Ａ〜Ｄの振幅値）の一定化を図るようにしてもよい。
【００３９】
具体的には、図１０に示すように、出力部８，９の抵抗１４〜１７の抵抗値をＲΩとして、それぞれ３個のスイッチ３１〜３３，３４〜３６を用いて出力部８，９を構成する。
例えば、１０ビットのＤ／Ａコンバータ１出力と、９ビットのＤ／Ａコンバータ２出力を得る場合、即ち、１０ビットのデジタル信号Ａと、９ビットのデジタル信号Ｃ，ＤをＤ／Ａ変換して、アナログ信号Ａとアナログ信号Ｃとアナログ信号Ｄを出力する場合、制御回路７は、スイッチ２３，３１，３２，３３，３６をオンして、スイッチ２０，３４，３５をオフする。ただし、この例では、説明の簡単化のため、重み付けセル３，５の出力値が“１”であるとする。
【００４０】
この場合において、１０ビットのデジタル信号Ａが最大値であるとすると（フルスケール時）、カレントマトリックスセル１の全ての定電流源Ｉから電流が出力される。このときのカレントマトリックスセル１の出力電流を２×Ｉとする。
出力部８の抵抗１４，１５は並列に接続されているので、出力部８の内部抵抗値はＲ／２となる。
したがって、出力部８から出力される電圧値（アナログ信号Ａの振幅値）は、Ｉ×Ｒになる。
【００４１】
一方、９ビットのデジタル信号Ｃが最大値であるとすると（フルスケール時）、図中左側の分割後のカレントマトリックスセル２の全ての定電流源Ｉから電流が出力される。このとき、図中左側の分割後のカレントマトリックスセル２の出力電流はＩとなる。
出力部９の抵抗１４と抵抗１５は、切り離されているので、出力部９の内部抵抗値はＲとなる。
したがって、出力部９から出力される電圧値（アナログ信号の振幅値）は、Ｉ×Ｒになる。
【００４２】
以上から明らかなように、この実施の形態５によれば、１０ビットのデジタル信号が最大値になるときのアナログ信号の振幅値と、９ビットのデジタル信号が最大値になるときのアナログ信号の振幅値を同じにすることができる効果を奏する。
【００４３】
実施の形態６．
上記実施の形態１では、スイッチ１８，１９等を用いて出力部８，９を構成するものについて示したが、図１１に示すように、トランジスタの差動対４１，４２を用いて出力部８を構成するようにしてもよい。図１１には出力部９を図示していないが、出力部８と同一の構成にする。ただし、説明の簡単化のため、図１１では出力部８の加算器８ａ，８ｂを省略している。
【００４４】
図１１において、１０ビットのデジタル信号Ａ又はデジタル信号ＢをＤ／Ａ変換して、アナログ信号Ａ又はアナログ信号Ｂを出力する場合、制御回路７がその旨を指示する切替制御信号を出力部８に出力する。
これにより、トランジスタの差動対４１，４２のＰｃｈトランジスタ４１ａ，４２ａはオフになるが、Ｐｃｈトランジスタ４１ｂ，４２ｂのゲートにインバータ４３が接続されているためＰｃｈトランジスタ４１ｂ，４２ｂはオンになる。
よって、カレントマトリックスセル１のａ，ｂ端子と電源４７，４８が、抵抗４５とＰｃｈトランジスタ４１ｂ，４９，４２ｂ，５０を介して導通されるため、出力Ｙからアナログ信号Ａ又はアナログ信号Ｂが得られる。
【００４５】
一方、９ビットのデジタル信号Ａと、９ビットのデジタル信号ＢをＤ／Ａ変換して、アナログ信号Ａとアナログ信号Ｂを出力する場合、制御回路７がその旨を指示する切替制御信号を出力部８に出力する。
これにより、トランジスタの差動対４１，４２のＰｃｈトランジスタ４１ａ，４２ａはオンになるが、Ｐｃｈトランジスタ４１ｂ，４２ｂのゲートにインバータ４３が接続されているためＰｃｈトランジスタ４１ｂ，４２ｂはオフになる。
よって、カレントマトリックスセル１のａ端子と電源４７が、抵抗４４とＰｃｈトランジスタ４１ａ，４９を介して導通されるため、出力Ｘからアナログ信号Ａが得られる。
また、カレントマトリックスセル１のｂ端子と電源４８が、抵抗４６とＰｃｈトランジスタ４２ａ，５０を介して導通されるため、出力Ｚからアナログ信号Ｂが得られる。
【００４６】
以上で明らかなように、この実施の形態６によれば、出力部８，９における電流が流れる経路からスイッチ１８，１９等が削除されるため、Ｄ／Ａコンバータに対するスイッチ１８，１９等の抵抗成分の影響を排除することができる効果を奏する。
【００４７】
実施の形態７．
上記実施の形態６では、トランジスタの差動対４１，４２を用いて出力部８を構成するものについて示したが、図１２に示すように、トランジスタの差動対５１とカレントミラー回路５２，５３を用いて出力部８を構成するようにしてもよい。図１２には出力部９を図示していないが、出力部８と同一の構成にする。ただし、図１２において、５４〜５７は電源である。ただし、説明の簡単化のため、図１２では出力部８の加算器８ａ，８ｂを省略している。
【００４８】
図１２において、１０ビットのデジタル信号Ａ又はデジタル信号ＢをＤ／Ａ変換して、アナログ信号Ａ又はアナログ信号Ｂを出力する場合、制御回路７がその旨を指示する切替制御信号を出力部８に出力する。
これにより、トランジスタの差動対５１のＰｃｈトランジスタ５１ａはオフになるが、Ｐｃｈトランジスタ５１ｂのゲートにインバータ４３が接続されているためＰｃｈトランジスタ５１ｂはオンになる。
したがって、カレントマトリックスセル１のａ端子から出力された電流は、カレントミラー回路５２を通じて、抵抗４５に供給される。また、カレントマトリックスセル１のｂ端子から出力された電流は、カレントミラー回路５３を通じて、抵抗４５に供給される。
これにより、出力Ｙからアナログ信号Ａ又はアナログ信号Ｂが得られる。
【００４９】
一方、９ビットのデジタル信号Ａと、９ビットのデジタル信号ＢをＤ／Ａ変換して、アナログ信号Ａとアナログ信号Ｂを出力する場合、制御回路７がその旨を指示する切替制御信号を出力部８に出力する。
これにより、トランジスタの差動対５１のＰｃｈトランジスタ５１ａはオンになるが、Ｐｃｈトランジスタ５１ｂのゲートにインバータ４３が接続されているためＰｃｈトランジスタ５１ｂはオフになる。
したがって、カレントマトリックスセル１のａ端子から出力された電流は、カレントミラー回路５２を通じて、抵抗４４に供給される。これにより、出力Ｘからアナログ信号Ａが得られる。
また、カレントマトリックスセル１のｂ端子から出力された電流は、カレントミラー回路５３を通じて、抵抗４５に供給される。これにより、出力Ｙからアナログ信号Ｂが得られる。
【００５０】
以上で明らかなように、この実施の形態７によれば、出力部８，９における電流が流れる経路からスイッチ１８，１９等が削除されるため、Ｄ／Ａコンバータに対するスイッチ１８，１９等の抵抗成分の影響を排除することができる効果を奏する。
【００５１】
実施の形態８．
上記実施の形態７では、特に言及していないが、制御回路７がカレントマトリックスセル１の分割数に応じてトランジスタの差動対５１とカレントミラー回路６１，６２を制御して、デジタル信号が最大値になる際に、出力部８，９から出力される電圧値の一定化を図るようにしてもよい。
具体的には、図１３に示すように、出力部８をトランジスタの差動対５１とカレントミラー回路６１，６２とスイッチ６３等から構成する。図１３には出力部９を図示していないが、出力部８と同一の構成にする。ただし、説明の簡単化のため、図１３では出力部８の加算器８ａ，８ｂを省略している。
【００５２】
図１３において、１０ビットのデジタル信号Ａ又はデジタル信号ＢをＤ／Ａ変換して、アナログ信号Ａ又はアナログ信号Ｂを出力する場合、制御回路７がＯＦＦ（Ｈｉ）の切替制御信号ＳＥＬを出力部８に出力する。
これにより、カレントミラー回路６１，６２のスイッチ６１ａ，６２ａとスイッチ６３とＰｃｈトランジスタ５１ｂがオンになり、Ｐｃｈトランジスタ５１ａがオフになる。
したがって、カレントマトリックスセル１のａ端子から出力された電流Ｉ３の半分の電流Ｉ１（Ｉ１＝Ｉ３／２）がＰｃｈトランジスタ５１ｂとスイッチ６３を介して抵抗４５に供給される。
また、カレントマトリックスセル１のｂ端子から出力された電流Ｉ４の半分の電流Ｉ２（Ｉ２＝Ｉ４／２）が抵抗４５に供給される。ただし、電流Ｉ３，Ｉ４はデジタル信号Ａ又はＢが最大値になるときの電流とする。
最終的には、抵抗４５には電流Ｉ１と電流Ｉ２（Ｉ１＋Ｉ２＝Ｉ３／２＋Ｉ４／２＝Ｉ３＝Ｉ４）が供給されることにより、出力Ｙからアナログ信号Ａ又はアナログ信号Ｂが得られる。
【００５３】
９ビットのデジタル信号Ａと、９ビットのデジタル信号ＢをＤ／Ａ変換して、アナログ信号Ａとアナログ信号Ｂを出力する場合、制御回路７がＯＮ（Ｌｏｗ）の切替制御信号ＳＥＬを出力部８に出力する。
これにより、カレントミラー回路６１，６２のスイッチ６１ａ，６２ａとスイッチ６３とＰｃｈトランジスタ５１ｂがオフになり、Ｐｃｈトランジスタ５１ａがオンになる。
したがって、カレントマトリックスセル１のａ端子から出力された電流Ｉ３に相当する電流Ｉ１（Ｉ１＝Ｉ３）がＰｃｈトランジスタ５１ａを介して抵抗４４に供給されるため、出力Ｘからアナログ信号Ａが得られる。
また、カレントマトリックスセル１のｂ端子から出力された電流Ｉ４に相当する電流Ｉ２（Ｉ２＝Ｉ４）が抵抗４５に供給されため、出力Ｙからアナログ信号Ｂが得られる。
【００５４】
以上から明らかなように、この実施の形態８によれば、１０ビットのデジタル信号が最大値になるときのアナログ信号の振幅値と、９ビットのデジタル信号が最大値になるときのアナログ信号の振幅値を同じにすることができる効果を奏する。
【００５５】
【発明の効果】
以上のように、この発明によれば、Ｄ／Ａ変換を実施するデジタル信号の個数に応じて電流マトリックスセルを分割し、分割後の電流マトリックスセルに対して各デジタル信号を構成する数ビットをそれぞれ与える一方、複数の重み付けセルのうち、Ｄ／Ａ変換を実施するデジタル信号の個数と同数の重み付けセルにだけ各デジタル信号を構成する残り数ビットをそれぞれ与える制御回路を設けるように構成したので、使用状況に応じて複数のデジタル信号を同時にアナログ信号に変換することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＤ／Ａコンバータを示す構成図である。
【図２】１０ビットのデジタル信号Ａ，ＣをＤ／Ａ変換する際の回路構成図である。
【図３】９ビットのデジタル信号Ａ，Ｂと１０ビットのデジタル信号ＣをＤ／Ａ変換する際の回路構成図である。
【図４】９ビットのデジタル信号Ａ，Ｂ，Ｃ，ＤをＤ／Ａ変換する際の回路構成図である。
【図５】カレントマトリックスセルと重み付けセルの内部を示す構成図である。
【図６】複数種類の出力を得る場合の回路構成を示す回路構成図である。
【図７】この発明の実施の形態２によるＤ／Ａコンバータを示す構成図である。
【図８】この発明の実施の形態３によるＤ／Ａコンバータを示す構成図である。
【図９】この発明の実施の形態４によるＤ／Ａコンバータを示す構成図である。
【図１０】この発明の実施の形態５によるＤ／Ａコンバータを示す構成図である。
【図１１】この発明の実施の形態６によるＤ／Ａコンバータを示す構成図である。
【図１２】この発明の実施の形態７によるＤ／Ａコンバータを示す構成図である。
【図１３】この発明の実施の形態８によるＤ／Ａコンバータを示す構成図である。
【符号の説明】
１，２ カレントマトリックスセル（電流マトリックスセル）、３〜６ 重み付けセル、７ 制御回路、８，９ 出力部、８ａ，８ｂ，９ａ，９ｂ 加算器、１０〜１３ 電源、１４〜１７ 抵抗、１８〜２３ スイッチ、３１〜３６ スイッチ、４１，４２ トランジスタの差動対、４１ａ，４１ｂ，４２ａ，４２ｂＰｃｈトランジスタ、４３ インバータ、４４〜４６ 抵抗、４７，４８ 電源、４９，５０ Ｐｃｈトランジスタ、５１ トランジスタの差動対、５１ａ，５１ｂ Ｐｃｈトランジスタ、５２，５３ カレントミラー回路、５４〜５７ 電源、６１，６２ カレントミラー回路、６１ａ，６２ａ スイッチ、６３ スイッチ。
【発明の属する技術分野】
この発明は、デジタル信号をアナログ信号に変換するＤ／Ａコンバータに関するものである。
【０００２】
【従来の技術】
従来のＤ／Ａコンバータは、Ｄ／Ａ変換精度を高めるため、デジタル信号の上位数ビットをＤ／Ａ変換する電流マトリックスセルの他に、デジタル信号の下位数ビットをＤ／Ａ変換する重み付けセルを設けている（以下の特許文献１を参照）。
なお、デジタル信号処理用のＩＣは、使用状況に応じて内部モードを切り替えることにより、出力対象のアナログ信号を切り替えることがある。この場合、デジタル信号処理用のＩＣは、同時に出力するアナログ信号の最大数分のＤ／Ａコンバータを搭載する必要がある。
【０００３】
デジタル信号処理用のＩＣは、例えば、（Ｙ出力、Ｃ出力）などのアナログ信号の２出力、（Ｒ出力、Ｇ出力、Ｂ出力）や（Ｙ出力、Ｕ出力、Ｖ出力）などのアナログ信号の３出力、（Ｙ出力、Ｃ出力、Ｙ／Ｃ出力、Ｙ／Ｃ出力）などのアナログ信号の４出力を内部モードで切り替えることがある。
【０００４】
【特許文献１】
特開平６−１５２４２４号公報（段落番号［００４０］から［００５５］、図１）
【０００５】
【発明が解決しようとする課題】
従来のＤ／Ａコンバータは以上のように構成されているので、Ｄ／Ａ変換精度を高めることができるが、複数のデジタル信号を同時にアナログ信号に変換することができない課題があった。
このため、デジタル信号処理用のＩＣには、数多くのＤ／Ａコンバータを搭載する必要があり、デジタル信号処理用のＩＣのレイアウト面積が大きくなることがあった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、使用状況に応じて複数のデジタル信号を同時にアナログ信号に変換することができるＤ／Ａコンバータを得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るＤ／Ａコンバータは、Ｄ／Ａ変換を実施するデジタル信号の個数に応じて電流マトリックスセルを分割し、分割後の電流マトリックスセルに対して各デジタル信号を構成する数ビットをそれぞれ与える一方、複数の重み付けセルのうち、Ｄ／Ａ変換を実施するデジタル信号の個数と同数の重み付けセルにだけ各デジタル信号を構成する残り数ビットをそれぞれ与える制御回路を設けたものである。
【０００８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＤ／Ａコンバータを示す構成図であり、図において、カレントマトリックスセル（電流マトリックスセル）１，２は１２７個の定電流源Ｉが搭載され、例えば制御回路７からデジタル信号の上位７ビットが与えられると、そのビット値に応じた電流量を出力する。重み付けセル３〜６は７個の定電流源ｉが搭載され、制御回路７からデジタル信号の下位３ビットが与えられると、そのビット値に応じた電流量を出力する。
【０００９】
制御回路７はＤ／Ａ変換を実施するデジタル信号の個数に応じてカレントマトリックスセル１，２を分割し、分割後のカレントマトリックスセルに対して各デジタル信号を構成する上位７ビット又は上位６ビットをそれぞれ与える一方、重み付けセル３〜６のうち、Ｄ／Ａ変換を実施するデジタル信号の個数と同数の重み付けセルにだけ各デジタル信号を構成する下位３ビットをそれぞれ与える。出力部８，９は分割後のカレントマトリックスセルの出力電流と上記同数の重み付けセルの出力電流をそれぞれ加算し、その加算結果をそれぞれ電圧値に変換して出力する。
なお、出力部８は加算器８ａ，８ｂ、電源１０，１１、抵抗１４，１５及びスイッチ１８，１９から構成され、出力部９は加算器９ａ，９ｂ、電源１２，１３、抵抗１６，１７及びスイッチ２１，２２から構成されている。スイッチ１８〜２３は制御回路７の制御の下で開閉される。
【００１０】
次に動作について説明する。
まず、デジタル信号Ａ，Ｂ，Ｃ，Ｄのうち、１０ビットのデジタル信号Ａとデジタル信号ＣをＤ／Ａ変換して、アナログ信号Ａとアナログ信号Ｃを出力する場合、制御回路７は、図２に示すように、スイッチ１８，２１をオンして、スイッチ１９，２０，２２，２３をオフする。
【００１１】
この場合、制御回路７は、カレントマトリックスセル１，２を分割せず、デジタル信号Ａの上位７ビットをカレントマトリックスセル１に出力し、デジタル信号Ｃの上位７ビットをカレントマトリックスセル２に出力する。また、デジタル信号Ａの下位３ビットを重み付けセル３に出力し、デジタル信号Ｃの下位３ビットを重み付けセル５に出力する。
【００１２】
カレントマトリックスセル１は、制御回路７からデジタル信号Ａの上位７ビットを受けると、上位７ビットのビット値に応じた電流量を出力する。
即ち、カレントマトリックスセル１のａ端子には、図５に示すように、６３個の定電流源ＩがスイッチＳを介して接続され、ｂ端子には６４個の定電流源ＩがスイッチＳを介して接続されているので、上位７ビットのビット値に応じて１２７個のスイッチＳを制御することにより、そのビット値に応じた電流量を出力する。
例えば、デジタル信号Ａの上位７ビットがすべて“１”であれば、全てのスイッチＳをオンにして、最大の電流量を出力し、上位７ビットがすべて“０”であれば、全てのスイッチＳをオフにする。
カレントマトリックスセル２は、制御回路７からデジタル信号Ｃの上位７ビットを受けると、カレントマトリックスセル１と同様にして、上位７ビットのビット値に応じた電流量を出力する。
【００１３】
重み付けセル３は、制御回路７からデジタル信号Ａの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
即ち、重み付けセル３は、図５に示すように、カレントマトリックスセル１のａ端子に７個の定電流源ｉがスイッチＳを介して接続されているので、下位３ビットのビット値に応じて７個のスイッチＳを制御することにより、そのビット値に応じた電流量を出力する。
重み付けセル５は、制御回路７からデジタル信号Ｃの下位３ビットを受けると、重み付けセル３と同様にして、下位３ビットのビット値に応じた電流量を出力する。
【００１４】
出力部８は、カレントマトリックスセル１のａ端子から出力される電流と、カレントマトリックスセル１のｂ端子から出力される電流とを加算してから、その加算結果と重み付けセル３から出力される電流を加算する。そして、その加算結果を抵抗１４で電圧値（アナログ信号Ａ）に変換し、そのアナログ信号ＡをＤ／Ａ変換結果として出力する。
出力部９は、カレントマトリックスセル２のａ端子から出力される電流と、カレントマトリックスセル２のｂ端子から出力される電流とを加算してから、その加算結果と重み付けセル５から出力される電流を加算する。そして、その加算結果を抵抗１６で電圧値（アナログ信号Ｃ）に変換し、そのアナログ信号ＣをＤ／Ａ変換結果として出力する。
【００１５】
次に、デジタル信号Ａ，Ｂ，Ｃ，Ｄのうち、９ビットのデジタル信号Ａ，Ｂと、１０ビットのデジタル信号ＣをＤ／Ａ変換して、アナログ信号Ａとアナログ信号Ｂとアナログ信号Ｃを出力する場合、制御回路７は、図３に示すように、スイッチ１９，２０，２１をオンして、スイッチ１８，２２，２３をオフする。
【００１６】
この場合、制御回路７は、カレントマトリックスセル２については分割しないが、カレントマトリックスセル１を２つに分割する。
そして、制御回路７は、デジタル信号Ａの上位６ビットを図中左側の分割後のカレントマトリックスセル１に出力し、デジタル信号Ｂの上位６ビットを図中右側の分割後のカレントマトリックスセル１に出力し、デジタル信号Ｃの上位７ビットをカレントマトリックスセル２に出力する。また、デジタル信号Ａの下位３ビットを重み付けセル３に出力し、デジタル信号Ｂの下位３ビットを重み付けセル４に出力し、デジタル信号Ｃの下位３ビットを重み付けセル５に出力する。
【００１７】
図中左側の分割後のカレントマトリックスセル１は、制御回路７からデジタル信号Ａの上位６ビットを受けると、上位６ビットのビット値に応じた電流量を出力する。
即ち、カレントマトリックスセル１のａ端子には、図５に示すように、６３個の定電流源ＩがスイッチＳを介して接続されているので、上位６ビットのビット値に応じて６３個のスイッチＳを制御することにより、そのビット値に応じた電流量を出力する。
例えば、デジタル信号Ａの上位６ビットがすべて“１”であれば、全てのスイッチＳをオンにして、最大の電流量を出力し、上位６ビットがすべて“０”であれば、全てのスイッチＳをオフにする。
【００１８】
図中右側の分割後のカレントマトリックスセル１は、制御回路７からデジタル信号Ｂの上位６ビットを受けると、上位６ビットのビット値に応じた電流量を出力する。
即ち、カレントマトリックスセル１のｂ端子には、図５に示すように、６４個の定電流源ＩがスイッチＳを介して接続されているので、上位６ビットのビット値に応じて６４個のスイッチＳを制御することにより、そのビット値に応じた電流量を出力する。ただし、この場合、６４個のスイッチＳのうち、１個のスイッチＳは、上位６ビットのビット値に関わらず、常にオフ状態を維持する。
【００１９】
重み付けセル３は、制御回路７からデジタル信号Ａの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
重み付けセル４は、制御回路７からデジタル信号Ｂの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
重み付けセル５は、制御回路７からデジタル信号Ｃの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
【００２０】
出力部８は、カレントマトリックスセル１のａ端子から出力される電流と、重み付けセル３から出力される電流とを加算し、その加算結果を抵抗１４で電圧値（アナログ信号Ａ）に変換し、そのアナログ信号ＡをＤ／Ａ変換結果として出力する。
また、カレントマトリックスセル１のｂ端子から出力される電流と、重み付けセル４から出力される電流とを加算し、その加算結果を抵抗１５で電圧値（アナログ信号Ｂ）に変換し、そのアナログ信号ＢをＤ／Ａ変換結果として出力する。
出力部９は、カレントマトリックスセル２のａ端子から出力される電流と、カレントマトリックスセル２のｂ端子から出力される電流とを加算してから、その加算結果と重み付けセル５から出力される電流を加算する。そして、その加算結果を抵抗１６で電圧値（アナログ信号Ｃ）に変換し、そのアナログ信号ＣをＤ／Ａ変換結果として出力する。
【００２１】
次に、９ビットのデジタル信号Ａ，Ｂ，Ｃ，ＤをＤ／Ａ変換して、アナログ信号Ａとアナログ信号Ｂとアナログ信号Ｃとアナログ信号Ｄを出力する場合、制御回路７は、図４に示すように、スイッチ１９，２０，２２，２３をオンして、スイッチ１８，２１をオフする。
【００２２】
この場合、制御回路７は、カレントマトリックスセル１，２をそれぞれ２つに分割する。
そして、制御回路７は、デジタル信号Ａの上位６ビットを図中左側の分割後のカレントマトリックスセル１に出力し、デジタル信号Ｂの上位６ビットを図中右側の分割後のカレントマトリックスセル１に出力し、デジタル信号Ｃの上位６ビットを図中左側の分割後のカレントマトリックスセル２に出力し、デジタル信号Ｄの上位６ビットを図中右側の分割後のカレントマトリックスセル２に出力する。また、デジタル信号Ａの下位３ビットを重み付けセル３に出力し、デジタル信号Ｂの下位３ビットを重み付けセル４に出力し、デジタル信号Ｃの下位３ビットを重み付けセル５に出力し、デジタル信号Ｄの下位３ビットを重み付けセル６に出力する。
【００２３】
図中左側の分割後のカレントマトリックスセル１は、制御回路７からデジタル信号Ａの上位６ビットを受けると、上位６ビットのビット値に応じた電流量を出力する。
図中右側の分割後のカレントマトリックスセル１は、制御回路７からデジタル信号Ｂの上位６ビットを受けると、上位６ビットのビット値に応じた電流量を出力する。
図中左側の分割後のカレントマトリックスセル２は、制御回路７からデジタル信号Ｃの上位６ビットを受けると、上位６ビットのビット値に応じた電流量を出力する。
図中右側の分割後のカレントマトリックスセル２は、制御回路７からデジタル信号Ｄの上位６ビットを受けると、上位６ビットのビット値に応じた電流量を出力する。
【００２４】
重み付けセル３は、制御回路７からデジタル信号Ａの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
重み付けセル４は、制御回路７からデジタル信号Ｂの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
重み付けセル５は、制御回路７からデジタル信号Ｃの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
重み付けセル６は、制御回路７からデジタル信号Ｄの下位３ビットを受けると、下位３ビットのビット値に応じた電流量を出力する。
【００２５】
出力部８は、カレントマトリックスセル１のａ端子から出力される電流と、重み付けセル３から出力される電流とを加算し、その加算結果を抵抗１４で電圧値（アナログ信号Ａ）に変換し、そのアナログ信号ＡをＤ／Ａ変換結果として出力する。
また、カレントマトリックスセル１のｂ端子から出力される電流と、重み付けセル４から出力される電流とを加算し、その加算結果を抵抗１５で電圧値（アナログ信号Ｂ）に変換し、そのアナログ信号ＢをＤ／Ａ変換結果として出力する。
【００２６】
出力部９は、カレントマトリックスセル２のａ端子から出力される電流と、重み付けセル５から出力される電流とを加算し、その加算結果を抵抗１６で電圧値（アナログ信号Ｃ）に変換し、そのアナログ信号ＣをＤ／Ａ変換結果として出力する。
また、カレントマトリックスセル２のｂ端子から出力される電流と、重み付けセル６から出力される電流とを加算し、その加算結果を抵抗１７で電圧値（アナログ信号Ｄ）に変換し、そのアナログ信号ＤをＤ／Ａ変換結果として出力する。
【００２７】
以上より、制御回路７が図２のように制御すれば、１０ビットＤ／Ａコンバータの２出力が得られ、制御回路７が図３のように制御すれば、１０ビットＤ／Ａコンバータの１出力と９ビットＤ／Ａコンバータの２出力が得られ、制御回路７が図４のように制御すれば、９ビットＤ／Ａコンバータの４出力が得られる。
なお、従来例の場合、上記のような３種類の出力を得るには、図６に示すように、１２７個の定電流源Ｉが搭載されたカレントマトリックスセル２個と、６３個の定電流源Ｉが搭載されたカレントマトリックスセル４個を実装する必要がある。したがって、この実施の形態１の場合よりも、カレントマトリックスセル４個だけ余分に実装する必要がある。換言すれば、この実施の形態１の場合、デジタル信号処理用のＩＣのレイアウト面積を小さくすることができる。
【００２８】
以上で明らかなように、この実施の形態１によれば、Ｄ／Ａ変換を実施するデジタル信号の個数に応じてカレントマトリックスセル１，２を分割し、分割後のカレントマトリックスセルに対して各デジタル信号を構成する数ビットをそれぞれ与える一方、重み付けセル３〜６のうち、Ｄ／Ａ変換を実施するデジタル信号の個数と同数の重み付けセルにだけ各デジタル信号を構成する残り数ビットをそれぞれ与える制御回路７を設けるように構成したので、使用状況に応じて複数のデジタル信号を同時にアナログ信号に変換することができる効果を奏する。
【００２９】
なお、この実施の形態１では、カレントマトリックスセル１，２にデジタル信号の上位数ビットを与え、重み付けセル３〜６にデジタル信号の下位数ビットを与えるものについて示したが、これに限るものではなく、例えば、カレントマトリックスセル１，２にデジタル信号の下位数ビットを与え、重み付けセル３〜６にデジタル信号の上位数ビットを与えるようにしてもよい。
【００３０】
実施の形態２．
上記実施の形態１では、１２７個の定電流源Ｉが搭載されたカレントマトリックスセル２個と、７個の定電流源ｉが搭載された重み付けセル４個とを実装しているものについて示したが、これに限るものではなく、図７に示すように、２Ｎｃ個の定電流源Ｉが搭載されたＮｃビットのカレントマトリックスセルＮａ個と、Ｎ−Ｎｃビットの重み付けセル２×Ｎａ個とを実装してもよく、上記実施の形態１と同様の効果を奏することができる。
【００３１】
この場合、制御回路が適宜制御することにより、次の何れかの出力を得ることができる。
【００３２】
実施の形態３．
上記実施の形態１，２では、１個のカレントマトリックスセルに対して２個の重み付けセルを接続するものについて示したが、これに限るものではなく、１個のカレントマトリックスセルに対して３個以上の重み付けセルを接続するようにしてもよい。
具体的には、図８に示すように、（２Ｎ−１）個の定電流源Ｉが搭載されたＮビットのカレントマトリックスセル１個と、Ｎａビットの重み付けセルＮｂ個とを実装してもよく、上記実施の形態１，２と同様の効果を奏することができる。
【００３３】
この場合、制御回路が適宜制御することにより、次の何れかの出力を得ることができる。
Ｎ＞Ｎａの範囲において、［（Ｎ＋Ｎａ）ビットＤ／Ａコンバータのレイアウト］＞＞［Ｎａビットの重み付け回路のレイアウト］であるため、ほぼ（Ｎ＋Ｎａ）ビットＤ／Ａコンバータのレイアウト面積だけで、上記出力の組合せを切り替えることができる。したがって、大きなレイアウト面積の削減効果が得られる。
【００３５】
実施の形態４．
上記実施の形態３では、１個のカレントマトリックスセルに対して、ビット数が同じ重み付けセルを複数個接続するものについて示したが、１個のカレントマトリックスセルに対して、相互にビット数が異なる重み付けセルを複数個接続するようにしてもよい。
具体的には、図９に示すように、（２Ｎ−１）個の定電流源Ｉが搭載されたＮビットのカレントマトリックスセルに対して、（Ｎａビット、Ｎｂビット、Ｎｃビット、・・・）の重み付けセルを複数個接続するようにする。
【００３６】
この場合、制御回路が適宜制御することにより、次の何れかの出力を得ることができる。
この実施の形態４によれば、相互に異なる個数の定電流源を搭載している重み付けセルを複数個接続しているので、Ｄ／Ａコンバータのビット数の種類を増やすことができる効果を奏する。
【００３８】
実施の形態５．
上記実施の形態１では、特に言及していないが、制御回路７がカレントマトリックスセル１，２の分割数に応じて出力部８，９の内部抵抗値を切り替えて、デジタル信号Ａ〜Ｄが最大値になる際に、出力部８，９から出力される電圧値（アナログ信号Ａ〜Ｄの振幅値）の一定化を図るようにしてもよい。
【００３９】
具体的には、図１０に示すように、出力部８，９の抵抗１４〜１７の抵抗値をＲΩとして、それぞれ３個のスイッチ３１〜３３，３４〜３６を用いて出力部８，９を構成する。
例えば、１０ビットのＤ／Ａコンバータ１出力と、９ビットのＤ／Ａコンバータ２出力を得る場合、即ち、１０ビットのデジタル信号Ａと、９ビットのデジタル信号Ｃ，ＤをＤ／Ａ変換して、アナログ信号Ａとアナログ信号Ｃとアナログ信号Ｄを出力する場合、制御回路７は、スイッチ２３，３１，３２，３３，３６をオンして、スイッチ２０，３４，３５をオフする。ただし、この例では、説明の簡単化のため、重み付けセル３，５の出力値が“１”であるとする。
【００４０】
この場合において、１０ビットのデジタル信号Ａが最大値であるとすると（フルスケール時）、カレントマトリックスセル１の全ての定電流源Ｉから電流が出力される。このときのカレントマトリックスセル１の出力電流を２×Ｉとする。
出力部８の抵抗１４，１５は並列に接続されているので、出力部８の内部抵抗値はＲ／２となる。
したがって、出力部８から出力される電圧値（アナログ信号Ａの振幅値）は、Ｉ×Ｒになる。
【００４１】
一方、９ビットのデジタル信号Ｃが最大値であるとすると（フルスケール時）、図中左側の分割後のカレントマトリックスセル２の全ての定電流源Ｉから電流が出力される。このとき、図中左側の分割後のカレントマトリックスセル２の出力電流はＩとなる。
出力部９の抵抗１４と抵抗１５は、切り離されているので、出力部９の内部抵抗値はＲとなる。
したがって、出力部９から出力される電圧値（アナログ信号の振幅値）は、Ｉ×Ｒになる。
【００４２】
以上から明らかなように、この実施の形態５によれば、１０ビットのデジタル信号が最大値になるときのアナログ信号の振幅値と、９ビットのデジタル信号が最大値になるときのアナログ信号の振幅値を同じにすることができる効果を奏する。
【００４３】
実施の形態６．
上記実施の形態１では、スイッチ１８，１９等を用いて出力部８，９を構成するものについて示したが、図１１に示すように、トランジスタの差動対４１，４２を用いて出力部８を構成するようにしてもよい。図１１には出力部９を図示していないが、出力部８と同一の構成にする。ただし、説明の簡単化のため、図１１では出力部８の加算器８ａ，８ｂを省略している。
【００４４】
図１１において、１０ビットのデジタル信号Ａ又はデジタル信号ＢをＤ／Ａ変換して、アナログ信号Ａ又はアナログ信号Ｂを出力する場合、制御回路７がその旨を指示する切替制御信号を出力部８に出力する。
これにより、トランジスタの差動対４１，４２のＰｃｈトランジスタ４１ａ，４２ａはオフになるが、Ｐｃｈトランジスタ４１ｂ，４２ｂのゲートにインバータ４３が接続されているためＰｃｈトランジスタ４１ｂ，４２ｂはオンになる。
よって、カレントマトリックスセル１のａ，ｂ端子と電源４７，４８が、抵抗４５とＰｃｈトランジスタ４１ｂ，４９，４２ｂ，５０を介して導通されるため、出力Ｙからアナログ信号Ａ又はアナログ信号Ｂが得られる。
【００４５】
一方、９ビットのデジタル信号Ａと、９ビットのデジタル信号ＢをＤ／Ａ変換して、アナログ信号Ａとアナログ信号Ｂを出力する場合、制御回路７がその旨を指示する切替制御信号を出力部８に出力する。
これにより、トランジスタの差動対４１，４２のＰｃｈトランジスタ４１ａ，４２ａはオンになるが、Ｐｃｈトランジスタ４１ｂ，４２ｂのゲートにインバータ４３が接続されているためＰｃｈトランジスタ４１ｂ，４２ｂはオフになる。
よって、カレントマトリックスセル１のａ端子と電源４７が、抵抗４４とＰｃｈトランジスタ４１ａ，４９を介して導通されるため、出力Ｘからアナログ信号Ａが得られる。
また、カレントマトリックスセル１のｂ端子と電源４８が、抵抗４６とＰｃｈトランジスタ４２ａ，５０を介して導通されるため、出力Ｚからアナログ信号Ｂが得られる。
【００４６】
以上で明らかなように、この実施の形態６によれば、出力部８，９における電流が流れる経路からスイッチ１８，１９等が削除されるため、Ｄ／Ａコンバータに対するスイッチ１８，１９等の抵抗成分の影響を排除することができる効果を奏する。
【００４７】
実施の形態７．
上記実施の形態６では、トランジスタの差動対４１，４２を用いて出力部８を構成するものについて示したが、図１２に示すように、トランジスタの差動対５１とカレントミラー回路５２，５３を用いて出力部８を構成するようにしてもよい。図１２には出力部９を図示していないが、出力部８と同一の構成にする。ただし、図１２において、５４〜５７は電源である。ただし、説明の簡単化のため、図１２では出力部８の加算器８ａ，８ｂを省略している。
【００４８】
図１２において、１０ビットのデジタル信号Ａ又はデジタル信号ＢをＤ／Ａ変換して、アナログ信号Ａ又はアナログ信号Ｂを出力する場合、制御回路７がその旨を指示する切替制御信号を出力部８に出力する。
これにより、トランジスタの差動対５１のＰｃｈトランジスタ５１ａはオフになるが、Ｐｃｈトランジスタ５１ｂのゲートにインバータ４３が接続されているためＰｃｈトランジスタ５１ｂはオンになる。
したがって、カレントマトリックスセル１のａ端子から出力された電流は、カレントミラー回路５２を通じて、抵抗４５に供給される。また、カレントマトリックスセル１のｂ端子から出力された電流は、カレントミラー回路５３を通じて、抵抗４５に供給される。
これにより、出力Ｙからアナログ信号Ａ又はアナログ信号Ｂが得られる。
【００４９】
一方、９ビットのデジタル信号Ａと、９ビットのデジタル信号ＢをＤ／Ａ変換して、アナログ信号Ａとアナログ信号Ｂを出力する場合、制御回路７がその旨を指示する切替制御信号を出力部８に出力する。
これにより、トランジスタの差動対５１のＰｃｈトランジスタ５１ａはオンになるが、Ｐｃｈトランジスタ５１ｂのゲートにインバータ４３が接続されているためＰｃｈトランジスタ５１ｂはオフになる。
したがって、カレントマトリックスセル１のａ端子から出力された電流は、カレントミラー回路５２を通じて、抵抗４４に供給される。これにより、出力Ｘからアナログ信号Ａが得られる。
また、カレントマトリックスセル１のｂ端子から出力された電流は、カレントミラー回路５３を通じて、抵抗４５に供給される。これにより、出力Ｙからアナログ信号Ｂが得られる。
【００５０】
以上で明らかなように、この実施の形態７によれば、出力部８，９における電流が流れる経路からスイッチ１８，１９等が削除されるため、Ｄ／Ａコンバータに対するスイッチ１８，１９等の抵抗成分の影響を排除することができる効果を奏する。
【００５１】
実施の形態８．
上記実施の形態７では、特に言及していないが、制御回路７がカレントマトリックスセル１の分割数に応じてトランジスタの差動対５１とカレントミラー回路６１，６２を制御して、デジタル信号が最大値になる際に、出力部８，９から出力される電圧値の一定化を図るようにしてもよい。
具体的には、図１３に示すように、出力部８をトランジスタの差動対５１とカレントミラー回路６１，６２とスイッチ６３等から構成する。図１３には出力部９を図示していないが、出力部８と同一の構成にする。ただし、説明の簡単化のため、図１３では出力部８の加算器８ａ，８ｂを省略している。
【００５２】
図１３において、１０ビットのデジタル信号Ａ又はデジタル信号ＢをＤ／Ａ変換して、アナログ信号Ａ又はアナログ信号Ｂを出力する場合、制御回路７がＯＦＦ（Ｈｉ）の切替制御信号ＳＥＬを出力部８に出力する。
これにより、カレントミラー回路６１，６２のスイッチ６１ａ，６２ａとスイッチ６３とＰｃｈトランジスタ５１ｂがオンになり、Ｐｃｈトランジスタ５１ａがオフになる。
したがって、カレントマトリックスセル１のａ端子から出力された電流Ｉ３の半分の電流Ｉ１（Ｉ１＝Ｉ３／２）がＰｃｈトランジスタ５１ｂとスイッチ６３を介して抵抗４５に供給される。
また、カレントマトリックスセル１のｂ端子から出力された電流Ｉ４の半分の電流Ｉ２（Ｉ２＝Ｉ４／２）が抵抗４５に供給される。ただし、電流Ｉ３，Ｉ４はデジタル信号Ａ又はＢが最大値になるときの電流とする。
最終的には、抵抗４５には電流Ｉ１と電流Ｉ２（Ｉ１＋Ｉ２＝Ｉ３／２＋Ｉ４／２＝Ｉ３＝Ｉ４）が供給されることにより、出力Ｙからアナログ信号Ａ又はアナログ信号Ｂが得られる。
【００５３】
９ビットのデジタル信号Ａと、９ビットのデジタル信号ＢをＤ／Ａ変換して、アナログ信号Ａとアナログ信号Ｂを出力する場合、制御回路７がＯＮ（Ｌｏｗ）の切替制御信号ＳＥＬを出力部８に出力する。
これにより、カレントミラー回路６１，６２のスイッチ６１ａ，６２ａとスイッチ６３とＰｃｈトランジスタ５１ｂがオフになり、Ｐｃｈトランジスタ５１ａがオンになる。
したがって、カレントマトリックスセル１のａ端子から出力された電流Ｉ３に相当する電流Ｉ１（Ｉ１＝Ｉ３）がＰｃｈトランジスタ５１ａを介して抵抗４４に供給されるため、出力Ｘからアナログ信号Ａが得られる。
また、カレントマトリックスセル１のｂ端子から出力された電流Ｉ４に相当する電流Ｉ２（Ｉ２＝Ｉ４）が抵抗４５に供給されため、出力Ｙからアナログ信号Ｂが得られる。
【００５４】
以上から明らかなように、この実施の形態８によれば、１０ビットのデジタル信号が最大値になるときのアナログ信号の振幅値と、９ビットのデジタル信号が最大値になるときのアナログ信号の振幅値を同じにすることができる効果を奏する。
【００５５】
【発明の効果】
以上のように、この発明によれば、Ｄ／Ａ変換を実施するデジタル信号の個数に応じて電流マトリックスセルを分割し、分割後の電流マトリックスセルに対して各デジタル信号を構成する数ビットをそれぞれ与える一方、複数の重み付けセルのうち、Ｄ／Ａ変換を実施するデジタル信号の個数と同数の重み付けセルにだけ各デジタル信号を構成する残り数ビットをそれぞれ与える制御回路を設けるように構成したので、使用状況に応じて複数のデジタル信号を同時にアナログ信号に変換することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＤ／Ａコンバータを示す構成図である。
【図２】１０ビットのデジタル信号Ａ，ＣをＤ／Ａ変換する際の回路構成図である。
【図３】９ビットのデジタル信号Ａ，Ｂと１０ビットのデジタル信号ＣをＤ／Ａ変換する際の回路構成図である。
【図４】９ビットのデジタル信号Ａ，Ｂ，Ｃ，ＤをＤ／Ａ変換する際の回路構成図である。
【図５】カレントマトリックスセルと重み付けセルの内部を示す構成図である。
【図６】複数種類の出力を得る場合の回路構成を示す回路構成図である。
【図７】この発明の実施の形態２によるＤ／Ａコンバータを示す構成図である。
【図８】この発明の実施の形態３によるＤ／Ａコンバータを示す構成図である。
【図９】この発明の実施の形態４によるＤ／Ａコンバータを示す構成図である。
【図１０】この発明の実施の形態５によるＤ／Ａコンバータを示す構成図である。
【図１１】この発明の実施の形態６によるＤ／Ａコンバータを示す構成図である。
【図１２】この発明の実施の形態７によるＤ／Ａコンバータを示す構成図である。
【図１３】この発明の実施の形態８によるＤ／Ａコンバータを示す構成図である。
【符号の説明】
１，２ カレントマトリックスセル（電流マトリックスセル）、３〜６ 重み付けセル、７ 制御回路、８，９ 出力部、８ａ，８ｂ，９ａ，９ｂ 加算器、１０〜１３ 電源、１４〜１７ 抵抗、１８〜２３ スイッチ、３１〜３６ スイッチ、４１，４２ トランジスタの差動対、４１ａ，４１ｂ，４２ａ，４２ｂＰｃｈトランジスタ、４３ インバータ、４４〜４６ 抵抗、４７，４８ 電源、４９，５０ Ｐｃｈトランジスタ、５１ トランジスタの差動対、５１ａ，５１ｂ Ｐｃｈトランジスタ、５２，５３ カレントミラー回路、５４〜５７ 電源、６１，６２ カレントミラー回路、６１ａ，６２ａ スイッチ、６３ スイッチ。
Claims (7)
- デジタル信号を構成する数ビットが与えられると、そのビット値に応じた電流量を出力する電流マトリックスセルと、デジタル信号を構成する残り数ビットが与えられると、そのビット値に応じた電流量を出力する複数の重み付けセルと、Ｄ／Ａ変換を実施するデジタル信号の個数に応じて上記電流マトリックスセルを分割し、分割後の電流マトリックスセルに対して各デジタル信号を構成する数ビットをそれぞれ与える一方、上記複数の重み付けセルのうち、Ｄ／Ａ変換を実施するデジタル信号の個数と同数の重み付けセルにだけ各デジタル信号を構成する残り数ビットをそれぞれ与える制御回路と、上記分割後の電流マトリックスセルの出力電流と上記同数の重み付けセルの出力電流をそれぞれ加算し、その加算結果をそれぞれ電圧値に変換して出力する出力部とを備えたＤ／Ａコンバータ。
- 複数の重み付けセルは、それぞれ同数の定電流源を搭載していることを特徴とする請求項１記載のＤ／Ａコンバータ。
- 複数の重み付けセルは、相互に異なる個数の定電流源を搭載していることを特徴とする請求項１記載のＤ／Ａコンバータ。
- 制御回路は、電流マトリックスセルの分割数に応じて出力部の内部抵抗値を切り替えて、デジタル信号が最大値になる際に、上記出力部から出力される電圧値の一定化を図ることを特徴とする請求項１記載のＤ／Ａコンバータ。
- トランジスタの差動対を用いて出力部を構成することを特徴とする請求項１記載のＤ／Ａコンバータ。
- トランジスタの差動対とカレントミラー回路を用いて出力部を構成することを特徴とする請求項１記載のＤ／Ａコンバータ。
- 制御回路は、電流マトリックスセルの分割数に応じてトランジスタの差動対とカレントミラー回路を制御して、デジタル信号が最大値になる際に、上記出力部から出力される電圧値の一定化を図ることを特徴とする請求項６記載のＤ／Ａコンバータ。
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