JPS6120434A - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
- Publication number
- JPS6120434A JPS6120434A JP59140510A JP14051084A JPS6120434A JP S6120434 A JPS6120434 A JP S6120434A JP 59140510 A JP59140510 A JP 59140510A JP 14051084 A JP14051084 A JP 14051084A JP S6120434 A JPS6120434 A JP S6120434A
- Authority
- JP
- Japan
- Prior art keywords
- data
- decoder
- circuit
- input
- systems
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 6
- 239000006185 dispersion Substances 0.000 abstract 1
- 229920005994 diacetyl cellulose Polymers 0.000 description 20
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/662—Multiplexed conversion systems
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
- H03M1/0872—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches by disabling changes in the output during the transitions, e.g. by holding or latching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/687—Segmented, i.e. the more significant bit converter being of the unary decoded type and the less significant bit converter being of the binary weighted type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＤＡ変換器（以下ＤＡＣと略す）に係り、特に
高速変換動作に好適なりＡＣに関する。
高速変換動作に好適なりＡＣに関する。
本発明を説明する前に、本発明のＤＡＣの応用システム
である計算機端末としての高精細デスプレーについて説
明することにより、従来ＤＡＣの問題を述べる。
である計算機端末としての高精細デスプレーについて説
明することにより、従来ＤＡＣの問題を述べる。
走査線数が１０００〜２０００本のラスタースキャン形
高精細デスプレーシステムでは、データ更新周波数とし
て１００〜５００ＭＨｚが必要である。
高精細デスプレーシステムでは、データ更新周波数とし
て１００〜５００ＭＨｚが必要である。
このようなシステムにおける第１の問題点は、ＤＡＣの
各入力ビツトデータをタイミングをそろえて５００ Ｍ
Ｈｚといったスピードで発生することが困難な点であ
る。第２の問題点はＤＡＣの各人力ビットに転送される
データの転送時間ばらつきである。例えばデータ更新周
波数が５００ＭＨｚの系ではこの周期が２ｎｓであるた
め転送時間ばらつきはその数分の１以下であることが望
ましいが、データ線長その他の特性ばらつきにより、こ
れを実現することはかなりむつかしい。
各入力ビツトデータをタイミングをそろえて５００ Ｍ
Ｈｚといったスピードで発生することが困難な点であ
る。第２の問題点はＤＡＣの各人力ビットに転送される
データの転送時間ばらつきである。例えばデータ更新周
波数が５００ＭＨｚの系ではこの周期が２ｎｓであるた
め転送時間ばらつきはその数分の１以下であることが望
ましいが、データ線長その他の特性ばらつきにより、こ
れを実現することはかなりむつかしい。
第３の問題点はＤＡＣのグリッチ（データ変更時に発生
するヒゲ状ノイズ）、および応答性である。グリッチは
デスプレー画面上でのノイズとなって現われるため、あ
る程度小さな値に抑える必要がある。グリッチを有効に
抑えるＤＡ変換方法として、セグメント形ＤＡＣが知ら
れている。
するヒゲ状ノイズ）、および応答性である。グリッチは
デスプレー画面上でのノイズとなって現われるため、あ
る程度小さな値に抑える必要がある。グリッチを有効に
抑えるＤＡ変換方法として、セグメント形ＤＡＣが知ら
れている。
（ＩＳＳＣＣ’７９．ＴＨＰＭ１４．２）。上位３ビツ
トに本方式を適用した８ビツトＤＡＣの原理図を、第１
図に示す。グリッチを発生し易い上位ｎビット（同図で
はｎ＝３）に対し、デコーダ回路により１０進数に変換
し、後段に設置した（２” −１）ケの等しい定電流源
のうち、上記の１０進数の数だけ、定電流出力用のスイ
ッチを制御して出力電流を取出す方法である。本方法に
よれば、通常。
トに本方式を適用した８ビツトＤＡＣの原理図を、第１
図に示す。グリッチを発生し易い上位ｎビット（同図で
はｎ＝３）に対し、デコーダ回路により１０進数に変換
し、後段に設置した（２” −１）ケの等しい定電流源
のうち、上記の１０進数の数だけ、定電流出力用のスイ
ッチを制御して出力電流を取出す方法である。本方法に
よれば、通常。
最も大きなグリッチを発生する最上位ビット切換え時、
すなわちｎ＝４の場合には０１１と１００の切換え時で
も、出力として取出される定電流源数は３と４であり、
ｌの変化しかないため、グリッチもそれ以下となり、通
常の方法で発生する量の１ ／ ２ ”以下である。こ
のとき、デコーダ出力信号の発生タイミングは一致して
いることが望ましいため、デコーダ出力部にフリップフ
ロップ（Ｆ１１〜Ｆ１７）を設置するのが有効である。
すなわちｎ＝４の場合には０１１と１００の切換え時で
も、出力として取出される定電流源数は３と４であり、
ｌの変化しかないため、グリッチもそれ以下となり、通
常の方法で発生する量の１ ／ ２ ”以下である。こ
のとき、デコーダ出力信号の発生タイミングは一致して
いることが望ましいため、デコーダ出力部にフリップフ
ロップ（Ｆ１１〜Ｆ１７）を設置するのが有効である。
次にＤＡＣの応答性も問題である。とくにデコーダやラ
ッチを５００ Ｍ Ｈｚで動作させることは既存のＩＣ
技術では実現困難である。また出来たとしても、高速性
を実現するため回路系のインピーダンスを下げる必要性
から、大電流を必要とし、消費電力が大きくなり、ＩＣ
としては非現実的となる。
ッチを５００ Ｍ Ｈｚで動作させることは既存のＩＣ
技術では実現困難である。また出来たとしても、高速性
を実現するため回路系のインピーダンスを下げる必要性
から、大電流を必要とし、消費電力が大きくなり、ＩＣ
としては非現実的となる。
本発明の目的は、前記問題点を解消し、既存のＩＣ技術
で実現できる高速ＤＡ変換器を提供することにある。
で実現できる高速ＤＡ変換器を提供することにある。
本発明は入力ディジタル信号によりスイッチ回路群を制
御し、このスイッチ回路群の開閉に対応したアナログ信
号を得るようにされたＤＡ変換器において、前記スイッ
チ回路群を制御するディジタル入力回路を複数系統設け
、複数のディジタル入力を交互に切り換えて順次ＤＡ変
換するようにしたものである。
御し、このスイッチ回路群の開閉に対応したアナログ信
号を得るようにされたＤＡ変換器において、前記スイッ
チ回路群を制御するディジタル入力回路を複数系統設け
、複数のディジタル入力を交互に切り換えて順次ＤＡ変
換するようにしたものである。
本発明の原理的な構成は第２図に示すようなものである
。入力データとして２系、ｉｆ！（データ１とデータ２
）用意し、それぞれ上位入力ビツト群（ＮＸおよびＮ、
）と下位入力ビツト群（ＭユおよびＭＳ）に分け、上位
ビット群はデコーダー入力回路１１および１２を介して
デコーダー２１および２２に入力する。一方下位ビット
群は入力回路５１および５２に入力する。２系統のデコ
ーダー出力および２系統の入力回路出力はそれぞれディ
ジタル・スイッチ８および９で交互に切換えることによ
り、データ１とデータ２に対応するアナログ出力を交互
に発生する。ここで２系統のデータ発生タイミングおよ
びディジタル・スイッチの切換えタイミングを第３図の
ようにすると、以下の利点を持つ。第１の利点は、アナ
ログ出力のデータ変換周波数ｆに対して、データ１およ
びデータ２のデータ更新周波数はｆ／２．で良いため転
送時間ばらつきの許容値を従来の２倍以上にできる。
。入力データとして２系、ｉｆ！（データ１とデータ２
）用意し、それぞれ上位入力ビツト群（ＮＸおよびＮ、
）と下位入力ビツト群（ＭユおよびＭＳ）に分け、上位
ビット群はデコーダー入力回路１１および１２を介して
デコーダー２１および２２に入力する。一方下位ビット
群は入力回路５１および５２に入力する。２系統のデコ
ーダー出力および２系統の入力回路出力はそれぞれディ
ジタル・スイッチ８および９で交互に切換えることによ
り、データ１とデータ２に対応するアナログ出力を交互
に発生する。ここで２系統のデータ発生タイミングおよ
びディジタル・スイッチの切換えタイミングを第３図の
ようにすると、以下の利点を持つ。第１の利点は、アナ
ログ出力のデータ変換周波数ｆに対して、データ１およ
びデータ２のデータ更新周波数はｆ／２．で良いため転
送時間ばらつきの許容値を従来の２倍以上にできる。
第２の利点はディジタル・スイッチの切換えはデータ更
新の過渡時を避け、データが十分落着いた時点に、全信
号同時にできるため、信号遅延ばらつきによるグリッチ
を除くことができると同時にフリップフロップ群も不用
にできる。第３の利点は、データ発生部、デコーダ入力
回路、デコーダおよび下位ビット用入力回路に入力され
る信号周波数はｆ／２．、すなわち、従来方式の半分で
良いため、これら回路を既存のＩＣ技術で十分実現でき
るほか、使用インピーダンスも比較的高くても良いため
消費電力も小さくできる点である。
新の過渡時を避け、データが十分落着いた時点に、全信
号同時にできるため、信号遅延ばらつきによるグリッチ
を除くことができると同時にフリップフロップ群も不用
にできる。第３の利点は、データ発生部、デコーダ入力
回路、デコーダおよび下位ビット用入力回路に入力され
る信号周波数はｆ／２．、すなわち、従来方式の半分で
良いため、これら回路を既存のＩＣ技術で十分実現でき
るほか、使用インピーダンスも比較的高くても良いため
消費電力も小さくできる点である。
以上のように、回路規模的には若干増大するが、比較的
低速の回路を使ってグリッチのない高速ＤＡＣを実現で
きるに こで第２図において、デコーダ、スイッチ、定電流源群
は別々のブロックとして図示したが、実際には、後述の
実施例のようにデコーダとスイッチが一体化されたもの
やデコーダ、スイッチ、定電流源の全てが一体化された
ものがある。さらに切換えスイッチをデコーダ入力回路
とデコーダの間に入れ、デコーダを１系統にしぼり、回
路規模の縮少を図ることも可能である。この場合、デコ
ーダは従来方式と同様のスピードで動作する必要がある
。
低速の回路を使ってグリッチのない高速ＤＡＣを実現で
きるに こで第２図において、デコーダ、スイッチ、定電流源群
は別々のブロックとして図示したが、実際には、後述の
実施例のようにデコーダとスイッチが一体化されたもの
やデコーダ、スイッチ、定電流源の全てが一体化された
ものがある。さらに切換えスイッチをデコーダ入力回路
とデコーダの間に入れ、デコーダを１系統にしぼり、回
路規模の縮少を図ることも可能である。この場合、デコ
ーダは従来方式と同様のスピードで動作する必要がある
。
また下位ビットに関しては、入力回路とスイッチを一体
化した構造、あるいは入力回路、スイッチおよび定電流
源の全てを一体化した構造がある。
化した構造、あるいは入力回路、スイッチおよび定電流
源の全てを一体化した構造がある。
さらに第２図では上位ビットにセグメント形、下位ビッ
トに２進化荷重形ＤＡＣを使用してか、全ビットをセグ
メント形あるいは２進化荷重形にすることも可能である
。
トに２進化荷重形ＤＡＣを使用してか、全ビットをセグ
メント形あるいは２進化荷重形にすることも可能である
。
またデータを３系統以上にすることにより、データ発生
および転送系、ＤＡＣ入力部のデータ遅延に対する許容
値をさらに緩和できることは明白である。
および転送系、ＤＡＣ入力部のデータ遅延に対する許容
値をさらに緩和できることは明白である。
以下、本発明の一実施例を第４図により説明する。同図
は上位２ビツトのセグメントＤＡＣを示したもので、デ
ータ１としてＤｌｌ、 Ｄ１７、データ２としてＤ 、
１． Ｄ、、を入力するものである。デコーダー入力回
路（１１１〜１２２）の各出力電圧レベルは以下の関係
を持つように内部抵抗を設定している。Ａ、°λ−２〜
Ｄ、Ｄ−の論理ＩＩ Ｉ Ｉ７の電圧レベルをそれぞれ
Ｖ Ａ＋＋ ＋ Ｖ７１１ ＋ 〜Ｖｌ）Ｍ ＋ Ｖ’
；）Ｉ トＬ／、論理″Ｏ”の電圧レベルをそれぞれＶ
ＡＬＩ ＶＸＬｒ〜ｖＤＬ、ｖＬＬとすると、 ｖ、、＝ｖｉ、＝ｖ、、＝ｖｉ、＞ｖＱ、＝ｖｉ、＝ｖ
、、＝ｖ＝＞ｖ。
は上位２ビツトのセグメントＤＡＣを示したもので、デ
ータ１としてＤｌｌ、 Ｄ１７、データ２としてＤ 、
１． Ｄ、、を入力するものである。デコーダー入力回
路（１１１〜１２２）の各出力電圧レベルは以下の関係
を持つように内部抵抗を設定している。Ａ、°λ−２〜
Ｄ、Ｄ−の論理ＩＩ Ｉ Ｉ７の電圧レベルをそれぞれ
Ｖ Ａ＋＋ ＋ Ｖ７１１ ＋ 〜Ｖｌ）Ｍ ＋ Ｖ’
；）Ｉ トＬ／、論理″Ｏ”の電圧レベルをそれぞれＶ
ＡＬＩ ＶＸＬｒ〜ｖＤＬ、ｖＬＬとすると、 ｖ、、＝ｖｉ、＝ｖ、、＝ｖｉ、＞ｖＱ、＝ｖｉ、＝ｖ
、、＝ｖ＝＞ｖ。
＞ＶＡＬ＝ＶＴＬ＝−・−・・−ＶＤＬ＝Ｖ；Ｌ・＝＝
−（１）本デコーダ入力回路の出力は後段のデコーダー
（２８１〜２８３）に入力される。データ１とデータ２
の両経路に対するデコーダを、Ａ、Ｂ、Ｃ。
−（１）本デコーダ入力回路の出力は後段のデコーダー
（２８１〜２８３）に入力される。データ１とデータ２
の両経路に対するデコーダを、Ａ、Ｂ、Ｃ。
Ｄ又はその逆極性とｖｌを入力とする６ケのトランジス
タで構成しており、切換え信号φおよびＴを入力とする
電流スイッチ回路で両経路の切換えを行なっている。デ
コーダ出力は負荷抵抗部に現われ、次段の定電流スイッ
チ回路に入力される。
タで構成しており、切換え信号φおよびＴを入力とする
電流スイッチ回路で両経路の切換えを行なっている。デ
コーダ出力は負荷抵抗部に現われ、次段の定電流スイッ
チ回路に入力される。
今、データ１としてり、、＝”Ｏ” Ｄ 、２＝＝ １
１１ ｇ′データ２としてＤｚ１＝＝ １１１ ＩＩ
、 Ｉ）、ｚ＝１１１１＋を入力したとする。まずφ＝
“１″の場合、即ちデータ１の経路を選択している場合
を考える。この場合、Ａ＝Ｖ、、、 −Ａ−＝ＶＴＬ、
Ｃ＝ＶｃＬ、 ｃ＝ｖ：、テあるので各デコーダ出力
Ｐ１〜Ｐ、は（１）式の関係からそれぞれ“０”、０”
、“１″となり、アナログ出力としては■。が流れる。
１１ ｇ′データ２としてＤｚ１＝＝ １１１ ＩＩ
、 Ｉ）、ｚ＝１１１１＋を入力したとする。まずφ＝
“１″の場合、即ちデータ１の経路を選択している場合
を考える。この場合、Ａ＝Ｖ、、、 −Ａ−＝ＶＴＬ、
Ｃ＝ＶｃＬ、 ｃ＝ｖ：、テあるので各デコーダ出力
Ｐ１〜Ｐ、は（１）式の関係からそれぞれ“０”、０”
、“１″となり、アナログ出力としては■。が流れる。
次にφ＝ＩＩ Ｏ７１として、データ２を選択すると、
Ｂ＝ＶＩＬＬ。
Ｂ＝ＶＩＬＬ。
Ｂ＝Ｖ−＝Ｉ、 Ｄ＝Ｖ、Ｌ、 Ｄ＝Ｖｉ、であるので
、Ｐ１〜Ｐ、はそれぞれ１”、１”、１”となり、アナ
ログ出力として３Ｉ、 が得られる。
、Ｐ１〜Ｐ、はそれぞれ１”、１”、１”となり、アナ
ログ出力として３Ｉ、 が得られる。
次に下位ビット部分の実施例を第５図に示す。
同図は下位３ビット分について示したものである。
３ビツト分の入力回路５３１〜５３３はそれぞれ内部に
電流切換え回路を有し、データ１とデータ２に対する出
力を交互に出力し、定電流源のスイッチ４４〜４６を制
御する。定電流源の値は、上位のセグメントＤＡＣの定
電流値を工。とすると、上位から順次Ｉ、／２．Ｉ、／
２”、１．／２３のように２進化荷重電流値を持つ。出
力電流はそれぞれ接続され、アナログ出力として、上位
セグメントＤＡＣのアナログ出力に接続される。
電流切換え回路を有し、データ１とデータ２に対する出
力を交互に出力し、定電流源のスイッチ４４〜４６を制
御する。定電流源の値は、上位のセグメントＤＡＣの定
電流値を工。とすると、上位から順次Ｉ、／２．Ｉ、／
２”、１．／２３のように２進化荷重電流値を持つ。出
力電流はそれぞれ接続され、アナログ出力として、上位
セグメントＤＡＣのアナログ出力に接続される。
第４図はデコーダーとデータ切換えスイッチが一体とな
った構造であるが、定電流スイッチ部をも一体化した実
施例を第６図に示す。ここでデコーダー入力回路は第４
図と同じであるので省略した。
った構造であるが、定電流スイッチ部をも一体化した実
施例を第６図に示す。ここでデコーダー入力回路は第４
図と同じであるので省略した。
本実施例は、デコーダ部分の定電流源をセグメントＤＡ
Ｃの定電流として利用するもので、回路の簡単化および
低電力化が図れる利点を待つ。
Ｃの定電流として利用するもので、回路の簡単化および
低電力化が図れる利点を待つ。
本発明によれば、ＤＡＣのアナログ電流発生部の定電流
スイッチ回路を除く入力回路系の動作速度をＤＡＣ変換
周波数の１７２以下にできるので、■ディジタル・デー
タ発生系およびデータ転送系の信号遅延ばらつきの許容
値を２倍以上に緩和できるほか、■入力回路系の回路イ
ンピーダンスを上げることによる、低消費電力化、■既
存ＩＣ技術での実現の容易化を図りうる効果を持つ。さ
らに内部スイッチによるデータ切換えであるため、定電
流スイッチ回路へのデータ印加タイミングがそろうので
、■信号遅延ばらつきによるグリッチを発生しない、■
ラッチ回路を必要としない、等の利点を持ち、性能向上
および経済性の点で著しく効果がある。
スイッチ回路を除く入力回路系の動作速度をＤＡＣ変換
周波数の１７２以下にできるので、■ディジタル・デー
タ発生系およびデータ転送系の信号遅延ばらつきの許容
値を２倍以上に緩和できるほか、■入力回路系の回路イ
ンピーダンスを上げることによる、低消費電力化、■既
存ＩＣ技術での実現の容易化を図りうる効果を持つ。さ
らに内部スイッチによるデータ切換えであるため、定電
流スイッチ回路へのデータ印加タイミングがそろうので
、■信号遅延ばらつきによるグリッチを発生しない、■
ラッチ回路を必要としない、等の利点を持ち、性能向上
および経済性の点で著しく効果がある。
第１図は従来のセグメント形ＤＡ変換回路、第２図は本
発明のＤＡＣ原理図、第３図は第２図に示したＤＡＣの
入力信号のタイミング図、第４図〜第６図は本発明の具
体的な実施例である。 ４．７・・・定電流源群、８，９・・・スイッチ、１１
゜１２・・・デコーダ入力回路、２１．２２・・・デコ
ーダ、冗 ） １ 第 ２ 口 第 ３ 図 一一一用組・子 第 ５ 口 第 ６ 図
発明のＤＡＣ原理図、第３図は第２図に示したＤＡＣの
入力信号のタイミング図、第４図〜第６図は本発明の具
体的な実施例である。 ４．７・・・定電流源群、８，９・・・スイッチ、１１
゜１２・・・デコーダ入力回路、２１．２２・・・デコ
ーダ、冗 ） １ 第 ２ 口 第 ３ 図 一一一用組・子 第 ５ 口 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、第１のディジタル・データ入力回路、該ディジタル
・データ入力回路の出力信号により制御されるスイッチ
回路群、及び該スイッチ回路群の開閉に対応してアナロ
グ出力を発生する手段を有するＤＡ変換器において、 第２のディジタル・データ入力回路と、前記第１、第２
ディジタル・データ入力回路の出力により、前記スイッ
チ回路群が交互に制御されるようにする切換え手段とを
設けたことを特徴とするＤＡ変換器。 ２、前記第１、第２のディジタル・データ入力回路の少
なくとも１部はデコーダー入力回路とデコーダーから成
ることを特徴とするＤＡ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140510A JPS6120434A (ja) | 1984-07-09 | 1984-07-09 | Ｄａ変換器 |
| US06/752,588 US4752767A (en) | 1984-07-09 | 1985-07-08 | DA converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140510A JPS6120434A (ja) | 1984-07-09 | 1984-07-09 | Ｄａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120434A true JPS6120434A (ja) | 1986-01-29 |
Family
ID=15270324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59140510A Pending JPS6120434A (ja) | 1984-07-09 | 1984-07-09 | Ｄａ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4752767A (ja) |
| JP (1) | JPS6120434A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3928886A1 (de) * | 1989-08-31 | 1991-03-14 | Blaupunkt Werke Gmbh | Schaltungsanordnung zur digital/analog-wandlung |
| JP2708380B2 (ja) * | 1994-09-05 | 1998-02-04 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ガンマ補正を行うディジタル・アナログ変換装置及び液晶表示装置 |
| US6650266B1 (en) * | 2002-09-03 | 2003-11-18 | Lsi Logic Corporation | Digital to analog converter using control signals and method of operation |
| JP2004208060A (ja) * | 2002-12-25 | 2004-07-22 | Renesas Technology Corp | Ｄ／ａコンバータ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168326A (ja) * | 1982-03-29 | 1983-10-04 | Sanyo Electric Co Ltd | Ｄａ変換器 |
| JPS5930324A (ja) * | 1982-08-13 | 1984-02-17 | Hitachi Ltd | 画像信号処理回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3588880A (en) * | 1968-10-24 | 1971-06-28 | Singer General Precision | Multiplexed digital to ac analog converter |
| US3646549A (en) * | 1968-11-25 | 1972-02-29 | Raytheon Co | Generator with differential digital-to-analog converter |
| US4016555A (en) * | 1975-04-07 | 1977-04-05 | Tyrrel Sylvan F | Signal converter |
| US3979561A (en) * | 1975-05-06 | 1976-09-07 | The United States Of America As Represented By The Secretary Of The Navy | Level-code encoded multiplexer |
-
1984
- 1984-07-09 JP JP59140510A patent/JPS6120434A/ja active Pending
-
1985
- 1985-07-08 US US06/752,588 patent/US4752767A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168326A (ja) * | 1982-03-29 | 1983-10-04 | Sanyo Electric Co Ltd | Ｄａ変換器 |
| JPS5930324A (ja) * | 1982-08-13 | 1984-02-17 | Hitachi Ltd | 画像信号処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4752767A (en) | 1988-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6507295B2 (en) | Method to reduce glitch energy in digital-to-analog converter | |
| JPS6360568B2 (ja) | ||
| US6842132B2 (en) | Constant switching for signal processing | |
| US4665381A (en) | Digital-to-analog converter | |
| US4876704A (en) | Logic integrated circuit for scan path system | |
| JPS6120434A (ja) | Ｄａ変換器 | |
| US20040145505A1 (en) | Current dac code independent switching | |
| EP0221290A2 (en) | Dual latch architecture for reducing clock feedthrough in digital-to-analog converters | |
| JPS634969B2 (ja) | ||
| JPH0681050B2 (ja) | 並列形ａｄ変換器 | |
| JPH04129332A (ja) | 逐次比較型ａ／ｄ変換装置 | |
| JPH0433169B2 (ja) | ||
| JPS58154925A (ja) | Ｄ／ａ変換器 | |
| GB2120029A (en) | Dynamic two-phase circuit arrangement | |
| JPH0964745A (ja) | 任意波形発生器 | |
| JP2598580Y2 (ja) | Ｉｃ試験装置 | |
| JPH02125530A (ja) | Ａｄ変換回路 | |
| JPH11234135A (ja) | デジタル／アナログ変換器 | |
| JPH04142116A (ja) | 可変分周器 | |
| JPS61255120A (ja) | 位相調整回路 | |
| JPH05259916A (ja) | 電流加算型ｄ／ａ変換器 | |
| JPH0831795B2 (ja) | デジタルアナログ変換器 | |
| SU1580555A1 (ru) | След щий аналого-цифровой преобразователь | |
| JPS6143815A (ja) | 初期設定方式 | |
| JPH0533978Y2 (ja) |