JPS5930324A - 画像信号処理回路 - Google Patents
画像信号処理回路Info
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- JPS5930324A JPS5930324A JP57139882A JP13988282A JPS5930324A JP S5930324 A JPS5930324 A JP S5930324A JP 57139882 A JP57139882 A JP 57139882A JP 13988282 A JP13988282 A JP 13988282A JP S5930324 A JPS5930324 A JP S5930324A
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- Japan
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- conversion
- circuit
- signal
- period
- converting
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ａ、／ Ｉ）又はＤ／Ａ変換回路を含む信号
変換回路に係り、特にビデオ信号等の画像情報をＡ／Ｄ
変換して、デジタルメモリ等に一時記憶し画像処理した
後、再びＩ） ／ Ａ変換して画像再生するシステムに
好適なイに号変換回路に関する。
変換回路に係り、特にビデオ信号等の画像情報をＡ／Ｄ
変換して、デジタルメモリ等に一時記憶し画像処理した
後、再びＩ） ／ Ａ変換して画像再生するシステムに
好適なイに号変換回路に関する。
−・般に、テレビ等の静止画像情報をデジタル信号化し
てメモリ等にｍｌ憶させ、修正あるいは一部変史等の画
像処理をした後、モニタテレビ等に再生する場合におい
ては、第１図に示された構成の信号変換回路が適用され
ている。
てメモリ等にｍｌ憶させ、修正あるいは一部変史等の画
像処理をした後、モニタテレビ等に再生する場合におい
ては、第１図に示された構成の信号変換回路が適用され
ている。
第１図に示された信号変換回路は、入力端ＩＯから入力
される画像情報のビデオ信号（アナログ信号）Ｖ＋を、
Ａ／Ｄ変換回路２０によってデジタル復号に変換し、メ
モリ３０等に記憶させ、次にメモリ３０内の画晴情報を
計算機６０等によって画像処理した後、Ｄ／Ａ変換回路
４０によって再びビデオ４５号Ｖ。に変換して出力する
ように構成されている。このようなものの場合のＡ／Ｄ
変侯回路１０あるいはＤ／Ａ変換回［４０は、ビデオ信
号Ｖ＋、’Ｖ、の情報量等の態様に応じた変換速度の素
子を用いて形成しなければならない。
される画像情報のビデオ信号（アナログ信号）Ｖ＋を、
Ａ／Ｄ変換回路２０によってデジタル復号に変換し、メ
モリ３０等に記憶させ、次にメモリ３０内の画晴情報を
計算機６０等によって画像処理した後、Ｄ／Ａ変換回路
４０によって再びビデオ４５号Ｖ。に変換して出力する
ように構成されている。このようなものの場合のＡ／Ｄ
変侯回路１０あるいはＤ／Ａ変換回［４０は、ビデオ信
号Ｖ＋、’Ｖ、の情報量等の態様に応じた変換速度の素
子を用いて形成しなければならない。
通常、テレビ画像の１曾には、１画面の周期が３３．３
ｍｓ （３０Ｈｚ ）、ライン周期が６３．５μｓ （
１５，７５ｋ Ｈｚ ）である。そこで１ライン当シの
画素分割を７８０とすると、１聞素周期は８１．４ｎ
ｓ （１２，３ＭＦｌｚ ）になる。従って、Ａ／Ｄ。
ｍｓ （３０Ｈｚ ）、ライン周期が６３．５μｓ （
１５，７５ｋ Ｈｚ ）である。そこで１ライン当シの
画素分割を７８０とすると、１聞素周期は８１．４ｎ
ｓ （１２，３ＭＦｌｚ ）になる。従って、Ａ／Ｄ。
Ｄ／Ａ変換回路は１２．３ＭＦＩｚ以上で動作さすなけ
ればならないということになる。
ればならないということになる。
従来、上記のような十数Ｍ Ｈｚの高速な変換周波数特
性をもつＡ／Ｄ−？Ｉ）／Ａ変侯素子は、素子自体が極
めて高価なものになるという欠点があった。しかも、画
質の分解能を高めるため濃度階調（色調）を増やして、
ビット構成数を例えば６〜７ビツトにすると、さらに高
価になってし１うことから、分解能を十分高めることが
できなりなどという欠点があった。
性をもつＡ／Ｄ−？Ｉ）／Ａ変侯素子は、素子自体が極
めて高価なものになるという欠点があった。しかも、画
質の分解能を高めるため濃度階調（色調）を増やして、
ビット構成数を例えば６〜７ビツトにすると、さらに高
価になってし１うことから、分解能を十分高めることが
できなりなどという欠点があった。
本発明の目的は、適用されるＡ／Ｄ又はＤ／Ａ変換素子
の変換周波数以上の速度で、信号変換することができ、
高分解能特性を低価格で実現させることかできるＡ／Ｄ
又はＤ／Ａ変換回路を具えた信号変換回路を提供するこ
とにある。
の変換周波数以上の速度で、信号変換することができ、
高分解能特性を低価格で実現させることかできるＡ／Ｄ
又はＤ／Ａ変換回路を具えた信号変換回路を提供するこ
とにある。
本発明は、Ａ／Ｄ変換又はＤ／Ａ変換に係る変換素子を
複数個（Ｎ個）並列に接続し、それらの各変換素子を所
望とする変換周波数のＮ倍の周期で、且つその変換周波
数ごとに順次切換えて循環動作させることにより、さら
に、Ｄ／Ａ変換の信号変換回路にあっては、その出力段
にアナログ信号を加算平均する加算回路を設けることに
より、前記変換索子の変換周波数以上の速度で信号変換
させようとするものである。
複数個（Ｎ個）並列に接続し、それらの各変換素子を所
望とする変換周波数のＮ倍の周期で、且つその変換周波
数ごとに順次切換えて循環動作させることにより、さら
に、Ｄ／Ａ変換の信号変換回路にあっては、その出力段
にアナログ信号を加算平均する加算回路を設けることに
より、前記変換索子の変換周波数以上の速度で信号変換
させようとするものである。
以下、本発明を図示実施例に基づいて説明する。
第２図に、本発明の適用された一実施例の、Ｄ／Ａ変換
回路のブロック構成図が示されている。
回路のブロック構成図が示されている。
第２図に示された如く、Ｄ／Ａ変換回路４０は大きくわ
けて、Ｎ個（Ｎ＝１．２・・・・・・Ｎ）のＤ／Ａ変換
素子Ｄ ｋｌｐ Ｄ Ａｓ ｔ・・・・・・ＤＡＭ（以
下単にＤＡＩ〜Ｄ Ａ Ｎと略す。）と、遅延回路４１
と、Ｄ／Ａ変換クロック発生回路４２と、加算回路４５
とから形成されている。なお、図を簡単にするためＤ／
Ａ変換素子は２個の場合が示されている。また、説明の
都合から、図中にメモリ回路３０が示されている。メモ
リ回路３０はメモリＭｏとアドレス発生回路３１とから
形成されておシ、アドレス発生回路３１は、入力される
クロック信号ＣＰにより駆動され、メモリＭＯのアドレ
スを遇択するようになっている。メモリＭＯの出力端は
、前Ｍ６ Ｄ Ａ １〜ＩＪＡＮの入力端にそれぞれ接
続されている。前記Ｄ／Ａ変換クロック発生回路４２の
カフ／り４３には、前ｄｄクロック信号ＣＰを遅延回路
４１によってＴｌ遅延させたクロック信号ＣＰｌが入力
されている。カウンタ４３に接続されたデコーダ４４か
らは、前記ＤＡＩ〜ＤＡＮの変換動作を指令する変換ク
ロック盾号ＣＤ里〜ＣＤＮが、（以下単に信号ＣＤ、〜
ＣＩ）ｒと略す。）が、それぞれ対応するＤ／に変換素
子に出力されるようになっている。ＤＡ、〜Ｄ Ａ Ｎ
の各出力端は、加算回路４５に設けられた入力抵抗Ｒ１
〜ｆＬｗを介して、演算増幅器４６の一入力端に接続さ
れている。この演算増幅器４６の十入力端は接地葛れ、
出力端は帰還抵抗ＲＦを介して一入力端に接続されてい
る。
けて、Ｎ個（Ｎ＝１．２・・・・・・Ｎ）のＤ／Ａ変換
素子Ｄ ｋｌｐ Ｄ Ａｓ ｔ・・・・・・ＤＡＭ（以
下単にＤＡＩ〜Ｄ Ａ Ｎと略す。）と、遅延回路４１
と、Ｄ／Ａ変換クロック発生回路４２と、加算回路４５
とから形成されている。なお、図を簡単にするためＤ／
Ａ変換素子は２個の場合が示されている。また、説明の
都合から、図中にメモリ回路３０が示されている。メモ
リ回路３０はメモリＭｏとアドレス発生回路３１とから
形成されておシ、アドレス発生回路３１は、入力される
クロック信号ＣＰにより駆動され、メモリＭＯのアドレ
スを遇択するようになっている。メモリＭＯの出力端は
、前Ｍ６ Ｄ Ａ １〜ＩＪＡＮの入力端にそれぞれ接
続されている。前記Ｄ／Ａ変換クロック発生回路４２の
カフ／り４３には、前ｄｄクロック信号ＣＰを遅延回路
４１によってＴｌ遅延させたクロック信号ＣＰｌが入力
されている。カウンタ４３に接続されたデコーダ４４か
らは、前記ＤＡＩ〜ＤＡＮの変換動作を指令する変換ク
ロック盾号ＣＤ里〜ＣＤＮが、（以下単に信号ＣＤ、〜
ＣＩ）ｒと略す。）が、それぞれ対応するＤ／に変換素
子に出力されるようになっている。ＤＡ、〜Ｄ Ａ Ｎ
の各出力端は、加算回路４５に設けられた入力抵抗Ｒ１
〜ｆＬｗを介して、演算増幅器４６の一入力端に接続さ
れている。この演算増幅器４６の十入力端は接地葛れ、
出力端は帰還抵抗ＲＦを介して一入力端に接続されてい
る。
このように構成される爽剣例の動作について、第３図（
ａ）〜（１）に示されたタイムチャートを用いて説明す
る。なお、簡単のため１）／Ａ変換素子を２個設けたも
のについて説明する。
ａ）〜（１）に示されたタイムチャートを用いて説明す
る。なお、簡単のため１）／Ａ変換素子を２個設けたも
のについて説明する。
所望の変洟周波数に対応した周期ＴａＨのクロック・ｒ
ａｔ号ＣＰ（第３図（ａ）図示）が、アドレス発生回路
に人力されると、その周期ごとに、メモリＭＯ内に記憶
されている１曲像吟のデータｌ、２．・・・・・・が、
第３図（ｄ）に示された如く連続的に読み出され、ビッ
トＩＫ号Ｄ１〜Ｄ４としてＤ Ａ ｓ とＤ Ａ ｚ
とにそれぞれ入力される。このデータ読み出しに要す
る時間遅れを考慮して、変換クロック発生回路４２を駆
動させるクロック１ご号ＣＰ１は、第３図（ｂ）に示さ
れた如く、前記クロック信号ＣＰよシＴまたけ遅延させ
たものとしている。この信号ＣＰ、に基づいて、変換ク
ロック発生回路４２から＠ａ図（ｅ）、 （ｆ）に示さ
れた如く、ＤＡｌとＤＡ。
ａｔ号ＣＰ（第３図（ａ）図示）が、アドレス発生回路
に人力されると、その周期ごとに、メモリＭＯ内に記憶
されている１曲像吟のデータｌ、２．・・・・・・が、
第３図（ｄ）に示された如く連続的に読み出され、ビッ
トＩＫ号Ｄ１〜Ｄ４としてＤ Ａ ｓ とＤ Ａ ｚ
とにそれぞれ入力される。このデータ読み出しに要す
る時間遅れを考慮して、変換クロック発生回路４２を駆
動させるクロック１ご号ＣＰ１は、第３図（ｂ）に示さ
れた如く、前記クロック信号ＣＰよシＴまたけ遅延させ
たものとしている。この信号ＣＰ、に基づいて、変換ク
ロック発生回路４２から＠ａ図（ｅ）、 （ｆ）に示さ
れた如く、ＤＡｌとＤＡ。
の変爽動作を交互に実行さぎる信号ＣＤＩ。
ＣＤ２が出力される。これによって、Ｒ３図（ｇ）。
（ｈ）に示された如く、ＤＡｌから信号ＣＤ １が入力
された時の、即ち奇数番目のデータ１，３，５゜・・・
・・・が、ＤＡ２からは信号ＣＤ２が入力されたときの
即ち偶数番目のデータ２，４．・・・・・・が、それぞ
れアナログ伯゛号ｅｌ ｌ ｅＮに変換されて加算回路
４５に出力される。加算回路４５では入力されるアナロ
グ１ｄ号ｅ１ ＊ ｅＮから、それらの加算平均値を演
算して、次式（１）で表わされるアナログ信号ｅＱが出
力される。
された時の、即ち奇数番目のデータ１，３，５゜・・・
・・・が、ＤＡ２からは信号ＣＤ２が入力されたときの
即ち偶数番目のデータ２，４．・・・・・・が、それぞ
れアナログ伯゛号ｅｌ ｌ ｅＮに変換されて加算回路
４５に出力される。加算回路４５では入力されるアナロ
グ１ｄ号ｅ１ ＊ ｅＮから、それらの加算平均値を演
算して、次式（１）で表わされるアナログ信号ｅＱが出
力される。
几Ｆ ＲＦ
ｅｏ＝ −ｅｔ十ｅｘ ・・・・・・・・・（
１）Ｉ’ｌｌ Ｒ２ なお、入力抵抗Ｒ１＃几２と帰還抵抗Ｒｙとの関係を、
几１ ”” Ｒ２＝ ２ ＲＦに設定すると、（１）式
％式％（２） となり、入力される信号ｅ１ ＋ ｅｇの加算平均値が
演算されるのである。
１）Ｉ’ｌｌ Ｒ２ なお、入力抵抗Ｒ１＃几２と帰還抵抗Ｒｙとの関係を、
几１ ”” Ｒ２＝ ２ ＲＦに設定すると、（１）式
％式％（２） となり、入力される信号ｅ１ ＋ ｅｇの加算平均値が
演算されるのである。
第４図にこの演算動作状態をグラフ化したものが示され
ている。同図曲線ｅムはデジタルメモリ回路１０に記憶
される前のアナログ信号状態を想定して表わしたもので
アシ、破線はＤ Ａ ｌの出力信号ｅ１を、点線はＤＡ
２の出力信号ｅ２を、また、実線は加算回路４５の出力
アナログ信号ｅ６をそれぞれ示したものでおる。同図か
ら、出力アナログ信号ｅ（、は信号ｅ１ ＋ ｅＮの平
均信号として得られることがわかる。
ている。同図曲線ｅムはデジタルメモリ回路１０に記憶
される前のアナログ信号状態を想定して表わしたもので
アシ、破線はＤ Ａ ｌの出力信号ｅ１を、点線はＤＡ
２の出力信号ｅ２を、また、実線は加算回路４５の出力
アナログ信号ｅ６をそれぞれ示したものでおる。同図か
ら、出力アナログ信号ｅ（、は信号ｅ１ ＋ ｅＮの平
均信号として得られることがわかる。
また、所望の変換周波数に対応した周期Ｔａｐに対して
、Ｄ／Ａ菱換索子ＤＡ１．ＤＡｓにおける変換周期は２
Ｔ、、となっていることが判る。
、Ｄ／Ａ菱換索子ＤＡ１．ＤＡｓにおける変換周期は２
Ｔ、、となっていることが判る。
従って、第２図図示本実施例によれば、２個のＤ／Ａ変
換素子を用いることによって、各変換素子の変換速度の
２倍の速度でＤ／Ａ変換することができることから、実
質的に高速化することができる。
換素子を用いることによって、各変換素子の変換速度の
２倍の速度でＤ／Ａ変換することができることから、実
質的に高速化することができる。
以上、Ｄ／Ａ変換素子を２個用いた場合の例について説
明してきたが、Ｄ／Ａ変換素子をＮ個（複数個）用いる
ときの、変換クロック信号ＣＤ１．ＣＤ２．・・・・・
・ＣＤＮ紘、第５図（ｅ）、 （ｆ）に（９） 示されたパルス例ＣＤ、〜ＣＤＮが変換クロック発生回
路４２よ多出力される。これにより、それぞれのＤ／Ａ
変換累子１）Ａ１〜ＤＡＮが作動され、それらのＤ／Ａ
変換出力信号ｅｌ 、 ｅＮ 、・・・・・・。
明してきたが、Ｄ／Ａ変換素子をＮ個（複数個）用いる
ときの、変換クロック信号ＣＤ１．ＣＤ２．・・・・・
・ＣＤＮ紘、第５図（ｅ）、 （ｆ）に（９） 示されたパルス例ＣＤ、〜ＣＤＮが変換クロック発生回
路４２よ多出力される。これにより、それぞれのＤ／Ａ
変換累子１）Ａ１〜ＤＡＮが作動され、それらのＤ／Ａ
変換出力信号ｅｌ 、 ｅＮ 、・・・・・・。
ｅ、は加算回路４５に設けられた入力抵抗Ｒ１）Ｒ２１
・・・・・・、 ＲＩＭを介して演算増幅器４６に入力
される。このときの入力抵抗几、 、 Ｒ２、・・・・
・・。
・・・・・・、 ＲＩＭを介して演算増幅器４６に入力
される。このときの入力抵抗几、 、 Ｒ２、・・・・
・・。
ＲＮと帰還抵抗Ｒｙとの関係は次のように設定されたも
のとする。
のとする。
Ｒｔ ＝ Ｒ２＝＝−ＲＮ ＝ Ｎ ＲＦ ・Ｉ
ｎ・（３）これによって、加算回路４５の出力信号ｅＱ
は次式（４）で表わされる出力信号ｅ１ ＊ ｅＮ・
・・・・・ｅＮの加算平均信号となる。
ｎ・（３）これによって、加算回路４５の出力信号ｅＱ
は次式（４）で表わされる出力信号ｅ１ ＊ ｅＮ・
・・・・・ｅＮの加算平均信号となる。
従って、本実施例によれば、第５図（ａ）〜０）のタイ
ムチャートに示された如く、各Ｄ／Ａ変換索子ＤＡ１．
ＤＡ、・・・・・・Ｄ Ａ Ｎは、クロック信号ＣＰの
変換周期Ｔ、、に対してＮ倍の周期、即ち、１／Ｎの変
洪周波数にて動作される。つまり、Ｄ／Ａ（１０） 変換素子を低周波で動作させながら実質的には全体で高
速にＤ／Ａ変換を行わせることができるという効果があ
る。
ムチャートに示された如く、各Ｄ／Ａ変換索子ＤＡ１．
ＤＡ、・・・・・・Ｄ Ａ Ｎは、クロック信号ＣＰの
変換周期Ｔ、、に対してＮ倍の周期、即ち、１／Ｎの変
洪周波数にて動作される。つまり、Ｄ／Ａ（１０） 変換素子を低周波で動作させながら実質的には全体で高
速にＤ／Ａ変換を行わせることができるという効果があ
る。
第６図に、本発明の適用された他の実施例が示されてい
る。第６図において、第２図図示前記実施例と同一符号
の付されたものは、同一構成・同一機能を有するもので
ある。
る。第６図において、第２図図示前記実施例と同一符号
の付されたものは、同一構成・同一機能を有するもので
ある。
第６図に示された実施例は、第１図図示構成の信号変換
回路に本発明を適用したものである。図において、Ａ／
Ｄ変換回路２０は、複数個のＡ／Ｄ変侯索子ＡＤを具え
て構成されるものであるが説明を簡単にするため２個の
ＡＤＨ、ＡＤ２が設けられた場合が示されている。この
Ａ Ｄ ｌ とＡＤｓには入力端１０を介して、ビデオ
信号等のアナログ信号が並列に入力されてお’） 、Ａ
Ｄｔ とＡＤ２によってそれぞれ変換されたデジタル信
号（図示例は４ビツト構成）は、メモリ回路３０のメモ
リＭｌ とＭ２に入力されるようになっている。この
メモリＭ１．Ｍ２の絖み出し出力ビツト信号ＤＩｌ〜Ｄ
１４ ＃ Ｄ２１ ”””’ ＤＩ＋４は、Ｄ／Ａ変換
回路４０の（１１） Ｄ Ａ １ とＤＡ２ とに並列に入力されるようにな
っている。Ａ／Ｄ変換回路２０には、Ａ Ｄ １ とＡ
Ｄ ２の作動タイミングを制御する変換クロック信号Ｃ
ＡＩ 、ＣＡ２を出力するＡ／Ｄ変換クロック発生回路
２２が設けられておジ、とのＡ／Ｄ変換クロック発生回
路２２には、遅延回路２１を介してクロック信号ＣＰが
入力されている。なお、前記クロック信号ＣＡｌ＋ Ｃ
Ａｇは、前記実施例で説明した信号ＣＤ ｓ −ＣＤ
Ｎと同様、変換素子を順次循環的に動作させるだめのも
ので、変換素子が２個の場合には、フリップフロップ回
路等によシ、交互に動作させる信号を発生するように形
成されている。また、交換素子がＮ個の場合には、前述
したと同様カウンタ及びデコーダ回路により、Ｎ個のパ
ルス列を発生し、Ｎ個のＡ／Ｄ釦換索子を順次動作させ
るように形成されている。遅延回路２１は単安定マルチ
バイブレータ回路等によって、クロック信号ＣＰよりＴ
ｉだけ遅れたパルス信号ＣＰｓを発生するように形成さ
れている。なお、Ｄ／Ａ変換回路４０は前記実施例と同
一構成であ（１２） るから説明を省略する。
回路に本発明を適用したものである。図において、Ａ／
Ｄ変換回路２０は、複数個のＡ／Ｄ変侯索子ＡＤを具え
て構成されるものであるが説明を簡単にするため２個の
ＡＤＨ、ＡＤ２が設けられた場合が示されている。この
Ａ Ｄ ｌ とＡＤｓには入力端１０を介して、ビデオ
信号等のアナログ信号が並列に入力されてお’） 、Ａ
Ｄｔ とＡＤ２によってそれぞれ変換されたデジタル信
号（図示例は４ビツト構成）は、メモリ回路３０のメモ
リＭｌ とＭ２に入力されるようになっている。この
メモリＭ１．Ｍ２の絖み出し出力ビツト信号ＤＩｌ〜Ｄ
１４ ＃ Ｄ２１ ”””’ ＤＩ＋４は、Ｄ／Ａ変換
回路４０の（１１） Ｄ Ａ １ とＤＡ２ とに並列に入力されるようにな
っている。Ａ／Ｄ変換回路２０には、Ａ Ｄ １ とＡ
Ｄ ２の作動タイミングを制御する変換クロック信号Ｃ
ＡＩ 、ＣＡ２を出力するＡ／Ｄ変換クロック発生回路
２２が設けられておジ、とのＡ／Ｄ変換クロック発生回
路２２には、遅延回路２１を介してクロック信号ＣＰが
入力されている。なお、前記クロック信号ＣＡｌ＋ Ｃ
Ａｇは、前記実施例で説明した信号ＣＤ ｓ −ＣＤ
Ｎと同様、変換素子を順次循環的に動作させるだめのも
ので、変換素子が２個の場合には、フリップフロップ回
路等によシ、交互に動作させる信号を発生するように形
成されている。また、交換素子がＮ個の場合には、前述
したと同様カウンタ及びデコーダ回路により、Ｎ個のパ
ルス列を発生し、Ｎ個のＡ／Ｄ釦換索子を順次動作させ
るように形成されている。遅延回路２１は単安定マルチ
バイブレータ回路等によって、クロック信号ＣＰよりＴ
ｉだけ遅れたパルス信号ＣＰｓを発生するように形成さ
れている。なお、Ｄ／Ａ変換回路４０は前記実施例と同
一構成であ（１２） るから説明を省略する。
このように構成される実施例の動作について、第７図（
ａ）〜（ｆ）に示されたタイムチャートを参照しながら
説明する。
ａ）〜（ｆ）に示されたタイムチャートを参照しながら
説明する。
クロック信号ＣＰは、第７図（ａ）に示されたように所
望の変換周波数に対応した周期Ｔａｐのパルス信号でめ
９、遅延回路２１によって、第７図（ｂ）に示されたよ
うに、Ｔ！だけ遅延された信号ＣＰ ２としてＡ／Ｄ変
侠変目クロック発生回路２２力される。これに基づいて
、Ａ／Ｄ変換クロック発生回路２２からは、第７図（Ｃ
）ｔ （ｄ）に示されたように、ＡＤｌとＡ Ｄ ｓを
作動させる周期が２Ｔ、ｐの変換クロック信号ＣＡｓ
、ＣＡｇが出力される。これによって、ＡＤｌから第７
図（ｅ）に示されたように、信号ＣＡＩが入力されたと
きの、即ち奇数番目の周期のアナログデータ１，３，５
．・・・・・・がデジタルに変換されメモリＭ１に出力
され、ＡＤｘからは、第７図（ｆ）に示されたように、
信号（、Ａｘが入力されたときの、即ち偶数番目の周期
のアナログデータ２，４．・・・・・・がデジタルに変
換されメモリ（１３） Ｍ２に出力され、それぞれのメモ！ＪＭ１ 、Ｍ２に記
憶ぜれる。メモリ回路３０の誓込み、読み出し動作は一
般に周知のものと同一であるから説明を省略する。また
、本実施例のＤ／Ａ変換回路４０の変換動作は前記実施
例と同様である。
望の変換周波数に対応した周期Ｔａｐのパルス信号でめ
９、遅延回路２１によって、第７図（ｂ）に示されたよ
うに、Ｔ！だけ遅延された信号ＣＰ ２としてＡ／Ｄ変
侠変目クロック発生回路２２力される。これに基づいて
、Ａ／Ｄ変換クロック発生回路２２からは、第７図（Ｃ
）ｔ （ｄ）に示されたように、ＡＤｌとＡ Ｄ ｓを
作動させる周期が２Ｔ、ｐの変換クロック信号ＣＡｓ
、ＣＡｇが出力される。これによって、ＡＤｌから第７
図（ｅ）に示されたように、信号ＣＡＩが入力されたと
きの、即ち奇数番目の周期のアナログデータ１，３，５
．・・・・・・がデジタルに変換されメモリＭ１に出力
され、ＡＤｘからは、第７図（ｆ）に示されたように、
信号（、Ａｘが入力されたときの、即ち偶数番目の周期
のアナログデータ２，４．・・・・・・がデジタルに変
換されメモリ（１３） Ｍ２に出力され、それぞれのメモ！ＪＭ１ 、Ｍ２に記
憶ぜれる。メモリ回路３０の誓込み、読み出し動作は一
般に周知のものと同一であるから説明を省略する。また
、本実施例のＤ／Ａ変換回路４０の変換動作は前記実施
例と同様である。
従って、本実施例によれば、Ａ／Ｄ変換回路２０に関し
ても、前記実施例と同様の効果を得ることができる。
ても、前記実施例と同様の効果を得ることができる。
また、本実施例の各変換素子は、前記実施例で述べたよ
うに２個に限られるものではなく、複数個用いればさら
に実質的に高速化を図ることができる。
うに２個に限られるものではなく、複数個用いればさら
に実質的に高速化を図ることができる。
以上説明したように、本発明によれば、適用するＡ／Ｄ
又はＤ／Ａ変換素子の変換周波数以上の速度でイハ号変
換することができることから、低価格化が達成され、且
つ高分解能特性が実現されるという効果がある。
又はＤ／Ａ変換素子の変換周波数以上の速度でイハ号変
換することができることから、低価格化が達成され、且
つ高分解能特性が実現されるという効果がある。
第１図は本発明の適用可能な信号変換回路の一例を示す
ブロック構成図、第２図は本発明の適用（ｔａ） された−実施例のＤ／Ａ変換回路のブロック構成図、第
３図（ａ）〜０）は第２図図示実施例における変換素子
が２個の１易合の動作説明のためのタイムチャート、第
４図は第２図図示実施例のアナログデータ出力波形図、
第５図（ａ）〜Ｏ）は第２図図示実施例における変換素
子がＮ個の場合の動作説明のためのタイムチャート、第
６図は本発明の適用された他の実施例のＡ／Ｄ−Ｄ／Ａ
変換回路のブロック構成図、第７図（ａ）〜（ｆ）は第
６図図示実施例のＡ／Ｄ変換回路の動作説明のためのタ
イムチャートである。 Ｄｋｌｐ ＤＡｉ ｌ・・・・・・、ＤＡＮ・・・Ｄ／
Ａ変換素子、ＡＤＩ 、ＡＤ２ ＋・・・・・・、ＡＤ
ａ・・・Ａ／Ｄ変換素子、２０・・・Ａ／Ｄ変換回路、
２２・・・Ａ／Ｄ変換クロック発生回路、３０・・・メ
モリ回路、４０・・・Ｄ／Ａ変換回路、４２・・・Ｄ／
Ａ変換クロック発生回路、４５・・・加算回路、４６・
・・演算増幅素子、Ｒ１，几３（１５） ＄１ 区 ＄３ 図 茅４図 埒Ｉ′１ｒＩＴ 茅５ 目 １゛、、Ｓ、、 曝
ブロック構成図、第２図は本発明の適用（ｔａ） された−実施例のＤ／Ａ変換回路のブロック構成図、第
３図（ａ）〜０）は第２図図示実施例における変換素子
が２個の１易合の動作説明のためのタイムチャート、第
４図は第２図図示実施例のアナログデータ出力波形図、
第５図（ａ）〜Ｏ）は第２図図示実施例における変換素
子がＮ個の場合の動作説明のためのタイムチャート、第
６図は本発明の適用された他の実施例のＡ／Ｄ−Ｄ／Ａ
変換回路のブロック構成図、第７図（ａ）〜（ｆ）は第
６図図示実施例のＡ／Ｄ変換回路の動作説明のためのタ
イムチャートである。 Ｄｋｌｐ ＤＡｉ ｌ・・・・・・、ＤＡＮ・・・Ｄ／
Ａ変換素子、ＡＤＩ 、ＡＤ２ ＋・・・・・・、ＡＤ
ａ・・・Ａ／Ｄ変換素子、２０・・・Ａ／Ｄ変換回路、
２２・・・Ａ／Ｄ変換クロック発生回路、３０・・・メ
モリ回路、４０・・・Ｄ／Ａ変換回路、４２・・・Ｄ／
Ａ変換クロック発生回路、４５・・・加算回路、４６・
・・演算増幅素子、Ｒ１，几３（１５） ＄１ 区 ＄３ 図 茅４図 埒Ｉ′１ｒＩＴ 茅５ 目 １゛、、Ｓ、、 曝
Claims (1)
- 【特許請求の範囲】 １、各入力端子が並列接続され一定周期で順次入力され
るデジタル信号をアナログ信号に交換する複数（Ｎ）個
のＤ／Ａ変戻素子と、該Ｄ／Ａ変換素子を前記周期と同
一周期ごとに順次切換え且つＮ倍の周期で循環動作させ
る信号を出力するＤ／Ａ変換クロック発生回路と、前記
各Ｄ／Ａ変換素子の出力アナログ信号を加算平均して出
力する加算回路と、を備えて構成されることを特徴とす
る信号変換回路。 ２゜各入力端子が並列接続され入力さたるアナログ信号
を一定周期でデジタル信号に変換する複数（Ｎ）個のＡ
／Ｄ変換素子と、該Ａ／Ｄ変換素子を前記周期と同一周
期ごとに順次切換え且つＮ倍の周期で循環動作させる信
号を出力するＡ／Ｄ変換クロック発生回路と、前記各Ａ
／Ｄ変換素子に対応させて複数個設けられ当該Ａ／Ｄ変
換素子から出力されるデジタル信号を記憶するメモリ回
路と、該メモリ回路に対応させて複数（Ｎ）個設けられ
当該メモリ回路から前記周期と同一周期で出力されるデ
ジタル信号をアナログ信号に変換するＤ／Ａ変換素子と
、該Ｄ／Ａ変換素子を前記周期と同一周期ごとに順次切
換え且つＮ倍の周期で循環動作させる信号を出力するＤ
／Ａ変換クロック発生回路と、前記各Ｄ／Ａ変換素子の
出力アナログ信号を加算平均して出力する加算回路と、
全備えてにおいで、前記加算回路は、Ｓ算増幅素子と帰
還抵抗Ｂｙ及び前記Ｄ／Ａ変挨素子に対応する複数個の
入力抵抗Ｒ１＃ 几２・・・・・・ＲＮとから構成され
、前記帰還抵抗ＲＭは前記演算増幅素子の負入力端子と
出力端子間に接続し、前記入力抵抗Ｒｔ 。 Ｒ１・・・・・・Ｒ，Ｍは前記演算増幅素子の負入力端
と前記Ｄ／Ａ変換素子の出力端と間に接続し、前記帰還
抵抗孔Ｆと前記入力抵抗孔１．Ｒ２・・・・・・ＲＮの
関係をＲ＋ ＝Ｒ２＝・・・・・・ＲＮ ＝Ｎ−Ｒｒと
したことを特徴とする信号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57139882A JPS5930324A (ja) | 1982-08-13 | 1982-08-13 | 画像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57139882A JPS5930324A (ja) | 1982-08-13 | 1982-08-13 | 画像信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5930324A true JPS5930324A (ja) | 1984-02-17 |
Family
ID=15255768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57139882A Pending JPS5930324A (ja) | 1982-08-13 | 1982-08-13 | 画像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930324A (ja) |
Cited By (9)
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-
1982
- 1982-08-13 JP JP57139882A patent/JPS5930324A/ja active Pending
Patent Citations (1)
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