JP2014135601A - 電流出力型デジタル−アナログ変換器および電流出力型δςデジタル−アナログ変換装置 - Google Patents

Abstract

【課題】スイッチングノイズを低減することの可能な電流出力型デジタル−アナログ変換器および電流出力型ΔΣデジタル−アナログ変換装置を提供する。
【解決手段】
入力デジタルデータを複数の異なるデジタルデータに分割するデータ分割回路１１と、前記複数のデジタルデータを電流値にそれぞれ変換する複数の電流セグメント１２、１３と、前記電流セグメント１２、１３で変換した電流値を加算して電流電圧変換する電流電圧増幅器１４と、を備える。
【選択図】 図１

Description

本発明は、デジタル入力信号をアナログ出力信号に変換するデジタル−アナログ変換器（ＤＡＣ）及びデルタシグマ（ΔΣ）変調を行った後にデジタル−アナログ変換を行うΔΣ変調型のデジタル−アナログ変換装置に関し、特に、電流出力型のデジタル−アナログ変換器及びΔΣ変調型のデジタル−アナログ変換装置に関する。

電流出力型のΔΣ変調型のデジタル−アナログ変換装置（以後、電流出力型ΔΣＤＡＣともいう。）は、例えば特許文献１、２にあるように図５、図６に示す構成を有する。
図５は、電流出力型ΔΣＤＡＣ５０の概略構成の一例を示す構成図である。図６は、電流出力型ΔΣＤＡＣ５０に含まれる電流出力型ＤＡＣ５３の一例を示す概略構成図である。

図５に示すように、電流出力型ΔΣＤＡＣ５０は、入力されるデジタルデータに対してデルタシグマ変調を行うΔΣ変調器５１と、ΔΣ変調器５１から出力されるＰＷＭ信号をサーモメータコードに変換し、さらに、このサーモメータコードをローテーションして出力するＤＷＡ（Ｄａｔａ−Ｗｅｉｇｈｔｅｄ−Ａｖｅｒａｇｉｎｇ：データ加重平均化）処理部５２と、ＤＷＡ処理部５２から出力されるデジタルデータＤＩＮが入力される電流出力型のＤＡＣ（以後、電流出力型ＤＡＣともいう。）５３と、を備え、入力されるデジタルデータをアナログデータに変換して出力するデバイスである。

電流出力型ΔΣＤＡＣ５０では、ΔΣ変調器５１と、ＤＷＡ処理部５２と、を通過してなるデジタルデータＤＩＮが電流出力型ＤＡＣ５３に入力され、図６に示すように、この電流出力型ＤＡＣ５３に含まれる複数の電流セグメント６１がデジタルデータＤＩＮに応じて動作し、サーモメータコードで表されたデジタルデータＤＩＮが一度電流値に変換された後、電流セグメント６１の後段に設けられた電流電圧増幅器（ＩＶ増幅器）６２で電流電圧変換され、アナログデータＡＯＵＴに変換されるようになっている。

図６は、図５に示す電流出力型ＤＡＣ５３の一例を示す構成図である。
図６に示すように、電流出力型ＤＡＣ５３は、電流セグメント６１と、電流セグメント６１の後段に配置された電流電圧増幅器（以下、ＩＶ増幅器ともいう。）６２と、を備える。
電流セグメント６１は定電流源６１ａと、当該定電流源６１ａと一端が接続されたサンプリングスイッチ６１ｂとを備え、サンプリングスイッチ６１ｂにより、電流電圧増幅器６２側を選択することにより、定電流源６１ａ、サンプリングスイッチ６１ｂおよび電流電圧増幅器６２を経由する電流源パスが形成され、所定の定電流が電流電圧増幅器６２に供給されるようになっている。

なお、電流出力型ＤＡＣ５３に入力されるデジタルデータＤＩＮがＮ値のデータである場合、Ｎ値それぞれに対応するＮ個の電流セグメント６１をもつ。
また、電流電圧増幅器６２は、例えば、差動増幅器６２ａと、差動増幅器６２ａの出力端および反転入力端との間に介挿される抵抗Ｒと、同様に差動増幅器６２ａの出力端および反転入力端との間に介挿されるコンデンサＣとを備える。そして、各電流セグメント６１の定電流源６１ａが、サンプリングスイッチ６１ｂを介して差動増幅器６２ａの反転入力端子に接続される。差動増幅器６２ａの非反転入力端子には、基準電圧が入力される。

ＤＷＡ処理部５２は、デルタシグマ変調を行った後のＰＷＭ信号が入力され、このＰＷＭ信号をサーモメータコードに変換し且つローテーションを行い、ローテーションされたデジタルデータＤＩＮを出力する。ローテーションされたデジタルデータ信号（ＤＩＮ[Ｎ−１：０]）が、それぞれ対応する電流セグメント６１の入力端子に入力され、ＩＶ増幅器６２を介してデジタルアナログ変換される。

そして、入力されたＮ値のデジタルデータＤＩＮに対応した電流値に変換するために、入力端子に入力されたＮ値のデジタルデータＤＩＮに応じて、対応する電流セグメント６１のサンプリングスイッチ６１ｂをスイッチ制御することにより、電流源パスの切り替えを行う。これにより、デジタルデータＤＩＮに応じた電流源パスが形成され、電流源パスが形成された定電流源６１ａそれぞれから供給される所定の定電流が共通してＩＶ増幅器６２の反転入力端子に供給される。その結果、電流出力型ＤＡＣ５３に入力されたデジタルデータに応じた電流値がＩＶ増幅器６２に供給され、ＩＶ増幅器６２で電圧値に変換されてアナログ信号ＡＯＵＴとして出力される。

ところで、この電流源パスの切り替えに伴う、スイッチング動作により、スパイク状のスイッチングノイズを発生させる。このスイッチングノイズはサンプリングスイッチ６１ｂのＯＮ/ＯＦＦ切り替え時に発生するため、デジタルデータのレートが速い程スイッチングノイズの発生頻度が高くなる。発生したスイッチングノイズはインダクタ、抵抗等の電源インピーダンスを介して電源電圧降下を引き起こす電源ノイズとなる。あるいは信号源そのものにスイッチングノイズが重畳されることになり、共に、電流出力型ΔΣＤＡＣ５０からなるＩＣデバイスの電気的特性を劣化させる。よって、電流セグメント６１でのスイッチングノイズを減らす事は電流出力型ΔΣＤＡＣ５０の高性能化に向けて重要である。

また、非特許文献１では、電流出力型ΔΣＤＡＣは、オーディオ帯域外ノイズの変調対策のため、２タップＡＦＩＲ（analog finite impulse response）を電流セグメントの前段（すわなちΔΣの後段）に接続し、１/２ｆｓ（ｆｓはサンプリング周波数）の帯域外ノイズを除去している。１/２ｆｓ近傍の帯域外ノイズはオーディオデータを同期させて伝送するビットクロックＢＩＣＫに起因したデジタルノイズとの混変調により帯域内に折り返すため、２タップＡＦＩＲを用いて１/２ｆｓに零点を挿入し、１/２ｆｓにある帯域外ノイズをあらかじめ除去している。

図７に、非特許文献１に記載の、２タップＡＦＩＲ回路が挿入された構成の電流出力型ＤＡＣの一例を示す。また、図８に、図７の各部における信号の変化を表すタイミングチャートを示す。
非特許文献１の電流出力型ＤＡＣ７０は、図７に示すように、ＡＦＩＲ回路７１、デジタルデータを電流値に変換するための電流セグメント７２および７３と、電流値を電圧値に変換するためのＩＶ増幅器７４と、を備えている。

電流セグメント７２は、定電流源７２ａ及びサンプリングスイッチ７２ｂを含む。同様に、電流セグメント７３は、定電流源７３ａ及びサンプリングスイッチ７３ｂを含む。これら電流セグメント７２および７３は、電流出力型ＤＡＣ７０に入力されるデジタルデータＤＩＮがＮ値のデータである場合、Ｎ値それぞれに対応するＮ個の電流セグメント７２、７３をそれぞれもつ。

また、ＩＶ増幅器７４は、差動増幅器７４ａと、差動増幅器７４ａの出力端子および反転入力端子間に並列に接続された、抵抗ＲとコンデンサＣとを備える。
そして、データＤＩＮに応じて定電流源７３ａのサンプリングスイッチ７３ｂが制御され、データＤＩＮ２に応じて定電流源７２のサンプリングスイッチ７２ｂが制御され、データＤＩＮ、ＤＩＮ２に応じて、定電流源７２ａ、７３ａが選択され、これら定電流源７２ａ、７３ａから供給される電流値の和が差動増幅器７４ａの反転入力端子に入力される。差動増幅器７４ａの非反転入力端子には基準電圧が入力される。

図７に示す電流出力型ＤＡＣ７０では、電流出力型ΔΣＤＡＣ（図示せず）のデジタル部から出力されたＮ値のデジタルデータＤＩＮはＡＦＩＲ回路７１によって遅延なしのデータＤＩＮ（図８（ａ））とデジタルデータＤＩＮから１周期遅延させたデータＤＩＮ２（図８（ｂ））とに２分割される。各デジタルデータＤＩＮ、ＤＩＮ２は、その数値に対応した定電流源７２ａ、７３ａにより電流値にアナログ変換される。そして、後段のＩＶ増幅器７４で再度電流電圧変換される。

特開２００９−１４１６３９号公報 特開平９−１７２３７５号公報

David K. Su and Bruce A. Wooley, "A CMOS Oversampling D/A Converter with a Current-Mode SemidigitalReconstruction Filter", IEEE J. Solid-State Circuits, 1993年12月, vol. 28, p. 1224-1233.

ところで、図７に示す電流出力型ＤＡＣ７０では、図８に示すように、最終出力ＡＯＵＴは、デジタルデータＤＩＮがアナログ変換された分相当をＡＯＵＴ１（図８（ｃ））、デジタルデータＤＩＮ２がアナログ変換された分相当をＡＯＵＴ２（図８（ｄ））とすると、ＡＯＵＴ＝１／２（ＡＯＵＴ１+ＡＯＵＴ２）とみなすことができる。実際の出力信号はＡＯＵＴ１とＡＯＵＴ２とが加算平均されたＡＯＵＴのみが出力される（図８（ｅ））。

最終出力ＡＯＵＴは、遅延なしのデジタルデータＤＩＮをＤＡ（デジタルアナログ）変換したＡＯＵＴ１とデジタルデータＤＩＮを１周期遅延したデジタルデータＤＩＮ２をＤＡ変換したＡＯＵＴ２とを加算平均したものであることから、２タップＦＩＲフィルタによる処理効果がかかっている。
また、この時のサンプリング動作によりサンプリングスイッチ７２ｂ、７３ｂでスイッチングノイズが発生する。合計のスイッチングノイズ量（図８（ｈ））は、デジタルデータＤＩＮに起因したスイッチングノイズ（図８（ｆ））とデジタルデータＤＩＮ２に起因したスイッチングノイズ（図８（ｇ））とを加算したものである。

つまり、２タップＡＦＩＲ７１を挿入することで、デジタルデータパスが２倍に増加するため、電流セグメント７２の数も２倍になる。よって、図８に示すように、電流セグメント７２で発生する全体のスイッチングノイズ量も２倍に増大する。
そこで本発明は、上記の点に鑑み、電流出力型ＤＡＣに対してＡＦＩＲフィルタによる処理効果を持たせ、且つスイッチングノイズを低減することの可能な電流出力型デジタル−アナログ変換器および電流出力型ΔΣデジタル−アナログ変換装置を提供することを目的としている。

本発明の一態様は、サーモメータコードで表現された入力デジタルデータ（例えば図１に示す、デジタルデータＤＩＮ）から、当該入力デジタルデータの各ビットデータがそれぞれ割り当てられてなる複数のデジタルデータ（例えば図１に示す、デジタルデータＤＩＮ１、ＤＩＮ２）を生成するデータ分割回路（例えば図１に示す、データ分割回路１１）と、前記複数のデジタルデータそれぞれを電流値に変換する複数の電流セグメント（例えば図１に示す、電流セグメント１２、１３）と、前記電流セグメントで変換した複数の電流値の和を電流電圧変換する電流電圧増幅器（例えば図１に示す、ＩＶ増幅器１４）と、を備えることを特徴とする電流出力型デジタル−アナログ変換器、である。

前記データ分割回路は、前記入力デジタルデータの各ビットデータを、順番に前記複数のデジタルデータに割り当てるものであってよい。
前記データ分割回路は、前記入力デジタルデータのビットデータを、奇数番目のビットデータからなるデジタルデータと偶数番目のビットデータからなるデジタルデータとに割り当てるものであってよい。

前記データ分割回路で生成された前記複数のデジタルデータのデータレートは、前記入力デジタルデータのデータレートよりも小さくてよい。
前記データ分割回路で生成された前記複数のデジタルデータのデータレートは、前記入力デジタルデータのデータレートの半分であってよい。
前記データ分割回路は、２つのフリップフロップ回路（例えば図３に示すフリップフロップ回路ＦＦ２、ＦＦ３）を有し、当該２つのフリップフロップ回路は、前記入力デジタルデータが共通に入力され且つ互いに位相が異なる複数のクロック信号により動作して、前記入力デジタルデータのビットデータからなる前記複数のデジタルデータをそれぞれ出力するものであってよい。

本発明の他の態様は、ΔΣ変調器（例えば図５に示す、ΔΣ変調器５１）と、前記ΔΣ変調器を通過した前記入力デジタルデータ（例えば図５に示す、デジタルデータＤＩＮ）が入力される上記いずれかの態様の電流出力型デジタル−アナログ変換器と、を備えることを特徴とする電流出力型ΔΣデジタル−アナログ変換装置、である。

本発明の一態様によれば、ＡＦＩＲ回路を用いることなく、ＡＦＩＲ回路を用いた場合と同等の作用効果を得ることができる。そのため、面積の増加を伴うことなく、スイッチングノイズを半減させることができ、信号品質および電源品質向上を図ることができる。

本発明を適用した電流出力型ＤＡＣの一例を示す構成図である。 図１の電流出力型ＤＡＣの各部の信号の一例を表すタイミングチャートである。 データ分割回路の一例を示す回路図である。 セトリングなしにＤＡ変換を行う電流出力型ＤＡＣの一例を示す構成図である。 電流出力型ΔΣＤＡＣの一例を示す構成図である。 従来の電流出力型ＤＡＣの一例を示す構成図である。 ２タップＡＦＩＲ回路が挿入された電流出力型ＤＡＣの一例を示す構成図である。 図７の電流出力型ＤＡＣの各部の信号の一例を表すタイミングチャートである。

以下、本発明の実施形態について図面を参照して説明する。

（第１実施形態）
まず、本発明の第１実施形態を説明する。
図１は、本発明における電流出力型ＤＡＣ１０の一例を示す概略構成図であって、この電流出力型ＤＡＣ１０は、例えば、図５に示す電流出力型ΔΣＤＡＣ５０の電流出力型ＤＡＣ５３として適用される。また、電流出力型ＤＡＣ１０は、ＡＦＩＲ回路を用いずに、ＡＦＩＲフィルタ処理と同等の処理を実現するようにしたものである（以下、本ＡＦＩＲ技術という。）。

図２は、図１に示す電流出力型ＤＡＣ１０の各部の信号を表すタイミングチャートである。
図１に示すように、電流出力型ＤＡＣ１０は、ＤＷＡ処理部５２からのデジタルデータＤＩＮが入力されるデータ分割回路１１と、電流セグメント１２および１３と、これら電流セグメント１２、１３の後段に接続されたＩＶ増幅器１４と、を備える。

データ分割回路１１は、ＤＷＡ処理部５２からのサーモメータコードで表されるデジタルデータＤＩＮと、動作クロック信号ＣＬＫとを入力し、動作クロック信号ＣＬＫに同期したサンプリング周期でデジタルデータＤＩＮを２分割し、データＤＩＮ１およびＤＩＮ２として出力する。すなわち、デジタルデータＤＩＮから２つのデータＤＩＮ１およびＤＩＮ２を生成する。以後、デジタルデータＤＩＮから２つのデータＤＩＮ１およびＤＩＮ２を生成することを、デジタルデータＤＩＮを２つに分割するともいう。

電流セグメント１２は、定電流源１２ａとサンプリングスイッチ１２ｂとを備え、デジタルデータＤＩＮ２に対応したサンプリングスイッチ１２ｂの動作に応じて、定電流源１２ａ、サンプリングスイッチ１２ｂ、ＩＶ増幅器１４を経由した電流源パスと、定電流源１２ａ、サンプリングスイッチ１２ｂ、グラウンドを経由するパスとを切り替える。
同様に、電流セグメント１３は、定電流源１３ａとサンプリングスイッチ１３ｂとを備え、デジタルデータＤＩＮ１に対応したサンプリングスイッチ１３ｂの動作に応じて、定電流源１３ａ、サンプリングスイッチ１３ｂ、ＩＶ増幅器１４を経由した電流源パスと、定電流源１３ａ、サンプリングスイッチ１３ｂ、グラウンドを経由するパスとを切り替える。

電流セグメント１２および１３は、電流出力型ＤＡＣ５３に入力されるデジタルデータＤＩＮがＮ値のデータである場合、Ｎ値それぞれに対応するＮ個の電流セグメント１２、１３をもつ。
ＩＶ増幅器１４は、差動増幅器１４ａと、差動増幅器１４ａの出力端子および反転入力端子との間に並列に接続された抵抗ＲとコンデンサＣとを備える。そして、ＩＶ増幅器１４の反転入力端子に、サンプリングスイッチ１２ｂ、１３ｂを介して定電流源１２ａ、１３ａからの所定の定電流の和が供給される。ＩＶ増幅器１４の非反転入力端子には基準電圧が入力される。

すなわち、図５に示すように、電流出力型ＤＡＣ１０（電流出力型ＤＡＣ５３に対応）の前段に設けられたＤＷＡ処理部５２から出力されたデジタルデータＤＩＮを、本ＡＦＩＲ技術を実現するために、２つのデータに分割して、電流出力型ＤＡＣ１０に出力させる。つまり、ＤＷＡ処理部５２から出力される元のデジタルデータをＤＩＮとしたとき、データ分割回路１１は、デジタルデータＤＩＮから２種類のデジタルデータＤＩＮ１およびＤＩＮ２を生成し出力する。

データ分割回路１１は、２つのデジタルデータＤＩＮ１およびＤＩＮ２が、図２に示した位相関係となるように、デジタルデータＤＩＮからデジタルデータＤＩＮ１およびＤＩＮ２を生成する。なお、図２において、（ａ）はデータ分割回路１１に入力されるデジタルデータＤＩＮ、（ｂ）はデータ分割回路１１の動作クロック信号ＣＬＫ、（ｃ）はデジタルデータＤＩＮ１、（ｄ）はデジタルデータＤＩＮ２である。

図２に示すように、デジタルデータＤＩＮ１は、デジタルデータＤＩＮのうち偶数番目のデータからなり、デジタルデータＤＩＮ２は、デジタルデータＤＩＮのうち奇数番目のデータからなる。すなわち、デジタルデータＤＩＮは、動作クロック信号ＣＬＫの立ち上がりのタイミングで切り替わり、デジタルデータＤＩＮの奇数番目のデータの立ち上がりで、デジタルデータＤＩＮ２がデジタルデータＤＩＮの奇数番目のデータに変化し、デジタルデータＤＩＮの次の奇数番目のデータの立ち上がりで、この奇数番目のデータに、デジタルデータＤＩＮ２が変化する。つまり、デジタルデータＤＩＮ２は、デジタルデータＤＩＮの奇数番目のデータの立ち上がりで、データ値が変化する。

同様に、デジタルデータＤＩＮ１は、デジタルデータＤＩＮの偶数番目のデータの立ち上がりで、この偶数番目のデータに変化し、デジタルデータＤＩＮの次の偶数番目のデータの立ち上がりで、この偶数番目のデータに変化する。つまり、デジタルデータＤＩＮ１は、デジタルデータＤＩＮの偶数番目のデータの立ち上がりで、データ値が変化する。
したがって、分割後のデジタルデータＤＩＮ１およびＤＩＮ２は、元のデジタルデータＤＩＮに比べてデータ量が半分であるため、データレートが半減されている。

図３は、図１中のデータ分割回路１１の一例を示す回路図である。
データ分割回路１１は、Ｄ型フリップフロップ回路からなる３つのフリップフロップ回路ＦＦ１〜ＦＦ３と、インバータ回路ＩＮＶとを備える。
フリップフロップ回路ＦＦ１は、そのクロック端子には、データ分割回路１１の動作クロック信号ＣＬＫが入力される。Ｄ入力端子には、フリップフロップ回路ＦＦ１のＱ出力端子からのＱ出力が入力される。このフリップフロップ回路ＦＦ１のＱ出力はフリップフロップ回路ＦＦ２のクロック端子に入力されるとともに、インバータ回路ＩＮＶを介して、フリップフロップ回路ＦＦ３のクロック端子に入力される。

フリップフロップ回路ＦＦ２およびＦＦ３のＤ入力端子には、それぞれデジタルデータＤＩＮが入力される。そして、フリップフロップ回路ＦＦ２のＱ出力端子からの出力が、デジタルデータＤＩＮ１、フリップフロップ回路ＦＦ３のＱ出力端子からの出力がデジタルデータＤＩＮ２となる。
つまり、データ分割回路１１は、元のデジタルデータＤＩＮが、フリップフロップ回路ＦＦ２およびＦＦ３に共通に入力され、フリップフロップ回路ＦＦ２およびＦＦ３が、位相が１８０度異なるクロック信号により動作し、デジタルデータＤＩＮ１、ＤＩＮ２をそれぞれ出力する。

図２に示すように、各デジタルデータＤＩＮ１、ＤＩＮ２の数値に対応して定電流源２１ａに接続されたサンプリングスイッチ２１ｂをオンすることで、デジタルデータＤＩＮ１、ＤＩＮ２を電流値に変換し、ＩＶ増幅器１４により再度ＩＶ変換する。この時の最終出力ＡＯＵＴは、デジタルデータＤＩＮ１がアナログ変換された分相当をＡＯＵＴ１、デジタルデータＤＩＮ２がアナログ変換された分相当をＡＯＵＴ２とすると、ＡＯＵＴ＝（１／２）×（ＡＯＵＴ１＋ＡＯＵＴ２）とみなすことができる。実際の出力信号はＡＯＵＴ１とＡＯＵＴ２とが加算平均されたＡＯＵＴのみが出力される。

ここで図２において、（ｅ）はデジタルデータＤＩＮ１のアナログ変換後のデータ値を表し、（ｆ）はデジタルデータＤＩＮ２のアナログ変換後のデータ値を表し、（ｇ）は、ＡＯＵＴ＝（１／２）×（ＡＯＵＴ１＋ＡＯＵＴ２）を表す。
最終出力ＡＯＵＴは、図２（ｇ）で表されることから、本ＡＦＩＲ技術により従来技術と同等な２タップのＦＩＲフィルタによる効果が得られることがわかる。

また、デジタルデータＤＩＮを２分割したデジタルデータＤＩＮ１およびＤＩＮ２のデータレートは、元のデジタルデータＤＩＮよりもデータレートが半減されており、且つデジタルデータＤＩＮ１およびＤＩＮ２は位相が異なる。そのため、デジタルデータＤＩＮ１およびＤＩＮ２をそれぞれ変換することに伴うスイッチングノイズは、図２（ｈ）、（ｉ）に示すように、同時に生じることはなく交互に生じることになる。

したがって、合計のスイッチングノイズは、図２（ｊ）に示すように、デジタルデータＤＩＮ１によるスイッチングノイズと、デジタルデータＤＩＮ２によるスイッチングノイズが交互に生じることになる。つまり、デジタルデータＤＩＮ１によるスイッチングノイズとデジタルデータＤＩＮ２によるスイッチングノイズとは重畳されないため、合計のスイッチングノイズ量を従来に比較して半減させることができる。

なお、上記実施形態では、デジタルデータＤＩＮを２分割する場合について説明したが、２分割に限るものではなく、３以上の複数に分割してもよい。
３以上に分割する場合には、動作クロック信号ＣＬＫに同期したタイミングで、Ｎ値のデジタルデータＤＩＮの各値それぞれを順に、デジタルデータＤＩＮ１から分割数Ｋのそれぞれに順に割り当て、この処理を繰り返し行ってＫ個のデジタルデータを生成すればよい。

（第２実施形態）
次に、本発明の第２実施形態を説明する。
第２実施形態は、セトリングなしにＤＡ変換を行うようにした電流出力型ＤＡＣ２０である。この電流出力型ＤＡＣ２０は、図５に示す電流出力型ΔΣＤＡＣ５０における電流出力型ＤＡＣ５３に相当する。
この第２実施形態における、電流出力型ＤＡＣ２０（電流出力型ＤＡＣ５３）は、図１に示す第１実施形態における電流出力型ＤＡＣ１０において、ＩＶ増幅器１４の構成が異なること以外は同様であるので、同一部には同一符号を付与し、その詳細な説明は省略する。

すなわち、第２実施形態における電流出力型ＤＡＣ２０は、図４に示すように、ＩＶ増幅器１４は、差動増幅器１４ａと、差動増幅器１４ａの出力端子および反転入力端子間に接続された抵抗Ｒとを備える。つまり、図１に示すように、差動増幅器１４ａの出力端子および反転入力端子間に接続されたコンデンサを持たない。
このような構成を採用することでセトリングなしにＤＡ変換することができる。

本発明は、このようなセトリングなしにＤＡ変換できる電流出力型ＤＡＣにも適用できる。
以上、第１実施形態、第２実施形態で説明したように、本発明による電流出力型ＤＡＣ１０、２０は、入力されるデジタルデータＤＩＮを２相のデジタルデータＤＩＮ１、ＤＩＮ２に分割することで、２タップＡＦＩＲフィルタによる効果と同様のフィルタ効果が得られる。

ここで、２タップＡＦＩＲでは元のデータと元のデータに対して１周期遅延させたデータに分割させるのに対して、本ＡＦＩＲ技術は元のデジタルデータを奇数番目と偶数番目とに２分割し、各デジタルデータパスに割り当てるため、分割後のデジタルデータのレートを半減できる。よって、本発明によるＡＦＩＲ技術は、デジタルデータレートを半減させることでスイッチングノイズの発生頻度を半減することができるため、ノイズの干渉を抑制できる。

以上より、電流出力型ΔΣＤＡＣに対して、本発明によるＡＦＩＲ技術を用いる事でＦＩＲ効果と同等の作用効果を得ることができる。また、２タップＡＦＩＲ回路を挿入するよりも、本発明によるＡＦＩＲ技術でＦＩＲ効果をもたせることで、面積の増加なくスイッチングノイズを半減させることができ、信号品質及び電源品質向上を実現することができる。

１０、２０ 電流出力型デジタル−アナログ変換器（電流出力型ＤＡＣ）
１１ データ分割回路
１２、１３ 電流セグメント
１４ 電源電圧増幅器（ＩＶ増幅器）
５０ 電流出力型ΔΣデジタル−アナログ変換装置（電流出力型ΔΣＤＡＣ）
５１ ΔΣ変調器
５２ ＤＷＡ処理部
５３ 電流出力型ＤＡＣ

Claims (7)

1. サーモメータコードで表現された入力デジタルデータから、当該入力デジタルデータの各ビットデータがそれぞれ割り当てられてなる複数のデジタルデータを生成するデータ分割回路と、
   前記複数のデジタルデータそれぞれを電流値に変換する複数の電流セグメントと、
   前記電流セグメントで変換した複数の電流値の和を電流電圧変換する電流電圧増幅器と、
   を備えることを特徴とする電流出力型デジタル−アナログ変換器。
2. 前記データ分割回路は、前記入力デジタルデータの各ビットデータを、順番に前記複数のデジタルデータに割り当てることを特徴とする請求項１に記載の電流出力型デジタル−アナログ変換器。
3. 前記データ分割回路は、前記入力デジタルデータのビットデータを、奇数番目のビットデータからなるデジタルデータと偶数番目のビットデータからなるデジタルデータとに割り当てることを特徴とする請求項２に記載の電流出力型デジタル−アナログ変換器。
4. 前記データ分割回路で生成された前記複数のデジタルデータのデータレートは、前記入力デジタルデータのデータレートよりも小さいことを特徴とする請求項１に記載の電流出力型デジタル−アナログ変換器。
5. 前記データ分割回路で生成された前記複数のデジタルデータのデータレートは、前記入力デジタルデータのデータレートの半分であることを特徴とする請求項４に記載の電流出力型デジタル−アナログ変換器。
6. 前記データ分割回路は、２つのフリップフロップ回路を有し、
   当該２つのフリップフロップ回路は、前記入力デジタルデータが共通に入力され且つ互いに位相が異なる複数のクロック信号により動作して、前記入力デジタルデータのビットデータからなる前記複数のデジタルデータをそれぞれ出力することを特徴とする請求項１から請求項５のいずれか１項に記載の電流出力型デジタル−アナログ変換器。
7. ΔΣ変調器と、
   前記ΔΣ変調器を通過した前記入力デジタルデータが入力される請求項１から請求項６のいずれか１項に記載の電流出力型デジタル−アナログ変換器と、
   を備えることを特徴とする電流出力型ΔΣデジタル−アナログ変換装置。

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