KR20160140571A - 스위치 모드 연산 증폭기에 대한 회로 및 방법 - Google Patents

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더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕
자얀쓰 쿠팜바띠
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Abstract

스위치 모드 연산 증폭기들에 대한 회로들 및 방법들이 제공된다. 일부 실시예들에서, 회로들이 제공되고, 이 회로들은 출력을 가지는 증폭기; 증폭기의 출력에 결합된 입력을 가지며 제1 주기적 기준 신호 파형을 사용하는 제1 펄스 폭 변조기(pulse width modulator, PWM); 및 증폭기의 출력에 결합된 입력을 가지며 제2 주기적 기준 신호 파형을 사용하는 제2 PWM - 여기서 제2 주기적 기준 신호 파형은 제1 주기적 기준 신호 파형으로부터 180도 위상이 벗어나 있음 - 을 포함한다. 일부 실시예들에서, 회로들이 제공되고, 이 회로들은 출력을 가지는 증폭기; 및 각각이 증폭기의 출력에 결합된 입력을 가지며 복수의 주기적 기준 신호 파형들 중 대응하는 고유의 주기적 기준 신호 파형을 사용하는 복수의 펄스 폭 변조기(PWM)들 - 여기서 복수의 주기적 기준 신호 파형들은 위상이 천이되어 있음 - 을 포함한다.

Description

스위치 모드 연산 증폭기에 대한 회로 및 방법{CIRCUITS AND METHODS FOR SWITCHED-MODE OPERATIONAL AMPLIFIERS}
관련 출원의 상호 참조
본 출원은 2013년 9월 13일자로 출원된 미국 가특허 출원 제61/877,874호, 2014년 2월 9일자로 출원된 미국 가특허 출원 제61/937,602호, 및 2014년 9월 2일자로 출원된 미국 가특허 출원 제62/044,830호를 우선권 주장하며, 이 출원들 각각은 이로써 그 전체가 참조로 본 명세서에 포함된다.
미국 정부 출연 연구에 관한 표명
본 발명은 미국 국립 과학 재단(National Science Foundation)에 의해 지급된 보조금 CCF-0964497, 미국 국립 과학 재단에 의해 지급된 보조금 PHY-1067934, 및 미국 국립 과학 재단에 의해 지급된 보조금 1309721을 받아 정부 지원으로 이루어졌다. 미국 정부는 본 발명에 일정한 권리를 가진다.
물리 세계에서의 모든 신호들은 아날로그이다. 음악, 음성, 영상, 영화는 물론, 무선, 광섬유 또는 유선 통신 신호들은 연속 시간 연속 값 신호이다. 대부분의 가전 제품들의 핵심은 정보를 시간 및 진폭 양자화된 신호들로 표현하는 디지털 신호 처리 및 메모리를 사용한다. 점점 더 나은 디지털 신호 처리의 이점들을 얻기 위해 아날로그-디지털 및 디지털-아날로그 인터페이스들이 매우 중요하다. 반도체 기술 스케일링이 전자 시스템들 전체를 단일의 칩 상에 집적하는 것을 가능하게 함에 따라 아날로그-디지털 및 디지털-아날로그 인터페이스들의 개수 및 그들의 품질 요구사항들이 증가하고 있다.
대규모 CMOS 기술들이 엄청난 디지털 신호 처리 밀도 및 속도 증가를 제공하더라도, 아날로그-디지털 및 디지털-아날로그 인터페이스들의 설계는 모든 새로운 기술 노드(technology node)에 따라 점점 더 어려워지고 있다. 스케일링된 기술들의 결과로 클럭 주파수들이 보다 높아졌을지라도, 디바이스들의 다른 아날로그 특성들(DC 이득 및 정합 등)은 열화하고 있으며, 공급 전압들이 실질적으로 줄어들고 있다.
CMOS 기술들이 스케일링함에 따라 공급 전압의 점진적 다운스케일링은 아날로그 회로에는 아주 어려운 일인데 그 이유는 공급 전압을 감소시키는 것이 최대 신호 값을 감소시키며 따라서 동일한 신호대 잡음비 또는 동적 범위를 유지하기 위해 잡음 또는 간섭을 감소시키는 것에 대해 보다 많은 요구들을 하기 때문이다.
그에 따라, 보다 낮은 공급 전압들에서 동작할 수 있는 새로운 회로들이 바람직하다.
스위치 모드 연산 증폭기들에 대한 회로들 및 방법들이 제공된다. 일부 실시예들에서, 회로들이 제공되고, 이 회로들은 출력을 가지는 증폭기; 증폭기의 출력에 결합된 입력을 가지며 제1 주기적 기준 신호 파형을 사용하는 제1 펄스 폭 변조기(pulse width modulator, PWM); 및 증폭기의 출력에 결합된 입력을 가지며 제2 주기적 기준 신호 파형을 사용하는 제2 PWM - 여기서 제2 주기적 기준 신호 파형은 제1 주기적 기준 신호 파형으로부터 180도 위상이 벗어나 있음 - 을 포함한다. 일부 실시예들에서, 회로들이 제공되고, 이 회로들은 출력을 가지는 증폭기; 및 각각이 증폭기의 출력에 결합된 입력을 가지며 복수의 주기적 기준 신호 파형들 중 대응하는 고유의 주기적 기준 신호 파형을 사용하는 복수의 펄스 폭 변조기(PWM)들 - 여기서 복수의 주기적 기준 신호 파형들은 위상이 천이되어 있음 - 을 포함한다.
도 1은 일부 실시예들에 따른, 스위치 모드 연산 증폭기(Switched-Mode Operational Amplifier, SMOA)의 일 예를 나타낸 도면.
도 2는 일부 실시예들에 따른, 2-스테이지(two-stage) SMOA의 간략화된 다이어그램의 일 예를 나타낸 도면.
도 3은 일부 실시예들에 따른, SMOA의 상세 개략도.
도 4는 일부 실시예들에 따른, 연속 펄스 폭 변조기(continuous pulse width modulator)의 출력 스펙트럼의 일 예를 나타낸 도면.
도 5는 일부 실시예들에 따른, SMOA의 다상 펄스 폭 변조기(PWM) 출력 스테이지(multi-phase pulse width modulator (PWM) output stage)의 일 예를 나타낸 도면.
도 6은 일부 실시예들에 따른, 유한 임펄스 응답(finite impulse response, FIR) 필터를 구현하기 위해 M상 SMOA(M-phase SMOA)의 출력에 지연 셀(delay cell)들을 포함하는 회로의 일 예를 나타낸 도면.
도 7은 일부 실시예들에 따른, FIR 필터를 구현하기 위해 4상 SMOA(4-phase SMOA)의 출력에 지연 셀들을 포함하는 회로의 일 예를 나타낸 도면.
도 8은 일부 실시예들에 따른, 다수의 병렬 PWM들의 출력의 3-레벨 신호 표현 그리고 3-상태로 만들기(tristating) 및 온도계 코딩(thermometer coding)으로부터 이진 코딩(binary coding)으로의 변환의 사용을 나타낸 도면.
도 9a 및 도 9b는 일부 실시예들에 따른, 피드백에서 지연들 및 저항기들을 사용하는 적분기들의 예들을 나타낸 도면.
도 10a 및 도 10b는 일부 실시예들에 따른, 정전용량 피드백(capacitive feedback)을 사용하는 적분기들의 예들을 나타낸 도면.
도 11은 일부 실시예들에 따른, SMOA의 제1 스테이지 상에서 공통 모드 성분(common mode component)들을 억제하고 공통 모드 제거(common mode rejection) 요구사항들을 완화시키는 감산기(또는 디지털 반가산기) 구현하는, SMOA 및 이에 뒤따른 조합 디지털 논리(combinatorial digital logic)를 가지는 회로의 일 예를 나타낸 도면.
도 12는 일부 실시예들에 따른, 스위치 모드 영역(switched mode domain)으로부터 디지털 영역(digital domain) 및 아날로그 영역(analog domain)으로 SMOA에 의해 출력되는 신호들의 변환을 나타낸 도면.
도 13은 일부 실시예들에 따른, SMOA의 출력들에 기초하여 하나 이상의 부하들을 구동하기 위해 병렬 인버터들을 사용하는 일 예를 나타낸 도면.
도 14는 일부 실시예들에 따른, SMOA를 사용하여 연속 시간 파이프라인 방식 아날로그-디지털 변환기(analog to digital converter, ADC) 스테이지의 일 예를 나타낸 도면.
도 15는 일부 실시예들에 따른, 아날로그 및 디지털 FIR 필터들을 포함하는 아날로그-디지털 변환기(ADC)의 일 예를 나타낸 도면.
도 16은 일부 실시예들에 따른, 프로그램 가능 이득 구동기(programmable gain driver)를 갖는 ADC의 일 예를 나타낸 도면.
도 17은 일부 실시예들에 따른, 도 16의 회로에서 사용될 수 있는 SMOA의 일 예를 나타낸 도면.
도 18은 일부 실시예들에 따른, 각각이 2 개의 8상 SMOA들(SMOA1 및 SMOA2)을 포함하는, 2 개의 Tow-Thomas Biquad들을 포함하는 4차 연속 시간 Butterworth 필터의 일 예를 나타낸 도면.
도 19는 일부 실시예들에 따른, 다상 SMOA의 일 예를 나타낸 도면.
도 20은 일부 실시예들에 따른, SMOA 회로의 상이한 위상 구성요소(phase component)들에서의 부정합들을 보상하는 SMOA 회로의 일 예를 나타낸 도면.
도 21은 일부 실시예들에 따른, SMOA와 관련하여 디지털 영역으로의 변환과 함께 FIR 필터링을 구현하는 것의 일 예를 나타낸 도면.
도 22는 일부 실시예들에 따른, SMOA와 관련하여 디지털 영역으로의 변환과 함께 FIR 필터링을 구현하는 것의 다른 예를 나타낸 도면.
도 23은 일부 실시예들에 따른, 공통 모드 제거를 향상시키기 위해 SMOA의 출력에 디지털 논리를 사용하는 것의 일 예를 나타낸 도면.
스위치 모드 연산 증폭기들에 대한 회로들 및 방법들이 제공된다. 스위치 모드 연산 증폭기들은 스위치 모드 아날로그 영역(switched-mode analog domain)에서 동작한다. 이 영역에서, 신호 정보는 하나 이상의 스위칭하는 레일간(rail-to-rail)(또는 거의 레일간) 신호(switching rail-to-rail (or nearly rail-to-rail) signal)들의 연속적으로 변하는, 양자화되지 않은 펄스 폭들로 인코딩된다.
도 1은 일부 실시예들에 따른, 저항 피드백 증폭기(resistive feedback amplifier)로서 구성된 스위치 모드 연산 증폭기(SMOA)의 일 예(100)를 나타낸 것이다. 일부 실시예들에서, 입력 및 피드백 저항기들은 저항기, 커패시터 또는 인덕터와 같은 수동 구성요소들로 대체될 수 있다. SMOA에서의 피드백 저항기들은 또한 면적 효율적인 커패시터들을 구현하기 위해 (예컨대, 지연 셀들과 같은) 능동 블록들로 대체될 수 있다. 도시된 바와 같이, SMOA(100)는 트랜스컨덕터(transconductor)(Gm1s)(102) 및 펄스 폭 변조기(Pulse Width Modulator, PWM)(104)를 포함한다. 트랜스컨덕터는 입력 저항기들(108)을 통해 수신되는 입력 신호(Vin+, Vin-)(106)를 증폭시키고, PWM은 증폭된 신호 내의 신호 정보를, 전압 영역으로부터 그 신호들과 기준 파형(110) 간의 비교에 기초하여 변하는 폭들을 갖는 펄스들로 변환시킨다. 변하는 폭들의 펄스들은 PWM(104)에 의해 인버터들(112)에 제공되고, 인버터들(112)은 출력들을 Vout+, Vout-(114)로 구동하고 VG+, VG-(118)에 있는 가상 접지에 피드백을 제공하기 위해 피드백 저항기들(116)을 구동한다.
다양한 실시예들이 연속 시간 펄스 폭 변조를 사용하여 본 명세서에 기술되어 있지만, 일부 실시예들에서, 임의의 다른 적당한 시간 인코딩 방식이 사용될 수 있다. 예를 들어, 일부 실시예들에서, 샘플 펄스 폭 변조(sample pulse width modulation)가 사용될 수 있다. 다른 예로서, 일부 실시예들에서, 펄스 위치 변조(pulse position modulation)가 사용될 수 있다.
도 1에 예시된 바와 같이, 기준 파형은, 일부 실시예들에서, 삼각 파형(triangular waveform)일 수 있다. 일부 실시예들에서, 임의의 다른 적당한 기준 파형(톱니 파형 등)이 사용될 수 있다.
도 1에 예시된 SMOA가 차동 SMOA(differential SMOA)로서 도시되어 있지만, 이 회로가 일부 실시예들에 따라 단일 종단 SMOA(single-ended SMOA)로서 구현될 수 있다는 것을 잘 알 것이다. 마찬가지로, 달리 언급되지 않는 한, 본 명세서에서 차동 회로 또는 단일 종단 회로로서 기술된 각각의 회로에 대해, 대안의 회로가, 일부 실시예들에 따라, 각각, 단일 종단 회로 또는 차동 회로로서 구현될 수 있다.
도 2를 참조하면, 일부 실시예들에 따른 2-스테이지 스위치 모드 연산 증폭기(SMOA)의 간략화된 다이어그램의 일 예(200)가 도시되어 있다. 동작 동안, 제1 스테이지에서, 입력 신호(Vip, Vin)(202) 및 PWM 클럭 신호(φ, φb)(204)가, 제각기, 트랜스컨덕터(Gm1)(206) 및 트랜스컨덕터(Gm2)(208)에 의해 전류 영역으로 변환되고, (실제 커패시터 또는 기생 커패시턴스와 같은 임의의 적당한 커패시턴스에 의해 구현될 수 있는) 커패시턴스(211) 양단에 있는 노드(Vopi)(210) 및 노드(Voni)(212)에서 합산된다. 제2 스테이지에서, 펄스 폭 변조기(214)는 아날로그 신호들(Vopi 및 Voni)을, 신호 정보가 펄스 폭들로 표현되는 스위치 모드 신호들로 변환시킨다. 이 스위치 모드 신호들은 이어서, 출력 신호들(Vop 및 Von)(218)을 생성하기 위해, 인버터들(216)에 의해 버퍼링된다.
K가 제2 스테이지의 이득인 경우, 노드(Vopi)(210) 및 노드(Voni)(212)에서의 원하는 신호 성분의 스윙(swing)은 Vopi - Voni = K(Vop -Von)에 의해 출력 신호들(Vop 및 Von)(218)에 관련되어 있다. 노드들(Vopi 및 Voni)에서의 총 전압 스윙은 신호 성분과 PWM 기준 신호의 합이다. 제2 스테이지가 이득이 없는 경우(즉, K = 1인 경우), 출력이 레일간에(rail-to-rail) 스윙하면, 노드들(Vopi 및 Voni)도 그럴 것이며, 이는 트랜스컨덕터(Gm1)(206) 및 트랜스컨덕터(Gm2)(208)의 왜곡 기여분(distortion contribution)을 극적으로 증가시킨다. 노드(Vopi)(210) 및 노드(Voni)(212) 상에서의 PWM 기준 램프 신호(PWM reference ramp signal)의 피크 대 피크 진폭(peak-to-peak amplitude)(Vpp)을 제어하는 것에 의해, 제2 스테이지의 이득이 K=(Vop-Von)/(Vopi-Voni) = 2VDD/Vpp(단, VDD는 공급 전압임)에 의해 주어진다는 것을 알 수 있다. 그 결과, 노드들(Vopi 및 Voni)에서의 신호 스윙이 출력 스윙의 수분의 1에 불과하다.
도 3은 일부 실시예들에 따른, SMOA의 구현의 일 예(300)를 나타낸 것이다. 예시된 바와 같이, SMOA(300)는 트랜스컨덕터(Gm1s)(302) 및 펄스 폭 변조기(PWM)(304)를 포함한다. 도시된 실시예에서, 트랜스컨덕터(Gm1s)(302)는 의사 차동 텔레스코픽 캐스코드 증폭기(pseudo-differential telescopic cascode amplifier) - 그의 바이어스 전류가 보디 미러링(body-mirroring)에 의해 제어됨 - 로서 구현된다. PWM 기준 신호는, 180도 위상이 벗어나 있는 구형파(φ2)(310)와 구형파(φ2b)(312)의 제어 하에서 전류 스티어링 차동 쌍(current steering differential pair)(308)을 사용하여, Gm1s(302)의 출력에 연결된 커패시터(CPWM)(306)을 충전시키고 방전시키는 것에 의해 발생된다. Gm1s의 출력 신호 전류가 또한 커패시터(CPWM)(306)로 스티어링된다. 도시된 실시예에서, 펄스 폭 변조기는, 일부 실시예들에서, 3 개의 차동 쌍들의 캐스케이드(cascade)로서 구현될 수 있는 연속 시간 비교기(continuous-time comparator)(314), 및 그에 뒤이은 인버터 기반 이득 스테이지(inverter based gain stage)들(316) - 이는 트랜스컨덕터의 출력의 펄스 폭 변조된 표현을 획득하기 위해 비교기의 출력을 슬라이싱(slice)함 - 을 포함한다.
도 4를 참조하면, 일부 실시예들에 따른, 연속 펄스 폭 변조기의 출력 스펙트럼의 일 예(400)가 도시되어 있다. 예시된 바와 같이, 출력 스펙트럼은 다음과 같은 특성들을 가진다: (1) 이득 APWM=Vdd/Vref를 갖는 기본 주파수(fundamental) fin의 톤(tone); 및 (2) 반송파 주파수 fPWM±kfin 및 그의 고조파들 nfPWM±kfin을 중심으로 한 변조 성분들. 기본 주파수 성분(fundamental component)의 위상 거동은 PWM에서의 전파 지연(propagation delay)(td)으로 인해 연속 시간 지연(continuous time delay)
Figure pct00001
로서 모델링될 수 있다.
완전 차동 구현(fully differential implementation)에서, 삼각파 변조된 PWM 신호에 대해, 제1 변조 성분들은 단일 종단 경우에서의 fPWM에 비해 2fPWM을 중심으로 있다.
SMOA의 출력에서의 최대 표현 가능 신호에 대한 제한은 Vdd(l-2tminfPWM)인 것으로 바로 알 수 있으며, 여기서 tmin은 아무 문제 없이 표현될 수 있는 가장 작은 디지털 펄스를 나타내고, 회로가 구현되는 기술에 의해 제한된다. 예를 들어, 65nm CMOS 기술에서, tmin은 100ps에 가깝고 500 MHz 변조 주파수는 0.9Vdd의 최대 피크 대 피크 신호 스윙을 가능하게 한다.
일부 실시예들에서, 보다 높은 fPWM은 변조 성분들을 입력 신호 주파수로부터 멀어지는 쪽으로 이동시키기 위해 사용될 수 있지만, 최대 표현 가능 신호(Vdd(1-2tminfPWM))는 이러한 보다 높은 fPWM의 결과로서 감소될 것인데, 그 이유는 tmin이 기술 제한되어 있기 때문이다.
일부 실시예들에서, 변조 성분들의 영향을 감소시키기 위해, 다수의 PWM들 - 각각은 주파수 fPWM을 가지는 기준 파형을 갖지만 PWM들 중 다른 PWM의 기준 파형으로부터 위상이 똑같이 천이되어 있고 각각은 SMOA 트랜스컨덕터의 동일한 출력에 결합된 입력을 가짐 - 이 SMOA의 제2 스테이지로서 제공될 수 있고, PWM들의 출력들은 똑같은 크기의 저항기들을 통해 합산될 수 있다.
이러한 구성의 한 예(500)가 도 5에 예시되어 있다. 이 구성은 기준 신호의 변조 주파수의 연속적인 배수들을 중심으로 있는 변조 성분들을 제거할 것이다.
N상 PWM(N-phase PWM)은 N+1 개의 신호 레벨들을 생성한다. 출력 파형 상에서의 레벨들의 개수를 증가시키는 것은 가상 접지 노드 상에서의 점프들의 진폭들을 감소시키고, 따라서 SMOA의 제1 스테이지에 대한 선형성 요구사항들을 감소시킨다.
따라서, 예를 들어, PWM들의 4 위상 세트(four phase set)는 0도, 90도, 180도, 및 270도만큼 위상 천이된 기준 신호들을 가질 것이고, 4fPWM의 배수들을 중심으로 있는 변조 스퍼(modulation spur)들 및 5 개의 신호 레벨들을 가질 것이다. 마찬가지로, 다른 예로서, PWM들의 8 위상 세트(eight phase set)는 0도, 45도, 90도, 135도, 180도, 225도, 270도, 및 315도만큼 위상 천이된 기준 신호들을 가질 것이고, 8fPWM의 배수들을 중심으로 있는 변조 스퍼들 및 9 개의 신호 레벨들을 가질 것이다.
도 19는 일부 실시예들에 따른, 다상 SMOA의 대안의 실시예를 나타낸 것이다. 도시된 바와 같이, SMOA의 제1 스테이지에 단일의 트랜스컨덕터를 갖고 제2 스테이지에 다수의 PWM들을 갖기보다는, 도 19의 실시예는 병렬로 연결된 다수의 SMOA들 - 각각은 PWM 기준 파형의 상이한 위상 천이에서 동작하는 PWM을 가짐 - 을 포함한다.
일부 실시예들에서, PWM 클럭 주파수의 배수들에서 생성된 변조 성분들을 감소시키기 위해 SMOA의 출력에서의 연속 시간 유한 임펄스 응답(FIR) 필터링이 사용될 수 있다. 일부 실시예들에서, 다상 PWM에 의해 이미 감소된 변조 성분들을 추가로 감소시키기 위해 이러한 FIR 필터링이 다상 PWM SMOA와 함께 사용될 수 있다.
일부 실시예들에 따르면, FIR 필터링은 연속 시간 지연 셀들 - 이들의 지연들이 노치(notch)를 원하는 주파수 또는 원하는 주파수들에 위치시키도록 조정됨 - 을 사용하여 수행될 수 있다. 예를 들어, 노치를 400 MHz에 두기 위해, 연속 시간 지연 셀들이 1.25ns의 지연을 제공하도록 조정될 수 있다. 일부 실시예들에서, 노치들을 임의의 주파수에 또는 다수의 주파수들 또는 주파수 대역들에 위치시키기 위해 FIR 지연들이 조정될 수 있다.
도 6은 일부 실시예들에 따른, FIR 필터를 구현하기 위해 M상 SMOA(M-phase SMOA)(604)의 출력에 지연 셀들(602)을 포함하는 회로의 일 예(600)를 나타낸 것이다. 임의의 적당한 지연 셀들(602)이 사용될 수 있고, 이 지연 셀들은 임의의 적당한 방식으로 구현될 수 있다. 예를 들어, M 개의 지연 셀들이 제공될 수 있고, 지연 셀들은 직렬로 있는 2N 개의 인버터들을 사용하여 구현될 수 있다.
4상 SMOA(704)의 출력에 지연 셀들(702)을 포함하는 회로의 다른 예(700)가 도 7에 도시되어 있다. 예시된 바와 같이, 4 개의 PWM 위상들 각각에 대해, 하나의 지연되지 않은 출력 및 3 개의 지연된 출력들을 포함하는 FIR 필터 뱅크(706)가 있다. 4 개의 뱅크들(706)에 걸쳐 있는 이 4 개의 출력들로 인해, 차동 디바이스의 플러스 및 마이너스 레그들 각각에 대한 16 개의 피드백 저항기들(708) 및 16 개의 출력 저항기들(710)을 구동하는 데 사용되는 16 개의 FIR 출력들이 얻어진다.
출력 저항기들을 통해 단일의 출력을 구동하기 위해 2상 PWM을 사용할 때, -Vdd/2Rf, 0, +Vdd/2Rf의 피드백 전류들에 대응하는 출력의 3-레벨 신호 표현은 도 8에 도시된 바와 같이 실현될 수 있다. 영 전류 모드(zero current mode)는, 도 8에 도시된 바와 같이, 하나의 변조기 출력으로부터의 전류가 다른 변조기 출력에 의해 접지로 분로(shunt)될 때 일어난다.
일부 실시예들에서, 영 전류 모드를 피하기 위해, 변조기들 중 하나의 변조기의 출력이, 원하는 경우, 3-상태로 만들어질 수 있다(또는 부유 상태로 만들어질 수 있다).
일반 다상 PWM 변조기에 대해, 일부 실시예들에 따라 도 8에 도시된 바와 같이 영 전류 모드를 피하기 위해 변조기 출력들의 3-상태로 만들기에 부가하여 온도계 코딩-이진 코딩 변환이 수행될 수 있다. 이것은 온도계 코딩된 신호들을 이진 코딩된 신호들로 변환하기 위해 변조기들의 출력과 출력 저항기들 사이에 디지털 논리(802)를 추가하는 것에 의해 달성될 수 있다.
일부 실시예들에서, SMOA들이 적분기들을 구현하는 데 사용될 수 있다. 예를 들어, 도 9a 및 도 9b에 도시된 바와 같이, SMOA가 피드백에서의 지연들 및 저항기들을 사용하여 적분기(900)를 구현하는 데 사용될 수 있다.
보다 상세하게는, 도 9a의 예에 도시된 바와 같이, 연속 시간 지연(902)이 전통적인 능동 RC 적분기(active-RC integrator)의 피드백에서의 커패시터의 등가물을 실현하는 데 사용될 수 있다. 커패시터(C
Figure pct00002
td/R)는 지연된 및 지연되지 않은 신호의 전류 영역 차감
Figure pct00003
에 의해 근사화될 수 있다. 도 9a의 적분기에서의 전달 함수는
Figure pct00004
이다.
일부 실시예들에서, 도 9b에 도시된 바와 같이, 적분기는 전달 함수
Figure pct00005
(이는 낮은 주파수들에서 R/sRintd에 가까워짐)을 실현하도록 구현될 수 있다. 이것은 순수 리액티브 전달 함수(purely reactive transfer function)의 실현을 가능하게 하고 특정 주파수들에서의 지수에 의해 유입되는 전달 함수의 실수 부분을 제거한다. 이 구현은 도 9b에 도시된 바와 같이 SMOA의 차동 CMOS 출력 사이에 합산 저항기들을 연결시키는 것에 의해 달성된다.
도 9a 및 도 9b가 단상 PWM을 사용하여 예시되어 있지만, 이 회로들은 다상 PWM들이 도 7에서 구현되는 방식과 유사하게 다상 PWM들을 사용하여 구현될 수 있다. 예를 들어, 각각의 PWM 출력에 대해, 지연들 및 저항기들이 도 9a 및 도 9b에 도시된 바와 같이 연결될 수 있고, 하나의 위상 출력에 대한 성분들은 대응하는 가상 접지 또는 대응하는 Vout 단자 중 어느 하나에서 다른 위상 출력들의 성분들에만 연결될 수 있다.
다른 예로서, 도 10a 및 도 10b에 도시된 바와 같이, 커패시터들(1002 및 1006)을 통한 정전용량 피드백을 사용하여 적분기들(1000 및 1004)을, 제각기, 구현하기 위해 단상 및 다상 SMOA들이 사용될 수 있다.
일부 실시예들에서, 도 11에 도시된 바와 같이, 감산기(디지털 반가산기)와 같은 신호 처리 기능들을 실현하기 위해 조합 디지털 논리(1102)가 사용될 수 있다. SMOA의 제1 스테이지 상에서 임의의 공통 모드 성분들을 억제하고 공통 모드 제거 요구사항들을 완화시키기 위해 SMOA(1104)에 의해 출력되는 디지털 신호들이 디지털적으로 차감될 수 있다.
예를 들어, 일부 실시예들에 따른, SMOA를 포함하는 회로에서 공통 모드 제거를 향상시키기 위해 디지털 논리를 사용하는 것이 도 23에 예시되어 있다. 도시된 바와 같이, 이 디지털 논리는 입력들(A 및 B)에서 차동 SMOA의 출력들을 수신할 수 있다. 이 논리는 이어서 출력
Figure pct00006
및
Figure pct00007
를 생성할 수 있고, 여기서
Figure pct00008
는 A와 반전된 B의 논리 AND(logical AND)를 나타내고, 여기서
Figure pct00009
는 B와 반전된 A의 논리 AND를 나타낸다.
SMOA에 의해 생성된 개별 스위치 모드 신호들의 레일간 특성으로 인해, SMOA의 출력들의 디지털 영역으로의 변환은, 도 12에 도시된 바와 같이, D-플립플롭(D-Flip Flop)들(1202)의 사용에 의한 출력들의 시간 샘플링 동작에 의해 수행될 수 있다. SMOA의 출력들의 아날로그 영역으로의 재구성은 똑같은 크기의 출력 저항기들을 통해 출력들을 합산하는 것에 의해 수행될 수 있다.
일부 실시예들에서, 도 21 및 도 22에 도시된 바와 같이, FIR 필터링은, 도 6 및 도 7과 관련하여 앞서 기술한 바와 같이, 디지털 영역으로의 변환과 함께 구현될 수 있다. 도 21에 예시된 바와 같이, SMOA의 출력이 지연을 사용해 하나의 D-플립플롭에 그리고 지연을 사용함이 없이 다른 D-플립플롭에 제공될 수 있다. 하나의 D-플립플롭의 신호에 유입되는 지연은 결합된 출력에서 FIR 필터링을 수행한다. 다른 접근법에서, 도 22에 도시된 바와 같이, SMOA의 출력이 2 개의 D-플립플롭들에 제공될 수 있고, D-플립플롭들을 클럭킹하는 데 사용되는 클럭 신호는 D-플립플롭들 중 하나의 D-플립플롭에서 다른 D-플립플롭에 대해 지연될 수 있다. D-플립플롭들 중 하나의 D-플립플롭의 클럭에 유입되는 지연은 결합된 출력에서 FIR 필터링을 수행한다.
일부 실시예들에서, 앞서 기술된 바와 같이, 하나 이상의 부하들을 구동하기 위해 SMOA의 출력에 하나 이상의 인버터들이 사용될 수 있다. 도 13에 도시된 바와 같이, 임의의 적당한 수의 이러한 인버터들이 SMOA의 출력으로부터 하나 이상의 부하들까지 직렬로 그리고/또는 병렬로 연결될 수 있다. 예를 들어, 단일의 인버터 - 그의 입력은 SMOA의 출력에 연결되어 있음 - 의 출력이 일련의 병렬 인버터들 - 각각이 동일하거나 상이한 부하들에 연결된 출력들을 가짐 - 에 연결될 수 있다. 다른 예로서, 일련의 병렬 인버터들 - 각각이 동일하거나 상이한 부하들에 연결된 출력들을 가짐 - 은 그의 입력들이 동일한 SMOA 출력에 연결될 수 있다.
일부 실시예들에 따르면, 연속 시간 파이프라인 방식 아날로그-디지털 변환기(ADC)가 하나 이상의 SMOA들을 사용하여 구현될 수 있다.
예를 들어, 도 14는 일부 실시예들에 따른, 연속 시간 파이프라인 방식 ADC 스테이지의 일 예(1400)를 나타낸 것이다. 예시된 바와 같이, 입력 신호 X1(t)가 노드(1402)에 수신된다. 예측 필터(1404)는 구성요소들(1404, 1406, 1408, 1410, 및 1412)을 포함하는 경로에서의 전파 지연을 보상하기 위해 입력 신호의 다음에 나올 값들을 예측하고, 입력 신호를 저 분해능 아날로그-디지털 변환기(ADC)(1406)에 제공한다. ADC(1406)는 이어서 그의 입력 신호를 디지털 형식으로 변환하고, 디지털-아날로그 변환기(digital to analog converter, DAC)(1408)는 그 결과 얻어진 신호를 다시 아날로그 형식으로 변환한다. DAC(1408)에 의해 출력되는 아날로그 신호는 이어서 저역 통과 필터(1410)에 의해 필터링되고, 저역 통과 필터(1410)는 DAC의 샘플링 주파수를 중심으로 한 DAC 복제 성분(DAC replica component)들을 필터링 제거한다. 저역 통과 필터의 출력은 이어서 저항기(1414)에 걸쳐 전압 강하를 야기함으로써 대응하는 잔차 전압(residue voltage)이 SMOA(1416)에의 입력에 존재하도록 하기 위해 전류원(1412)을 제어한다. SMOA(1416)는 이어서 스테이지 출력(X2(t))을 그 다음 파이프라인 방식 ADC 스테이지에 제공하기 위해 그리고 피드백 신호를 피드백 저항기(1420)를 통해 SMOA의 입력에 제공하기 위해 노드(1418)를 구동한다.
도 15를 참조하면, 일부 실시예들에 따른 SMOA를 포함하는 아날로그-디지털 변환기(ADC)의 다른 예(1500)가 도시되어 있다. 예시된 바와 같이, ADC(1500)는 제1 스테이지(1502) 및 제2 스테이지(1504)를 포함한다.
제1 스테이지(1502)는 아날로그 입력(1501)을 N 개의 아날로그 FIR 필터들(1508)의 출력들에서의 2N 개의 이진 출력들로 변환한다. 이 이진 출력들의 절반은 FIR 필터 지연 요소들에 의해 지연되고, 절반은 지연되지 않으며, 이진 출력들은 입력 신호의 주파수 (fin), 그의 고조파들(kfin), 및 PWM 스퍼들(mfPWM+/-kfin)을 반영한다. SM-디지털 샘플링(SM-to-digital sampling)은 PWM 스퍼들을 나이키스트 대역(Nyquist band)으로 앨리어싱(alias)시킨다. 양자화 잡음이 PWM fin 스퍼들로 인한 것이기 때문에, 연속 시간 FIR 필터들(1510)이 ADC 분해능을 증가시키기 위해 D-플립플롭 샘플러들(1512) 이전에 제공된다. 예를 들어, N=8, fPWM=2GHz, 및 2-탭 FIR 필터(two-tap FIR filter)(1508)를 사용하는 경우, 우세 구동기 출력 스퍼(dominant driver output spur)들은 K.4GHz에 있고; 샘플링할 때, 이 스퍼들은 신호 대역 내로 앨리어싱되며 17-레벨 ADC가 달성된다. 가변 분해능을 달성하기 위해, 피드백 루프 밖의 구동기 출력에 있는 부가의 4-탭 FIR 필터(1510)가 4 및 8 GHz의 홀수 배수들에서의 변조 스퍼들을 억제하여 우세 스퍼들을 K.16GHz로 이동시키는 데 사용될 수 있다. 시간 영역에서, 유한한 FIR 노치 대역폭들로 인해, 정보가 샘플링 이전에 느리게 변하는 신호들에 대해 65 개의 레벨들로 표현되고, 65-레벨 ADC가 실현된다.
일부 실시예들에 따른 SMOA를 포함하는 아날로그-디지털 변환기(ADC)의 또 다른 예(1600)가 도 16에 도시되어 있다. 예시된 바와 같이, ADC는 프로그램 가능 이득 구동기(PGD)를 형성하는 SM-PGD 부분(1602) 및 SM-ADC 부분(1604)을 포함한다.
PGD는 저항 피드백을 갖는 SMOA(1606)를 사용한다. SMOA의 제1 스테이지는 공통 소스 증폭기(common-source amplifier)이고; 클래스-D 출력 스테이지는 아날로그-이진 레벨 변환을 위해 보통의 펄스 폭 변조(PWM)를 사용한다. SMOA 출력은 변조 주파수(fPWM)를 중심으로 한 측파대(sideband)들에 PWM 변조 스퍼들을 갖는다. 피드백에 있을 때, SMOA의 저주파수 출력은 OTA의 저주파수 출력과 일치하고; PWM 스퍼들이 억제되지 않고 fPWM >> fUGB(증폭기 단위 이득 주파수(amplifier unity-gain frequency))일 때 피드백에 의해 무시된다. 클래스-D 출력 스테이지로 인해, 최대 허용 출력 스윙(maximum allowed output swing, MAS)은 Vppd=2Vdd(1-2tminfPWM)이고, 여기서 tmin은 전파될 수 있는 가장 작은 펄스의 폭이고; 나노스케일 CMOS에서 Vppd
Figure pct00010
2Vdd이다. 큰 MAS는 제1 스테이지의 잡음 및 전력 요구사항들을 완화시킨다.
도 16의 SMOA(1606)는 일부 실시예들에 따른 도 17의 SMOA(1700)에 의해 도시된 바와 같이 구현될 수 있다. 예시된 바와 같이, 로컬 공통 모드 피드백(common mode feedback, CMFB)을 갖는 의사 차동, 보디 바이어스된 공통 소스 트랜스컨덕터(pseudo-differential, body-biased, common source transconductor)(gm1)(1702)는 가상 접지 전압(VG)을 전류로 변환하고, 스위칭 차동 쌍이 이 전류에 fPWM/N의 구형파 전류(±IPWM)를 부가한다. 양 전류가 gm1의 높은 DC 이득으로 인해 적분되고, 그 결과, 전압
Figure pct00011
이 얻어지며, 여기서 제1 항은 PWM 변조기의 기준 전압이고 r(t)는 50% ±1 삼각파이고 제2 스테이지 이득은, 0과 Vref 사이에서 스위칭될 때, APWM=VreffPWMCPWM/NIPWM이다. Vref(이 실시예에서, Vdd와 같음)는 ADC 기준 전압(reference)이고 대체로 DC 전류를 공급하는 데 그 이유는 피드백 회로망 및 부하가 저항성이기 때문이다. 단위 이득 대역폭(unity gain bandwidth, UGB)을 설정하기 위한 그리고 PWM 변조기에 대한 커패시터들은 PWM 램프들이 공통 모드에서 발생하도록 차동 슬라이스들(Φ0 & Φ4 | Φ1 & Φ5 | ...)에 걸쳐 커패시터들(CUGB)을 배치하는 것에 의해 독립적으로 제어될 수 있다. 직렬 저항 Rz를 CUGB에 추가하는 것에 의해, 위상 여유(phase margin)를 향상시키기 위해 SMOA 루프 이득에 영점(zero)이 위치된다. STG_ref가 차동 증폭기들의 캐스케이드를 사용하여 차동적으로 슬라이싱되고(S<x>, x=0-7), 그 결과 의사 차동 CMOS 신호들이 로컬 CMFB 루프에 의해 Vdd/2의 공통 모드에 유지된다. FIR 지연 셀들은 조정 가능 전류 제한 인버터(tunable, current-starved inverter)들이고, 16 개의 이진 신호들이 피드백 및 포워드 저항기들을 구동하기 전에 강력 인버터(strong inverter)들에 의해 버퍼링된다. 16 개의 이진 신호들이 저항 결합(resistively combined)되어 아날로그 출력 DRVout에 나타난다.
일부 실시예들에 따르면, 각각이 2 개의 8상 SMOA들(SMOA1 및 SMOA2)을 포함하는, 2 개의 Tow-Thomas Biquad들을 포함하는 4차 연속 시간 Butterworth 필터가 제공될 수 있다. 일부 실시예들에서, 외부에서 피드된 2.4GHz 클럭을 8로 분주하는 것에 의해 8 개의 클럭 위상들이 온칩으로 발생될 수 있다. SMOA들 각각은 병렬로 되어 있는 8 개의 똑같은 단위 셀들로 이루어져 있고, 각각은 8상 PWM 변조기를 구현하기 위해 상이한 클럭 위상 φ<0:7>으로 동작한다. 각각의 단위 셀은 트랜스컨덕터(Gm1s) 및 그에 뒤이은 PWM 변조기를 포함한다. Gm1s들은 잡음 요구사항들에 적절한 크기로 되어 있다. PWM 기준 전압 램프는, 전류 스티어링 차동 쌍을 사용하여, Gm1s의 출력에 연결된 커패시터를 충전시키고 방전시키는 것에 의해 발생된다. Gm1s의 출력 신호 전류가 동일한 커패시터로 스티어링된다. PWM 변조기는 3 개의 차동 쌍들의 캐스케이드로서 구현되는 연속 시간 비교기 및 그에 뒤이은 출력 부하를 구동하는 인버터들이다.
SMOA 적분기들에 대한 폐루프 UGB는 400MHz에 중심이 오게 설계되어 있다. 8상 PWM 변조기는 300MHz로 동작하고, 제1 변조 스퍼를 2.4GHz로 밀어낸다. 일부 실시예들에서, PWM 변조기들 간의 위상 불일치들에 대한 교정을 가능하게 하기 위해 8 개의 위상들이 프로그램 가능 지연 셀들에 의해 조정 가능하다. 1-탭 FIR 필터링이 또한 각각의 위상의 출력에서 지연 셀들에 의해 수행될 수 있고, 그 결과 16 개의 신호 스트림들이 얻어질 수 있다. 결합된 출력에 대해 2.4GHz에 노치를 생성하도록 지연들이 조정되고, 따라서 제1 유효 변조 스퍼(significant modulation spur)가 4.8GHz에서 발생한다. 위상 및 이득 정합 8상 PWM 시스템에서, 4.8GHz 성분을 감쇠시키기 위해 SMOA의 출력에 뒤이어서 간단한 RC 저역 통과 필터가 있을 수 있고, 따라서 아주 선형인 광대역 스펙트럼을 제공한다. 0.6V까지의 동작을 가능하게 하기 위해, Gm1s가, 테일 전류원(tail-current source)을 사용함이 없이, 의사 차동 텔레스코픽 OTA로서 구현되지만, 바이어스 전류는 보디 미러링에 의해 제어된다. Gm1s의 출력에서의 디지털적으로 조정 가능한 직렬 RC는 우세 극점(dominant pole) 및 안정화 영점(stabilizing zero)을 형성한다. Gm1s의 출력에 있는 UGB 제한 커패시터들은 PWM 전류원에 대해서는 공통 모드에 있는 것처럼 보이지만 입력 신호에 대해서는 차동 모드에 있는 것처럼 보이게 연결되며, 따라서 보다 작고 보다 낮은 잡음의 PWM 전류가 사용될 수 있다. PWM 클럭 위상들 φ<0,3>, φ<1,4> 등은 180도 위상이 벗어나 있으며, 노드들 Vopi<0>, Voni<3> 및 Vopi<3>, Voni<0> 사이에 UGB 커패시터들을 연결시키는 것에 의해, 이들은 PWM 전류원에 부담을 주지 않는 반면, 입력 신호 경로는 변하지 않은 채로 있다.
일부 실시예들에서, SMOA의 다수의 위상들 사이의 불일치는 PWM 변조 주파수의 배수들에서 변조 스퍼들의 불완전한 제거를 가져올 수 있다. 예를 들어, SMOA들의 제1 스테이지의 이득들의 불일치, SMOA들의 PWM 변조기들의 이득들의 불일치(예컨대, 삼각파 기준 파형들의 진폭에서의 불일치에 의해 야기됨), SMOA들의 각각의 제1 스테이지에서의 오프셋들의 불일치, SMOA들의 변조기 슬라이서들에서의 오프셋들의 불일치, 및 PWM 기준 파형들의 전파에서의 타이밍의 불일치는 이 불일치들의 원인들 중 일부를 구성한다.
도 20은 일부 실시예들에 따른, 이러한 불일치들을 보상하는 회로들을 포함하는 SMOA의 일 예(2000)를 나타낸 것이다. 도시된 바와 같이, SMOA(2000)는 앞서 기술된 불일치들에 의해 야기되는 오차를 반영하는 오차 전류를 발생시키기 위해 저항기(Rerr1)(2002) 및 저항기(Rerr2)(2004)를 사용하는 16상 SMOA이다. SMOA의 제i 위상에서, Rerr1 및 Rerr2에 의해 발생되는 오차 전류는 다음과 같음을 알 수 있다:
Figure pct00012
이 오차 전류는 전류 버퍼(current buffer)(2006)(트랜지스터들(M0 내지 M5) 및 전류원들(Ibias)을 가짐)에 피드되고 커패시터(Cfix)(2008) 상에서 누적되어 증폭된다. 증폭된 오차는 트랜스컨덕터(gmfix)(2010) 및 저항기(Rfix)(2012)를 통해 전압(vfix<i>)으로 변환된다. 다른 불일치들이 없는 경우, 오프셋들의 억제는 전류 버퍼로부터 달성 가능한 가장 작은 출력 임피던스(Routbuf)(2014)에 의해 제한된다. 이것은 아주 낮은 주파수들에서의 오차 증폭기의 이득을 Routbuf (Rerr1+Rerr2)로 제한하고 따라서 SMOA의 제i 위상 출력에서의 잔차 출력 오프셋(residual output offset)을 대략 voff<i>(Rerr1+Rerr2)/(gmfixRfixRoutbuf)로 제한한다.
도 20의 SMOA 유닛(Φ1)에 도시된 연결들이 이와 유사하게 SMOA 유닛들(Φ2 내지 Φ16)에서도 행해질 것임을 잘 알 것이다. 예를 들어, 도 20에 도시된 바와 같이, SMOA 유닛(Φ1)에서 연결들이 행해지는 방식과 유사하게. 연결들(2014)이 SMOA 유닛들(Φ2 내지 Φ16)에서의 저항기들(Rerr1+Rerr2)에 연결될 것이다.
본 발명이 이상의 예시적인 실시예들에 기술되고 예시되어 있지만, 본 개시 내용이 예로서 이루어진 것에 불과하는 것과, 이하의 청구항들에 의해서만 제한되는 본 발명의 사상 및 범주를 벗어남이 없이, 본 발명의 구현 상세들에서의 수많은 변경들이 행해질 수 있다는 것을 잘 알 것이다. 개시된 실시예들의 특징들이 다양한 방식들로 결합되고 재배열될 수 있다.

Claims (71)

  1. 회로에 있어서,
    출력을 가지는 증폭기;
    상기 증폭기의 상기 출력에 결합된 입력을 가지며 제1 주기적 기준 신호 파형을 사용하는 제1 펄스 폭 변조기(pulse width modulator, PWM); 및
    상기 증폭기의 상기 출력에 결합된 입력을 가지며 제2 주기적 기준 신호 파형 - 상기 제2 주기적 기준 신호 파형은 상기 제1 주기적 기준 신호 파형으로부터 180도 위상이 벗어나 있음 - 을 사용하는 제2 PWM을 포함하는, 회로.
  2. 제1항에 있어서, 상기 증폭기는 연산 트랜스컨덕턴스 증폭기(operational transconductance amplifier)인 것인, 회로.
  3. 제1항에 있어서, 상기 제1 주기적 기준 신호 파형 및 상기 제2 주기적 기준 신호 파형 중 적어도 하나는 삼각 파형인 것인, 회로.
  4. 제1항에 있어서, 상기 제1 주기적 기준 신호 파형 및 상기 제2 주기적 기준 신호 파형 중 적어도 하나는 톱니 파형인 것인, 회로.
  5. 제1항에 있어서, 상기 제1 PWM은 상기 제1 주기적 기준 신호 파형의 소스에 결합되어 있는 비교기를 포함하는 것인, 회로.
  6. 제5항에 있어서, 상기 비교기는 연속 시간 비교기인 것인, 회로.
  7. 제1항에 있어서, 상기 제2 PWM은 상기 제2 주기적 기준 신호 파형의 소스에 결합되어 있는 비교기를 포함하는 것인, 회로.
  8. 제7항에 있어서, 상기 비교기는 연속 시간 비교기인 것인, 회로.
  9. 제1항에 있어서, 상기 제1 PWM은 출력을 가지며, 상기 회로는 상기 제1 PWM의 상기 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 가지는 플립플롭을 추가로 포함하는, 회로.
  10. 제1항에 있어서, 상기 제1 PWM은 PWM 출력을 가지며, 상기 회로는,
    지연된 출력을 생성하는 상기 PWM 출력의 상기 출력에 결합된 지연 디바이스;
    상기 PWM 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 지연된 출력에 결합된 데이터 입력 및 상기 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  11. 제1항에 있어서, 상기 제1 PWM은 PWM 출력을 가지며, 상기 회로는,
    상기 PWM 출력에 결합된 데이터 입력 및 제1 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 PWM 출력에 결합된 데이터 입력 및 상기 제1 클럭 신호에 대해 위상 천이되어 있는 제2 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  12. 회로에 있어서,
    출력을 가지는 증폭기; 및
    각각이 상기 증폭기의 상기 출력에 결합된 입력을 가지며 복수의 주기적 기준 신호 파형들 - 상기 복수의 주기적 기준 신호 파형들은 위상이 천이되어 있음 - 중 대응하는 고유의 주기적 기준 신호 파형을 사용하는 복수의 펄스 폭 변조기(PWM)들을 포함하는, 회로.
  13. 제12항에 있어서, 상기 복수의 주기적 기준 신호 파형들은 똑같이 위상이 천이되어 있는 것인, 회로.
  14. 제12항에 있어서, 상기 복수의 주기적 기준 신호 파형들은 2π/N만큼 위상이 천이되어 있고, N은 상기 복수의 주기적 기준 신호 파형들의 개수인 것인, 회로.
  15. 제12항에 있어서, 상기 증폭기는 연산 트랜스컨덕턴스 증폭기인 것인, 회로.
  16. 제12항에 있어서, 상기 복수의 주기적 기준 신호 파형들 중 적어도 하나는 삼각 파형인 것인, 회로.
  17. 제12항에 있어서, 상기 복수의 주기적 기준 신호 파형들 중 적어도 하나는 톱니 파형인 것인, 회로.
  18. 제12항에 있어서, 상기 복수의 PWM들 중 적어도 하나는 상기 복수의 주기적 기준 신호 파형들 중 상기 대응하는 고유의 주기적 기준 신호 파형의 소스에 결합되어 있는 비교기를 포함하는 것인, 회로.
  19. 제18항에 있어서, 상기 비교기는 연속 시간 비교기인 것인, 회로.
  20. 제12항에 있어서, 상기 복수의 PWM들 중 하나의 PWM은 출력을 가지며, 상기 회로는 상기 복수의 PWM들 중 상기 하나의 PWM의 상기 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 갖는 플립플롭을 추가로 포함하는, 회로.
  21. 제12항에 있어서, 상기 복수의 PWM들 중 하나의 PWM은 PWM 출력을 가지며, 상기 회로는,
    지연된 출력을 생성하는 상기 PWM 출력의 상기 출력에 결합된 지연 디바이스;
    상기 PWM 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 지연된 출력에 결합된 데이터 입력 및 상기 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  22. 제12항에 있어서, 상기 복수의 PWM들 중 하나의 PWM은 PWM 출력을 가지며, 상기 회로는,
    상기 PWM 출력에 결합된 데이터 입력 및 제1 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 PWM 출력에 결합된 데이터 입력 및 상기 제1 클럭 신호에 대해 위상 천이되어 있는 제2 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  23. 회로에 있어서,
    출력을 가지는 증폭기; 및
    각각이 상기 증폭기의 상기 출력에 결합된 복수의 입력들을 가지며 복수의 주기적 기준 신호 파형들 - 상기 복수의 주기적 기준 신호 파형들은 위상이 천이되어 있음 - 을 사용하는 다상 펄스 폭 변조기(multiphase pulse width modulator, MPWM)을 포함하는, 회로.
  24. 제23항에 있어서, 상기 복수의 주기적 기준 신호 파형들은 똑같이 위상이 천이되어 있는 것인, 회로.
  25. 제23항에 있어서, 상기 복수의 주기적 기준 신호 파형들은 2π/N만큼 위상이 천이되어 있고, N은 상기 복수의 주기적 기준 신호 파형들의 개수인 것인, 회로.
  26. 제23항에 있어서, 상기 증폭기는 연산 트랜스컨덕턴스 증폭기인 것인, 회로.
  27. 제23항에 있어서, 상기 복수의 주기적 기준 신호 파형들 중 적어도 하나는 삼각 파형인 것인, 회로.
  28. 제23항에 있어서, 상기 복수의 주기적 기준 신호 파형들 중 적어도 하나는 톱니 파형인 것인, 회로.
  29. 제23항에 있어서, 상기 MPWM은 상기 복수의 주기적 기준 신호 파형들 중 하나에 결합되어 있는 비교기를 포함하는 것인, 회로.
  30. 제29항에 있어서, 상기 비교기는 연속 시간 비교기인 것인, 회로.
  31. 제23항에 있어서, 상기 MPWM은 출력을 가지며, 상기 회로는 상기 MPWM의 상기 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 갖는 플립플롭을 추가로 포함하는, 회로.
  32. 제23항에 있어서, 상기 MPWM은 PWM 출력을 가지며, 상기 회로는,
    지연된 출력을 생성하는 상기 PWM 출력의 상기 출력에 결합된 지연 디바이스;
    상기 PWM 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 지연된 출력에 결합된 데이터 입력 및 상기 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  33. 제23항에 있어서, 상기 MPWM은 PWM 출력을 가지며, 상기 회로는,
    상기 PWM 출력에 결합된 데이터 입력 및 제1 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 PWM 출력에 결합된 데이터 입력 및 상기 제1 클럭 신호에 대해 위상 천이되어 있는 제2 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  34. 회로에 있어서,
    제1 출력 및 제2 출력을 가지는 증폭기;
    각각이 상기 증폭기의 상기 제1 출력에 결합된 입력을 가지며 제1 주기적 기준 신호 파형 쌍 - 상기 제1 주기적 기준 신호 파형 쌍 중 제1 주기적 기준 신호 파형은 상기 제1 주기적 기준 신호 파형 쌍 중 제2 주기적 기준 신호 파형으로부터 180도 위상이 벗어나 있음 - 중 대응하는 고유의 주기적 기준 신호 파형을 사용하는 제1 펄스 폭 변조기(PWM) 쌍; 및
    각각이 상기 증폭기의 상기 제2 출력에 결합된 입력을 가지며 제2 주기적 기준 신호 파형 쌍 - 상기 제2 주기적 기준 신호 파형 쌍 중 제1 주기적 기준 신호 파형은 상기 제2 주기적 기준 신호 파형 쌍 중 제2 주기적 기준 신호 파형으로부터 180도 위상이 벗어나 있음 - 중 대응하는 고유의 주기적 기준 신호 파형을 사용하는 제2 펄스 폭 변조기 쌍을 포함하는, 회로.
  35. 제34항에 있어서, 상기 제1 주기적 기준 신호 파형 쌍 중 하나의 주기적 기준 신호 파형은 상기 제2 주기적 기준 신호 파형 쌍 중 하나의 주기적 기준 신호 파형에 대응하는 것인, 회로.
  36. 제34항에 있어서, 상기 증폭기는 연산 트랜스컨덕턴스 증폭기인 것인, 회로.
  37. 제34항에 있어서, 상기 제1 주기적 기준 신호 파형 쌍 중 적어도 하나의 주기적 기준 신호 파형은 삼각 파형인 것인, 회로.
  38. 제34항에 있어서, 상기 제2 주기적 기준 신호 파형 쌍 중 적어도 하나의 주기적 기준 신호 파형은 삼각 파형인 것인, 회로.
  39. 제34항에 있어서, 상기 제1 주기적 기준 신호 파형 쌍 중 적어도 하나의 주기적 기준 신호 파형은 톱니 파형인 것인, 회로.
  40. 제34항에 있어서, 상기 제2 주기적 기준 신호 파형 쌍 중 적어도 하나의 주기적 기준 신호 파형은 톱니 파형인 것인, 회로.
  41. 제34항에 있어서, 상기 제1 펄스 폭 변조기 쌍 중 적어도 하나의 펄스 폭 변조기는 상기 제1 주기적 기준 신호 파형 쌍 중 상기 대응하는 고유의 주기적 기준 신호 파형의 소스에 결합되어 있는 비교기를 포함하는 것인, 회로.
  42. 제41항에 있어서, 상기 비교기는 연속 시간 비교기인 것인, 회로.
  43. 제34항에 있어서, 상기 제1 PWM 쌍 중 하나의 PWM은 출력을 가지며, 상기 회로는 상기 제1 PWM 쌍 중 상기 하나의 PWM의 상기 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 갖는 플립플롭을 추가로 포함하는, 회로.
  44. 제34항에 있어서, 상기 제1 PWM 쌍 중 하나의 PWM은 PWM 출력을 가지며, 상기 회로는,
    지연된 출력을 생성하는 상기 PWM 출력의 상기 출력에 결합된 지연 디바이스;
    상기 PWM 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 지연된 출력에 결합된 데이터 입력 및 상기 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  45. 제34항에 있어서, 상기 제1 PWM 쌍 중 하나의 PWM은 PWM 출력을 가지며, 상기 회로는,
    상기 PWM 출력에 결합된 데이터 입력 및 제1 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 PWM 출력에 결합된 데이터 입력 및 상기 제1 클럭 신호에 대해 위상 천이되어 있는 제2 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  46. 회로에 있어서,
    제1 출력 및 제2 출력을 가지는 증폭기;
    각각이 상기 증폭기의 상기 제1 출력에 결합된 입력을 가지며 제1 복수의 주기적 기준 신호 파형들 - 상기 제1 복수의 주기적 기준 신호 파형들은 위상이 천이되어 있음 - 중 대응하는 고유의 주기적 기준 신호 파형을 사용하는 제1 복수의 펄스 폭 변조기(PWM)들; 및
    각각이 상기 증폭기의 상기 제2 출력에 결합된 입력을 가지며 제2 복수의 주기적 기준 신호 파형들 - 상기 제2 복수의 주기적 기준 신호 파형들은 위상이 천이되어 있음 - 중 대응하는 고유의 주기적 기준 신호 파형을 사용하는 제2 복수의 펄스 폭 변조기들을 포함하는, 회로.
  47. 제46항에 있어서, 상기 제1 복수의 주기적 기준 신호 파형들 각각은 상기 제2 복수의 주기적 기준 신호 파형들 중 고유의 주기적 기준 신호 파형에 대응하는 것인, 회로.
  48. 제46항에 있어서,
    상기 제1 복수의 펄스 폭 변조기들 중 하나의 펄스 폭 변조기의 출력에 결합된 제1 입력에서 제1 논리 값을 그리고 상기 제2 복수의 펄스 폭 변조기들 중 하나의 펄스 폭 변조기의 출력에 결합된 제2 입력에서 제2 논리 값을 수신하고 - 상기 제1 복수의 펄스 폭 변조기들 중 상기 하나의 펄스 폭 변조기는, 상기 제2 복수의 펄스 폭 변조기들 중 상기 하나의 펄스 폭 변조기에 의해 사용되는 제2 복수의 주기적 기준 신호 파형들 중 대응하는 고유의 주기적 기준 신호 파형으로부터 위상이 천이되어 있는 제1 복수의 주기적 기준 신호 파형들 중 대응하는 고유의 주기적 기준 신호 파형을 사용함 - ;
    상기 제1 논리 값과 상기 제2 논리 값의 반전된 값의 논리 AND를 제1 출력에서 생성하며;
    상기 제1 논리 값의 반전된 값과 상기 제2 논리 값의 논리 AND를 제2 출력에서 생성하는 디지털 논리를 추가로 포함하는, 회로.
  49. 회로에 있어서,
    제1 출력 및 제2 출력을 가지는 증폭기;
    각각이 상기 증폭기의 상기 제1 출력에 결합된 복수의 입력들을 가지며 제1 복수의 주기적 기준 신호 파형들 - 상기 제1 복수의 주기적 기준 신호 파형들은 위상이 천이되어 있음 - 중 대응하는 고유의 주기적 기준 신호 파형을 사용하는 제1 다상 펄스 폭 변조기(MPWM); 및
    각각이 상기 증폭기의 상기 제2 출력에 결합된 복수의 입력들을 가지며 제2 복수의 주기적 기준 신호 파형들 - 상기 제2 복수의 주기적 기준 신호 파형들은 위상이 천이되어 있음 - 중 대응하는 고유의 주기적 기준 신호 파형을 사용하는 제2 다상 펄스 폭 변조기를 포함하는, 회로.
  50. 제49항에 있어서, 상기 제1 복수의 주기적 기준 신호 파형들 각각은 상기 제2 복수의 주기적 기준 신호 파형들 중 고유의 주기적 기준 신호 파형에 대응하는 것인, 회로.
  51. 제49항에 있어서, 상기 제1 MPWM은 출력을 가지며, 상기 회로는 상기 제1 MPWM의 상기 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 갖는 플립플롭을 추가로 포함하는, 회로.
  52. 제49항에 있어서, 상기 제1 MPWM은 PWM 출력을 가지며, 상기 회로는,
    지연된 출력을 생성하는 상기 PWM 출력의 상기 출력에 결합된 지연 디바이스;
    상기 PWM 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 지연된 출력에 결합된 데이터 입력 및 상기 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  53. 제49항에 있어서, 상기 제1 MPWM은 PWM 출력을 가지며, 상기 회로는,
    상기 PWM 출력에 결합된 데이터 입력 및 제1 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 PWM 출력에 결합된 데이터 입력 및 상기 제1 클럭 신호에 대해 위상 천이되어 있는 제2 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  54. 회로에 있어서,
    제1 출력 및 제2 출력을 가지는 증폭기;
    상기 증폭기의 상기 제1 출력에 결합된 입력을 가지며 제1 주기적 기준 신호 파형을 사용하는 제1 펄스 폭 변조기(PWM); 및
    상기 증폭기의 상기 제2 출력에 결합된 입력을 가지며 상기 제1 주기적 기준 신호 파형을 사용하는 제2 펄스 폭 변조기를 포함하는, 회로.
  55. 제54항에 있어서,
    상기 증폭기의 상기 제1 출력에 결합된 입력을 가지며 상기 제1 주기적 기준 신호 파형으로부터 90도 위상이 벗어나 있는 제2 주기적 기준 신호 파형을 사용하는 제3 펄스 폭 변조기; 및
    상기 증폭기의 상기 제2 출력에 결합된 입력을 가지며 상기 제2 주기적 기준 신호 파형을 사용하는 제4 펄스 폭 변조기를 추가로 포함하는, 회로.
  56. 제54항에 있어서, 상기 제1 PWM은 출력을 가지며, 상기 회로는 상기 제1 PWM의 상기 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 갖는 플립플롭을 추가로 포함하는, 회로.
  57. 제54항에 있어서, 상기 제1 PWM은 PWM 출력을 가지며, 상기 회로는,
    지연된 출력을 생성하는 상기 PWM 출력의 상기 출력에 결합된 지연 디바이스;
    상기 PWM 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 지연된 출력에 결합된 데이터 입력 및 상기 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  58. 제54항에 있어서, 상기 제1 PWM은 PWM 출력을 가지며, 상기 회로는,
    상기 PWM 출력에 결합된 데이터 입력 및 제1 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 PWM 출력에 결합된 데이터 입력 및 상기 제1 클럭 신호에 대해 위상 천이되어 있는 제2 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  59. 회로에 있어서,
    제1 출력 및 제2 출력을 가지는 증폭기;
    복수의 펄스 폭 변조기 그룹들을 포함하고, 상기 그룹들 각각은,
    상기 증폭기의 상기 제1 출력에 결합된 입력을 가지며 복수의 주기적 기준 신호 파형들 중 대응하는 고유의 주기적 기준 신호 파형을 사용하는 제1 펄스 폭 변조기(PWM); 및
    상기 증폭기의 상기 제2 출력에 결합된 입력을 가지며 상기 복수의 주기적 기준 신호 파형들 - 상기 복수의 주기적 기준 신호 파형들은 위상이 천이되어 있음 - 중 상기 대응하는 고유의 주기적 기준 신호 파형을 사용하는 제2 펄스 폭 변조기를 포함하는 것인, 회로.
  60. 제59항에 있어서, 상기 복수의 주기적 기준 신호 파형들은 π/N만큼 위상이 천이되어 있고, N은 상기 복수의 주기적 기준 신호 파형들의 개수인 것인, 회로.
  61. 제59항에 있어서, 상기 제1 PWM은 출력을 가지며, 상기 회로는 상기 제1 PWM의 상기 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 갖는 플립플롭을 추가로 포함하는, 회로.
  62. 제59항에 있어서, 상기 제1 PWM은 PWM 출력을 가지며, 상기 회로는,
    지연된 출력을 생성하는 상기 PWM 출력의 상기 출력에 결합된 지연 디바이스;
    상기 PWM 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 지연된 출력에 결합된 데이터 입력 및 상기 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  63. 제59항에 있어서, 상기 제1 PWM은 PWM 출력을 가지며, 상기 회로는,
    상기 PWM 출력에 결합된 데이터 입력 및 제1 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 PWM 출력에 결합된 데이터 입력 및 상기 제1 클럭 신호에 대해 위상 천이되어 있는 제2 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  64. 회로에 있어서,
    제1 구형파를 수신하는 제1 입력, 제2 구형파 - 상기 제2 구형파는 상기 제1 구형파로부터 180도 위상이 벗어나 있음 - 를 수신하는 제2 입력, 제1 출력, 및 제2 출력을 가지는 제1 차동 트랜스컨덕터(differential transconductor);
    상기 제1 차동 트랜스컨덕터의 상기 제1 출력에 결합된 제1 출력 및 상기 제1 차동 트랜스컨덕터의 상기 제2 출력에 결합된 제2 출력을 가지는 제2 차동 트랜스컨덕터; 및
    상기 제1 차동 트랜스컨덕터의 상기 제1 출력에 결합된 제1 입력 및 상기 제2 차동 트랜스컨덕터의 상기 제2 출력에 결합된 제2 입력을 가지는 차동 비교기를 포함하는, 회로.
  65. 제64항에 있어서, 상기 제1 차동 트랜스컨덕터의 상기 제1 출력과 상기 제2 차동 트랜스컨덕터의 상기 제2 출력 사이에 결합된 적어도 하나의 커패시터를 추가로 포함하는, 회로.
  66. 제64항에 있어서, 상기 차동 비교기는 출력을 가지며, 상기 회로는 상기 차동 비교기의 상기 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 갖는 플립플롭을 추가로 포함하는, 회로.
  67. 제64항에 있어서, 상기 차동 비교기는 차동 비교기 출력을 가지며, 상기 회로는,
    지연된 출력을 생성하는 상기 차동 비교기 출력의 상기 출력에 결합된 지연 디바이스;
    상기 차동 비교기 출력에 결합된 데이터 입력 및 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 지연된 출력에 결합된 데이터 입력 및 상기 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  68. 제64항에 있어서, 상기 차동 비교기는 차동 비교기 출력을 가지며, 상기 회로는,
    상기 차동 비교기 출력에 결합된 데이터 입력 및 제1 클럭 신호에 결합된 클럭 입력을 가지는 제1 플립플롭; 및
    상기 차동 비교기 출력에 결합된 데이터 입력 및 상기 제1 클럭 신호에 대해 위상 천이되어 있는 제2 클럭 신호에 결합된 클럭 입력을 가지는 제2 플립플롭을 추가로 포함하는, 회로.
  69. 회로에 있어서,
    신호를 수신하고;
    제1 출력을 생성하기 위해 상기 신호에 주기적 기준 신호 파형을 부가하며;
    제2 출력을 생성하기 위해 상기 제1 출력을 시불변 기준(non-time-varying reference)과 비교하는 하드웨어 신호 처리기를 포함하는, 회로.
  70. 제69항에 있어서, 상기 하드웨어 신호 처리기는 또한,
    구형파를 수신하고;
    상기 주기적 기준 신호 파형을 생성하기 위해 상기 구형파를 적분하는 것인, 회로.
  71. 제69항에 있어서, 상기 주기적 기준 신호 파형은 삼각 파형인 것인, 회로.
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