DE102013015274A1 - Techniken zur Verlustleistungs- und Chipflächenreduktion von integrierten Schaltkreisen - Google Patents

Abstract

Die Erfindung betrifft einen Delta-Sigma-Analog-Digital-Wandler zur Umwandlung eines analogen Eingangssignals (A+) in ein digitales Ausgangssignal (D+), umfassend: – ein Filter (20), welches das analoge Eingangsignal filtert, – einen durch ein Taktsignal (Ck) getakteten Quantisierer (30), welcher das durch das Filter (20) abgegebene gefilterte analoge Signal zur Erzeugung des digitalen Ausgangssignals quantisiert, und – eine Rückkopplungsanordnung (40) mit wenigstens einem FIR-Digital-Analog-Wandler (44-1), welche dem Filter (20) wenigstens ein analoges Rückkoppelsignal auf Basis des digitalen Ausgangssignals (D+) zuführt, wobei die Rückkopplungsanordnung (40) zur Erzeugung eines einem Tiefpass-gefilterten verzögerten Ausgangssignal des Quantisierers (30) entsprechenden Rückkoppelsignals einen ersten FIR-Digital-Analog-Wandler (44-1) umfasst, dem das digitale Ausgangssignal (D+) des Quantisierers (30) über ein Verzögerungsglied (42-1) mit einer Verzögerung zugeführt wird. Ein zweiter FIR-Digital-Analog-Wandler (44-2) sorgt für eine Stabilisierung des Delta-Sigma-Analog-Digital-Wandlers bei geringerer Chipfläche und Verlustleistung als bisherige Lösungen. Die Erfindung betrifft weiterhin eine Filterschaltung basierend auf Operationsverstärkern zur Realisierung einer Übertragungsfunktion wenigstens erster Ordnung, umfassend: – eine Einkoppelanordnung (61), – eine Rückkopplungsanordnung (62), und – einem Operationsverstärker (63), welchem ein Referenzpotenzial (Vref) an einem nicht-invertierenden Eingang und ein Spannungssignal (Vn) durch die Einkoppelanordnung und die Rückkoppelanordnung an einem invertierenden Eingang zugeführt wird und welcher ein Spannungsausgangssignal (Vout) derart bereitstellt, dass der Wechselspannungsanteil des Spannungssignals (Vn) am invertierenden Eingang unterdrückt wird. Eine negative Impedanz (Rneg) sorgt für geringere Anforderungen an die Verstärkung des Operationsverstärkers (63) als in bisherigen Lösungen. Die Erfindung betrifft weiterhin einen Delta-Sigma-Analog-Digital-Wandler (80-1) zur Umwandlung eines analogen Eingangssignals (A+) in ein digitales Ausgangssignal (D+), umfassend: – ein Filter (20), welches das analoge Eingangsignal filtert, – einen durch ein Taktsignal (Ck) getakteten Quantisierer (30), welcher das durch das Filter (20) abgegebene gefilterte analoge Signal zur Erzeugung des digitalen Ausgangssignals quantisiert, und – eine Rückkopplungsanordnung (40) mit wenigstens einem FIR-Digital-Analog-Wandler, welche dem Filter (20) wenigstens ein analoges Rückkoppelsignal auf Basis des digitalen Ausgangssignals (D+) zuführt. Ein zweiter gleichartiger Delta-Sigma-Analog-Digital-Wandler (80-2) sorgt für einen höheren Signal-zu-Rausch-Abstand und eine höhere Linearität als in bisherigen Single-Ended Delta-Sigma-Analog-Digital-Wandlern.

Description

• Die vorliegende Erfindung betrifft einen zeitkontinuierlichen Delta-Sigma-analog-Digital-Wandler nach dem Oberbegriff der Ansprüche 1, 4 und 7.
• Im Folgenden werden neuartige Schaltungskonzepte für die Realisierung verlustleistungs- und flächeneffizienter zeitkontinuierlicher ΣΔ-Analog-Digital-Umsetzer (ADC) in UDSM (ultra deep submicron) CMOS gezeigt: Ein resonanter Integrator 3. Ordnung mit Verlustkompensation bestehend aus nur einem Operationsverstärker (Opamp), ein Inverter-basierter Opamp mit digital unterstützter Arbeitspunkteinstellung und Gleichtaktregelung, eine pseudodifferenzielle Modulatortopologie mit quasi-1.5-Bit Quantisierung und FIR-DACs (finite impulse response – digital to analog converter) mit passiver zeitdiskreter Kompensation. Ein hochkompakter 41.4 fJ/conv.-step, 77 dB-SFDR, 1.1 V ADC wurde realisiert, um die Wirksamkeit dieser Konzepte zu demonstrieren. Der gesamte aktive analoge Schaltungsteil in diesem minimalistischen Modulator 3. Ordnung besteht aus lediglich 10 CMOS Invertern.
• In der Vergangenheit wurden zeitkontinuierliche ΣΔ-Modulatoren wie z. B. in [1] mit großflächigen und verlusleistungsträchtigen Integratoren und Multibit-Quantisierern realisiert, um eine dem Stand der Technik entsprechende FoM (figure of merit) bei Bandbreiten (BW) von mehr als 10 MHz zu erzielen. Aktuelle Entwürfe, die auf Integratoren höherer Ordnung wie z. B. in [2], Ein-Bit FIR-DACs bei hohen Abtastraten wie z. B. in [3] und digital unterstützter DAC Linearitätskorrektur wie z. B. in [4, 5] basieren, demonstrierten eine geringere FoM bei deutlich kleinerer Chipfläche. In dieser Beschreibung werden neuartige Techniken gezeigt, die weitere Verbesserungen ermöglichen:
  Leistungs- und Flächenreduktion durch einen Ein-Opamp Integrator 3. Ordnung anstelle einer Kaskade von drei Integratoren wurde bereits in [2] vorgeschlagen. Dieses nichtresonante Schleifenfilter lässt jedoch keine Optimierung der Nullstellen in der Rauschübertragungsfunktion (NTF – noise transfer function) für maximalen Signal-Rauschabstand (SNR – signal to noise ratio) zu. In dieser Beschreibung wird ein neuartiger resonanter Ein-Opamp Integrator 3. Ordnung gezeigt, mit dessen Hilfe diese Limitierung überwunden werden kann.
• Die Verlustleistung der Schleifenfilter RC-Integratoren hängt vom erforderlichen Verstärkungsbandbreiteprodukt (GBW – gain bandwidth product) der Opamps ab, welches in aktuellen Publikationen durch Kompensation des durch endliches GBW Produkt hervorgerufenen ELD (excess loop delay) wie z. B. in [1, 4, 5] oder durch Unterstützung der Opamps mit Strom-DACs wie z. B. in [3] reduziert wurde. Daneben spielt jedoch auch der tolerierbare Verlust des Integrators, der wiederum die erforderliche DC-Verstärkung des Opamps bestimmt, eine wichtige Rolle für die Verlustleistung, denn das GBW Produkt verringert sich mit steigender DC-Verstärkung bei konstanter Verlustleistung. Dies wird besonders bei niedriger Versorgungsspannung deutlich. Hier wird im Allgemeinen die Kaskadierung von Stufen bevorzugt aufgrund des bei niedriger Versorgungsspannung oft ungenügenden Aussteuerbereichs von den sonst üblichen Kaskodestufen. Es wird eine neuartige auf negativen Widerständen basierende Verlustkompensationstechnik gezeigt, die auch bei geringen Versorgungsspannungen funktioniert und sich gut für die Technologieskalierung hin zu immer kleineren Strukturen mit reduzierter intrinsischer Transistorverstärkung eignet, da sie das erforderliche DC-gain des Opamps reduziert. Dies stellt einen Weg dar, die immer schneller werdenden Transistoren bei immer kleiner werdender intrinsischer Verstärkung in modernen Halbleitertechnologien besser auszunutzen. Diese neuartige Technik ermöglichte die Implementierung eines Integrators 3. Ordnung in z. B. einem 65 nm CMOS Prozess mit einem minimalistischen Opamp, der nur aus einer sehr schnellen Inverterstufe besteht. Der Arbeitspunkt des Inverters kann gegen Variationen von Prozess, Versorgungsspannung und Temperatur (PVT) durch eine neuartige digital unterstützte Regelung der Transistor-Bulk Potenziale stabilisiert werden.
• Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen mit Bezug auf die beigefügten Zeichnungen weiter beschrieben. Es stellen dar:
• 1 ein Funktionsblockdiagramm eines Pseudodifferenziellen ADC basierend auf zwei zeitkontinuierlichen single-ended ΣΔ-Modulatoren.
• 2 ein Blockschaltbild eines resonanten Ein-Opamp-Integrators 3. Ordnung.
• 3a.) eine Verlustkompensationstechnik und b.) einen implementierter Integrator 3. Ordnung.
• 4 eine differenzielle und eine Gleichtakt-Rauschübertragungsfunktion (NTF).
• 5a.) ein ISI-freier FIR-DAC 1 für den negativen Halb-ADC und b.) für den positiven Halb-ADC.
• 6 einen Kompensations-FIR-DAC 2 mit Aussteuerungsminimierung, Kompensation des parasitären Pols und lastfreier Subtraktion mithilfe eines differenziellen Komparators.
• 7 ein Rauschleistungsdichtespektrum (PSD) des differenziellen und des Gleichtakt-Ausgangssignals.
• 8 einen differenziellen SN(D)R (BW = 10 MHz) Sweep mit einem 1 MHz Testsignal.
• 9 eine Die-Micrographie des Testchips in 65 nm CMOS.
• Traditionell kommen in zeitkontinuierliche Hochleistungs-ΣΔ-ADCs volldifferenzielle Operationsverstärker zum Einsatz. Allerdings erfordern volldifferenzielle Inverter-basierte Operationsverstärker zusätzliche Stufen zur Gleichtaktunterdrückung und zur Gleichtaktausgangsarbeitspunkteinstellung. Stattdessen wird eine neuartige pseudodifferenzielle Modulatortopologie gezeigt, die zusätzliche Inverterstufen durch implizite Gleichtaktausgangsarbeitspunktregelung mittels quantisierter single-ended Rückkopplung (1) vermeidet. Zwei stark dekorrelierte Quantisierer ergeben lineare quasi-1.5-Bit-Quantisierung mit hoher Gleichtaktunterdrückung durch digitale Subtraktion. Eine Linearisierungstechnik für single-ended, Ein-Bit NRZ-DACs (Non-Return-to-Zero DACs) vermeidet durch Intersymbol-Interferenz (ISI) verursachte Nichtlinearität.
• FIR-DACs unterdrücken spektral geformtes Quantisierungsrauschen durch eine Tiefpass-Übertragungsfunktion. Dies resultiert in hoher Takt-Jitter-Toleranz und reduziert die Schleifenfilter-Linearitätsanforderungen. Ein-Bit-DACs pro FIR Tap garantieren dabei inhärente Linearität. Das ermöglicht die Realisierung kompakterer und energieeffizienterer Modulatoren als vergleichbare Modulatorentwürfe mit Multibit-DACs, die eine aufwändige Linearisierung erfordern. Für die Schleifenstabilität muss die FIR-Übertragungsfunktion durch Wiederherstellen des unterdrückten Teils des quantisierten Signals kompensiert werden. In kürzlich publizierten Entwürfen wie z. B. in [3] hat man diese Kompensation im zeitkontinuierlichen Schleifenfilter realisiert. Zur Reduzierung der Opamp-Geschwindigkeitsanforderungen wird als neuartiger Ansatz, nur das langsame FIR-tiefpassgefilterte DAC-Ausgangssignal im zeitkontinuierlichen Schleifenfilter verarbeitet. Die Rückkopplung der schnellen Quantisierersignalkomponenten wird durch eine passive zeitdiskrete Schleife direkt um den Quantisierer realisiert. Die Subtraktion wird durch einen differenziellen Komparator durchgeführt, um die Last am Schleifenfilterausgang zu reduzieren.
• Der Integrator in 2 besteht aus einem Einspeisenetzwerk (feed-in), einer Bandsperre (notch) und einem Hochpass-Netzwerk (high-pass). Die Bandsperre definiert den Nenner der Übertragungsfunktion und damit die Resonanzfrequenz. Das Hochpass-Netzwerk definiert ein grundlegendes Zählerpolynom zweiter Ordnung mit rein reellen Wurzeln.
• Es kann zu einem beliebigen Polynom zweiter Ordnung mit komplexen Wurzeln durch das Einspeisenetzwerk modifiziert werden. Getrennte Einspeisenetzwerke (nicht dargestellt) für das analoge Eingangssignal und das digitale Rückkopplungssignal ermöglichen die Signal-Übertragungsfunktion (STF – signal transfer function) unabhängig von der NTF zu entwerfen (wird in diesem Testchip-Entwurf nicht verwendet). Die CXX Bandsperren-Konfiguration aus [6] wurde aufgrund ihres niedrigen thermischen Rauschens ausgewählt. Durch Wahl von z. B. C_a = C und R_a = R / 3 ergibt sich der analytische Ausdruck für die resonante Übertragungsfunktion 3. Ordnung (bei idealem Operationsverstärker) zu

  
• Endliche DC-Verstärkung des Operationsverstärkers in 3a verursacht verlustbehaftete Integration, weil Spannungsaussteuerung bei niedriger Frequenz des virtuellen Masseknotens V_n den Strom durch den Einspeisewiderstand R_i degeneriert. Verwendung einer Trankonduktanzstufe (im Folgenden kurz: gm-Stufe) mit hohem Ausgangswiderstand statt R_i würde diesen Verlust auf Kosten reduzierter Integratorlinearität vermeiden. Jedoch kann ein unendlicher Ausgangswiderstand des Einspeisungsnetzwerks auch durch Hinzufügen eines negativen Widerstands R_neg = –R_i erzielt werden. Dies erhält die hohe Linearität des Integrators, weil jede Nichtlinearität der aktiven Stufe, die durch R_neg dargestellt wird, nur eine geringe Aussteuerung durch V_n sieht. Die Verstärkung des eingangsbezogenen Operationsverstärkerrauschens wird ebenfalls deutlich reduziert.
• In 3b wird das Konzept der Verlustkompensation für den implementierten Integrator 3. Ordnung dargestellt. Die Grundidee ist dieselbe wie in 3a: unendliche Ausgangsimpedanz des Einspeisenetzwerks verhindert die Beeinflussung eingespeister Ströme durch Aussteuerung von V_n. Ein negativer Widerstand gegen Masse für den R_i Einspeisepfad wird durch eine Inverter-basierte gm-Stufe erzeugt, die mit dem virtuellen Masseknoten des gegenüberliegenden Halb-ADCs (durch die Verstärkungsstufe mit Gain –1 gekennzeichnet) kreuzgekoppelt ist. Bei den Hochpass-Einspeisungspfaden werden Verstärker mit Gain 1 durch R_x, R_f und gm-Stufen so realisiert, dass beide Anschlüsse der Kondensatoren C_x, C_f der Aussteuerung von V_n folgen. Dies verhindert, dass Ströme über C_x, C_f fließen. Das resultierende Breitbandstromquellenverhalten erhöht nicht nur die DC-Verstärkung, sondern auch die Güte des Resonators. Für optimale Ergebnisse muss die Impedanz des Rückkopplungsnetzes Z_b durch eine Parallelimpedanz –Z_b kompensiert werden. Diese Kompensationsimpedanz kann annähernd durch geringfügige Erhöhung der Invertersteilheit (gm) im Einspeisenetzwerk gewonnen werden.
• Integrator-Verlustkompensation bietet die zusätzliche Verstärkung, die notwendig ist, um einen einzelnen CMOS-Inverter anstatt eines mehrstufigen Operationsverstärkers im Schleifenfilter verwenden zu können. Selbst-Kaskodierung wurde bei den Invertern in 3b angewendet, um das erforderliche gm zu Widerstands-Matching, das die erreichbare Verstärkungserhöhung über Verlustkompensation bestimmt, zu reduzieren. Der Inverter besteht aus zusammengesetzten Transistoren, die jeweils einen Stapel von vier unterschiedlichen Transistorarten (sog. Devices) mit sukzessive abnehmenden Schwellenspannungen an beiden Versorgungsspannungsschienen enthalten. Alle 5 Inverter in 3b wurden mit den gleichen Einheitszellen auf gemeinsamen Bulks implementiert. Die DC-Verstärkung dieser Inverter hängt stark von ihrer Ausgangsspannung ab und weist ein Maximum um den Kipppunkt auf. Eine digital unterstützte Kipppunktregelung wurde implementiert, um die erforderliche DC-Verstärkung unter PVT- und Gleichtakt-Eingangsspannungsschwankungen garantieren zu können: Mit der gleichen DC-Wandlungsverstärkung für DAC 1 und 2 in 1 und Steuerung der globalen Bulk-Potentiale V_bulkp, V_bulkn (3b) in der Weise, dass das mittlere Gleichtaktdigitalsignal

  

  zu Null wird, gleicht die mittleren Gleichtaktspannungen an:

  

  Tabelle 1: Bulk-Regelalgorithmus

  
• Dies zwingt die Inverter dazu in der Nähe ihres Kipppunktes zu arbeiten: V_out = V_n = V_in (4)
• Zur gleichen Zeit wird das Einheitszellen-gm durch einen digitalen Algorithmus (Tab. 1) abgeglichen, der kontinuierlich

  

  überwacht und V_bulkn in einem Bereich der von 0–500 mV und V_bulkp in einem Bereich von 600 mV–1,1 V jeweils über zwei passive 7-Bit R2R-DACs (nicht gezeigt) steuert. Umschalten der globalen Referenzspannung V_gmtest in 3b zwischen zwei Spannungen, die durch Widerstandsteiler aus VDD abgeleitet werden (nicht gezeigt) erlaubt es, das gm der Einheitszelle zu extrahieren, da die Umwandlungsverstärkung

  

  proportional zu gmR_i ist.
• Für reduzierte ELD, die durch endliche GBW hervorgerufen wird, wird der aufsummierte Hochfrequenz-Quantisierungsrauschstrom in das Rückkopplungsnetzwerk durch den Hochpasspfad C_h und R_h = R_i∥_f∥(–R_x) am Inverterausgang in 3b bereitgestellt. Dies entlastet den Operationsverstärker in einer ähnlichen Weise wie die in [3] vorgeschlagene Operationsverstärkerunterstützungs-Technik (assited-opamp technique).
• Anstelle der Verwendung von volldifferenziellen Schaltungsblöcken wird ein neuartiger pseudo-differenzieller Modulator gezeigt, der aus zwei Single-ended-Modulatoren (1) besteht. Die Gleichtakt-Ausgangsspannung des Schleifenfilters wird implizit durch zwei Single-ended-Quantisierer-DAC-Rückkopplungsschleifen definiert. Jedoch ist diese Spannung im Gegensatz zu einem volldifferenziell aufgebauten Modulator in dieser Topologie nicht konstant, sondern wird überlagert von Quantisierungsrauschen und folgt der Gleichtaktspannungsaussteuerung am ADC-Eingang aufgrund der Kipppunktregelung.
• Das Rauschen in beiden single-ended Modulatoren ist stark dekorreliert, da beide Modulatoren nur am Schleifenfilter schwach gekoppelt sind. Die resultierende Verbesserung von 3 dB im SNR bei der digitalen Subtraktion entspricht einer quasi-1.5-Bit-Quantisierung, die nicht durch Mismatch-induzierte Out-of-Band-Intermodulation von Rauschen an den DAC-Stufen beeinträchtigt wird. Mismatch der beiden Halb-ADCs führt jedoch zu Gleich-zu-Gegentakt-Umwandlung, d. h. in-Band-Gleichtakt-Quantisierungsrauschen verschlechtert das Differenzausgangssignal D_out. Die Gleichtakt-NTF ist weniger ausgeprägt als die Differenz-NTF (4), weil das Schleifenfilter nur für Gegentaktaussteuerung eine Resonanz aufweist und die Integrator-Verlustkompensation nur im Gegentaktbetrieb funktioniert. Das erforderliche Matching der beiden Halb-ADCs wird in einer Näherung erster Ordnung durch das maximale Verhältnis der In-Band-PSDs bei Gleich- und Gegentaktaussteuerung bestimmt. Im Testchip-Entwurf entsprach dies einer Bauteile-Matching-Anforderung von lediglich 3%.
• Die DACs 1 und 2 in 1 werden als Ein-Bit halb-digitale NRZ-FIR-DACs mit Inverter-Widerstand Taps für hohe Linearität, geringes Rauschen und gute Skalierbarkeit in UDSM CMOS implementiert. Ein Single-Ended-Betrieb von NRZ-DACs führt jedoch zu ISI-induzierter Nichtlinearität. Eine neuartige Linearisierungstechnik für DAC 1 wird gezeigt, die in der Lage ist, die ISI-bedingten Fehlerladungen am Integrator in ein Gleichtaktsignal umzuwandeln: In 5 wurden alle Single-ended-Taps in zwei differenzielle Taps (gekennzeichnet mit 'd') und zwei single-ended Taps (gekennzeichnet mit 'c') aufgeteilt. Matching stellt sicher, dass die differenziellen Taps frei von ISI sind, während die ISI-Verzerrungen der Gleichtakt-Taps durch digitale Subtraktion eliminiert werden. Diese Struktur bleibt ein Single-ended-DAC in jedem Halb-ADC, da die unteren Taps in 5a und die oberen Taps in 5b aufgrund entgegengesetzter Polarität nicht beitragen. Jede der Einspeisewiderstände in 3b stellt die Ausgangsimpedanz eines linearisierten FIR-DACs dar. Die –1 Verstärkungsstufe, die R_x und R_h treibt wird durch Invertierung von D₊ und D_– und den Austausch von A₊ und A_– in 5 realisiert. Alle FIR-DACs basieren auf einem gemeinsamen 6-Stufen-Schieberegister (nicht dargestellt). Das Eingangssignal von DAC 1 in 1 wird um 0,5 Abtastperioden verzögert um die Auswirkungen von Quantisierer-Metastabilität auf den ersten FIR-Tap zu reduzieren. Diese Verzögerung und die FIR-Übertragungsfunktion des DAC 1 werden durch eine schnelle zeitdiskrete Rückkopplungsschleife um den Quantisierer mit DAC 2 kompensiert. Die kleine Schleifenverstärkung verlangt intuitiv nach einer passiven Umsetzung durch ein Widerstandsnetzwerk, das die FIR-Taps aufsummiert und das ADC-Eingangssignal hinzuaddiert um die Aussteuerung am Schleifenfilter zu minimieren [7]. Durchführung der Single-Ended Subtraktion mit beiden Eingängen eines dynamischen getakteten Komparators vermeidet ohmsche Last am Schleifenfilter-Inverter-Operationsverstärker für hohe DC-Verstärkung und geringen Stromverbrauch (6). Kleine parallele Kondensatoren C_c wurden an den FIR Taps hinzugefügt, um die begrenzte BW der Poly-Widerstände und die parasitäre Kapazität C_par am Komparatoreingang zu kompensieren. Es wurden Entwurfstechniken vorgestellt, um die Leistungs- und Flächeneffizienz von zeitkontinuierlichen ΣΔ-ADCs in Ultra-Deep-Submikron-CMOS zu verbessern. Ein Testchip wurde zur Verifikation dieser Konzepte mit einer minimalistischen aktiven analogen Sektion von nur 10 CMOS-Inverter realisiert. Er belegt 0.039 mm² in 65 nm CMOS (9) und verbraucht 1.82 mW aus einer 1,1 V Versorgungsspannung. 7 zeigt die Rauschleistungsdichte (PSD – power spectral density) des aufgenommenen Bitstroms für ein –3.8 dBFS-Testsignal und 8 zeigt das SN(D)R (signal to noise and distortion ratio) als Funktion der Eingangsamplitude. Die gemessenen Spitzen-SNR/SNDR sind 69.3 dB/68.6 dB, der SFDR (spurious free dynamic range) ist 77 dB und Tabelle 2: Performance-Auflistung und Vergleich mit bisherigen Publikationen.

  

  die

  

  ist 41.4 fJ/conv.-step. Tab. 2 vergleicht die Leistung dieses Design mit zeitkontinuierlichen ΣΔ-ADCs, die dem Stand der Technik entsprechen. Dieser ADC ist einer der kleinsten und leistungseffizientesten Entwürfe bei einer BW von mehr als 10 MHz, die bisher veröffentlicht wurden.
• [1] G. Mitteregger, et al., "A 14b 20 mW 640 MHz CMOS CT ΔΣ ADC with 20 MHz Signal BW and 12b ENOB," IEEE ISSCC Dig. Tech. Papers, pp. 131–140, Feb., 2006.
• [2] K. Matsukawa, et al., "A 10 MHz BW 50 fJ/conv. continuous time delta-sigma modulator with high-order single-opamp integrator using optimization-based design method," IEEE Symposium on VLSI Circuits, pp. 160–161, Juni, 2012.
• [3] P. Shettigar, S. Pavan, "A 15 mW 3.6 GS/s CT-delta-sigma ADC with 36 MHz BW and 83 dB DR in 90 nm CMOS," IEEE ISSCC Dig. Tech. Papers, pp. 156–158, Feb., 2012.
• [4] P. Witte, et al., "A 72 dB-DR delta-sigma CT modulator using digitally estimated auxiliary DAC linearization achieving 88 fJ/conv in a 25 MHz BW," IEEE ISSCC Dig. Tech. Papers, pp. 472–474, Feb., 2012.
• [5] Yun-Shiang Shu, et al., "A 28 fJ/conv-step CT Delta-Sigma Modulator with 78 dB DR and 18 MHz BW in 28 nm CMOS Using a Highly Digital Multibit Quantizer," IEEE ISSCC Dig. Tech. Papers, pp. 268–269, Feb., 2013.
• [6] S. Zeller, et al., "A 9th-order continuous time delta-sigma-ADC with x-coupled differential single-opamp resonators," IEEE MWSCAS, pp. 1-4, Aug., 2011.
• [7] J. Silva, et al., "Wideband low-distortion delta-sigma ADC topology," IEEE Electronics Letters, vol. 37, No. 12, pp. 737–738, Juni 2001.
• ZITATE ENTHALTEN IN DER BESCHREIBUNG
• Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
• Zitierte Nicht-Patentliteratur
• G. Mitteregger, et al., ”A 14b 20 mW 640 MHz CMOS CT ΔΣ ADC with 20 MHz Signal BW and 12b ENOB,” IEEE ISSCC Dig. Tech. Papers, pp. 131–140, Feb., 2006 [0027]
• K. Matsukawa, et al., ”A 10 MHz BW 50 fJ/conv. continuous time delta-sigma modulator with high-order single-opamp integrator using optimization-based design method,” IEEE Symposium on VLSI Circuits, pp. 160–161, Juni, 2012 [0027]
• P. Shettigar, S. Pavan, ”A 15 mW 3.6 GS/s CT-delta-sigma ADC with 36 MHz BW and 83 dB DR in 90 nm CMOS,” IEEE ISSCC Dig. Tech. Papers, pp. 156–158, Feb., 2012 [0027]
• P. Witte, et al., ”A 72 dB-DR delta-sigma CT modulator using digitally estimated auxiliary DAC linearization achieving 88 fJ/conv in a 25 MHz BW,” IEEE ISSCC Dig. Tech. Papers, pp. 472–474, Feb., 2012 [0027]
• Yun-Shiang Shu, et al., ”A 28 fJ/conv-step CT Delta-Sigma Modulator with 78 dB DR and 18 MHz BW in 28 nm CMOS Using a Highly Digital Multibit Quantizer,” IEEE ISSCC Dig. Tech. Papers, pp. 268–269, Feb., 2013 [0027]
• S. Zeller, et al., ”A 9th-order continuous time delta-sigma-ADC with x-coupled differential single-opamp resonators,” IEEE MWSCAS, pp. 1-4, Aug., 2011 [0027]
• J. Silva, et al., ”Wideband low-distortion delta-sigma ADC topology,” IEEE Electronics Letters, vol. 37, No. 12, pp. 737–738, Juni 2001 [0027]

Claims (10)

1. Delta-Sigma-Analog-Digital-Wandler (80-1) zur Umwandlung eines analogen Eingangssignals (A+) in ein digitales Ausgangssignal (D+), umfassend: – ein Filter (20), welches das analoge Eingangsignal filtert, – einen durch ein Taktsignal (Ck) getakteten Quantisierer (30), welcher das durch das Filter (20) abgegebene gefilterte analoge Signal zur Erzeugung des digitalen Ausgangssignals quantisiert, und – eine Rückkopplungsanordnung (40) mit wenigstens einem FIR-Digital-Analog-Wandler (44-1), welche dem Filter (20) wenigstens ein analoges Rückkoppelsignal auf Basis des digitalen Ausgangssignals (D+) zuführt, wobei die Rückkopplungsanordnung (40) zur Erzeugung eines einem Tiefpass-gefilterten verzögerten Ausgangssignal des Quantisierers (30) entsprechenden Rückkoppelsignals einen ersten FIR-Digital-Analog-Wandler (44-1) umfasst, dem das digitale Ausgangssignal (D+) des Quantisierers (30) über ein Verzögerungsglied (42-1) mit einer Verzögerung zugeführt wird, dadurch gekennzeichnet, dass die Rückkopplungsanordnung (40) einen zweiten FIR-Digital-Analog-Wandler (44-2) umfasst, welchem das digitale Ausgangssignal (D+) zugeführt wird, wobei die Differenz des analogen Ausgangssignals des Filters (Vout+) und des invertierten analogen Ausgangssignals des zweiten FIR-Digital-Analog-Wandlers (Vcmp+) dem Quantisierer zugeführt wird.
2. Wandler nach Anspruch 1, wobei das invertierte analogen Ausgangssignal des zweiten FIR-Digital-Analog-Wandlers und das Eingangssignal (A+) einem analogen Addierer (46) zugeführt werden, bevor das Ausgangssignal des Addierers (Vcmp+) dem Quantisierer (30) zugeführt wird.
3. Wandler nach Anspruch 1, wobei die FIR-Koeffizienten-Abgriffe des zweiten FIR-Digital-Analog-Wandlers (44-2) je eine Serienschaltung aus einem Inverter (55) und einer Parallelschaltung eines Widerstands (56) und eines Kondensators (53) umfassen und einem gemeinsamen Netzwerkknoten (52) zugeführt werden um die FIR-Koeffizienten zu summieren.
4. Filterschaltung basierend auf Operationsverstärkern zur Realisierung einer Übertragungsfunktion wenigstens erster Ordnung, umfassend: – eine Einkoppelanordnung (61), – eine Rückkopplungsanordnung (62), und – einem Operationsverstärker (63), welchem ein Referenzpotenzial (Vref) an einem nicht-invertierenden Eingang und ein Spannungssignal (Vn) durch die Einkoppelanordnung und die Rückkoppelanordnung an einem invertierenden Eingang zugeführt wird und welcher ein Spannungsausgangssignal (Vout) derart bereitstellt, dass der Wechselspannungsanteil des Spannungssignals (Vn) am invertierenden Eingang unterdrückt wird, dadurch gekennzeichnet, dass eine negative Impedanz (Rneg) zwischen dem invertierenden Eingang und dem Referenzpotenzial (Vref) vorgesehen ist, um eine gesamte in der Schaltung wirksame Impedanz zwischen dem invertierenden und dem nicht-invertierenden Eingang des Operationsverstärkers zu erhöhen.
5. Filterschaltung nach Anspruch 4, wobei die gesamte Schaltung differenziell ausgeführt ist.
6. Delta-Sigma-Analog-Digital-Wandler (80-1) zur Umwandlung eines analogen Eingangssignals (A+) in ein digitales Ausgangssignal (D+), umfassend: – ein Filter (20), welches das analoge Eingangsignal filtert, – einen durch ein Taktsignal (Ck) getakteten Quantisierer (30), welcher das durch das Filter (20) abgegebene gefilterte analoge Signal zur Erzeugung des digitalen Ausgangssignals quantisiert, und – eine Rückkopplungsanordnung (40) mit wenigstens einem FIR-Digital-Analog-Wandler, welche dem Filter (20) wenigstens ein analoges Rückkoppelsignal auf Basis des digitalen Ausgangssignals (D+) zuführt, dadurch gekennzeichnet, dass ein zweiter gleichartiger Delta-Sigma-Analog-Digital-Wandler (80-2) zur Umwandlung eines weiteren analogen Eingangssignals (A–) in ein digitales Ausgangssignal (D–) herangezogen wird und die beiden digitalen Ausgangssignale (D–, D+) wenigstens einem digitalen Addierer (48) oder einem digitalen Subtrahierer (47) zugeführt werden.
7. Delta-Sigma-Analog-Digital-Wandler nach Anspruch 7, wobei das Filter (20) einen Inverter-basierten Operationsverstärker (81) umfasst.
8. Delta-Sigma-Analog-Digital-Wandler nach Anspruch 7, wobei das Filter (20) in einer Rückkopplungsanordnung (82) wenigstens ein Notch-Netzwerk (83) umfasst.
9. Delta-Sigma-Analog-Digital-Wandler nach Anspruch 7, wobei dem Inverter-basierten Operationsverstärker (81) variable Bulk-Potenziale (Vbulkn, Vbulkp) zugeführt werden um die Arbeitspunkte der Transistoren einzustellen.
10. Delta-Sigma-Analog-Digital-Wandler nach Anspruch 7, wobei die FIR-Digital-Analog-Wandler je FIR-Koeffizienten-Abgriff (90) eine Anordnung aus drei nichtinvertierten Single-ended Digital-Analog-Wandlern (90-1, 90-2, 90-3) und einem invertierten Single-ended Digital-Analog-Wandler (90-4) umfassen um eine Linearisierung des differenziellen Ausgangssignals zu erreichen.

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