JP5490925B2 - 向上した雑音除去性を有するオーバーサンプリング連続時間型コンバータ - Google Patents

向上した雑音除去性を有するオーバーサンプリング連続時間型コンバータ Download PDF

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Description

【背景技術】
【０００１】
本発明は、請求項１乃至１３に記載の雑音除去性の改善されたオーバーサンプリング連続時間型コンバータを用いる装置及びその方法に関する。
【０００２】
連続時間型アナログ−デジタル・コンバータ（ＣＴ ＡＤＣ）及び連続時間型デジタル−アナログ・コンバータ（ＣＴ ＤＡＣ）は、サンプリングがフロントエンド回路で用いられない離散時間型のもの（ＤＴ ＡＤＣ及びＤＴ ＤＡＣ）とは区別される。もっと正確に言えば、連続時間型ＡＤＣの場合には、特定の形式のフィルタリング又はアナログ処理が、入力波形をサンプリング（又は格納）する前に、最終的なデジタル化の一部として用いられる。連続時間型ＤＡＣの場合には、サンプリングは用いられない。この連続時間の手法は、離散時間型コンバータの使用に比べて幾つかの利点を有する。例えば、連続時間型ＡＤＣ又はＤＡＣを用いる２つの利点は、結合される雑音に対する感度が低下することと、低電力の実現の可能性があることである。
【０００３】
連続時間型コンバータの電力及び雑音感度の利点は、それらの性能を離散時間型コンバータの性能と比較対照することにより理解できる。しかしながら、連続時間型ＤＡＣはクロックのジッタの影響を受けやすい。（ジッタとして現れる）高周波数位相雑音が、ＤＡＣを駆動するために用いられるクロック信号に存在するとき、クロック・スペクトル内の大きなスパー（spur）は、近くの周波数におけるＤＡＣ出力成分をベースバンド信号領域内に混合し、ＤＡＣの性能を劣化させてしまう。同様のことが連続時間型ＡＤＣにも言える。したがって、連続時間型ＤＡＣ／ＡＤＣのクロック信号により導入される雑音障害を軽減／除去することは、設計者にとって重要な課題である。
【０００４】
これに鑑み、本発明は、上述の欠点のうちの１又は複数を単独で又は任意の組合せで軽減、緩和又は除去する雑音除去性の改善されたオーバーサンプリング連続時間型コンバータを用いる装置及び関連する方法を提供することを目的とする。
【０００５】
これは、それぞれ請求項１及び１３に記載されたオーバーサンプリング連続時間型コンバータを用いる装置及び関連する方法により達成される。従属請求項は、対応する更なる発展及び改良に関する。
【先行技術文献】
【非特許文献１】OLIAEI, Sigma-Delta Modulator With Spectrally Shaped Feedback, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II: ANALOG AND DIGITAL SIGNAL ROCESSING, pp.５１８-５３０, VOL.５０, NO.９, SEPTEMBER ２００３
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、向上した雑音除去性を有するオーバーサンプリング連続時間型コンバータを提供する。
【課題を解決するための手段】
【０００７】
概して、一態様では、装置は、クロック源と、オーバーサンプリング連続時間型デジタル−アナログ・コンバータとを有する。クロック源は、クロック信号を生成し、クロック信号が生成される及び／又は送られるときに雑音信号が前記クロック信号に追加されうる。オーバーサンプリング連続時間型デジタル−アナログ・コンバータは、入力デジタル・データ・サンプルにノイズ・シェーピングを実行して中間データ・サンプルを提供するシグマ−デルタ変調器、前記中間データ・サンプルをフィルタリングしてフィルタリングされたサンプルを生成するフィルタであって、前記フィルタは、前記雑音信号又は前記雑音信号の成分の周波数を含む周波数領域において阻止帯域を有する伝達関数を有する、フィルタ、前記フィルタリングされたサンプルを出力アナログ信号に変換する連続時間型デジタル−アナログ・コンバータ、を有する。クロック信号又は前記クロック信号から得られた信号は、前記オーバーサンプリング連続時間型デジタル−アナログ・コンバータの１又は複数のコンポーネントにより用いられる。
【０００８】
装置の実装は、以下の特徴のうちの１又は複数を有してもよい。前記クロック信号が生成される及び／又は送られるときに、複数の周波数を有する雑音信号が、前記クロック信号に追加されてもよい。前記フィルタの伝達関数は、前記雑音信号又は前記雑音信号の成分の周波数に合致する周波数においてノッチを有する。前記クロック信号の中の雑音信号は、電力線、グランド線又は前記オーバーサンプリング連続時間型デジタル−アナログ・コンバータが配置される基盤を通じて、前記オーバーサンプリング連続時間型デジタル−アナログ・コンバータに結合されうる。前記フィルタの伝達関数は、前記雑音信号又は前記雑音信号の成分の周波数に合致する周波数においてノッチを有しうる。前記クロック源は、基準クロック周波数で動作する基準クロックを有する位相ロックド・ループを有し、前記フィルタの伝達関数の前記ノッチは、前記基準クロック周波数又は前記基準クロック周波数の高調波に合致する周波数に設定されうる。位相ロックド・ループは、整数Ｎ位相ロックド・ループを有しうる。位相ロックド・ループは、分数Ｎ位相ロックド・ループを有しうる。前記フィルタの伝達関数は、前記基準クロック周波数及び前記基準クロック周波数の高調波のうちの２以上に合致する周波数において複数のノッチを有しうる。前記クロック源は、基準クロック周波数で動作する基準クロックを有する遅延ロックド・ループを有し、前記フィルタの伝達関数の前記ノッチは、前記基準クロック周波数又は前記基準クロック周波数の高調波に合致する周波数に設定されうる。前記クロック源は、周期的に再較正される較正された発振器であってもよい。
【０００９】
前記入力デジタル・データ・サンプルは、関心のある周波数帯域内の周波数成分を有するアナログ信号と関連付けられ、前記シグマ−デルタ変調器は、前記入力データ・サンプルにノイズ・シェーピングを実行し、前記関心のある周波数帯域内の前記フィルタリングされたサンプルの量子化雑音を低減し、前記量子化雑音の一部を前記関心のある周波数帯域の外側に配置し、前記阻止帯域は、前記関心のある周波数帯域の外側にある。前記フィルタは、有限インパルス応答（ＦＩＲ）フィルタ、無限インパルス応答（ＩＩＲ）フィルタ又はＦＩＲフィルタとＩＩＲフィルタの組合せを有しうる。前記フィルタはｓｉｎｃフィルタを有しうる。前記フィルタはプログラマブル・フィルタを有しうる。前記プログラマブル・フィルタは、阻止帯域を前記雑音信号又は前記雑音信号の成分の周波数に合致させるよう選択される設定可能な係数を有しうる。前記フィルタの伝達関数は、ノッチを有し、前記ノッチの周波数を前記雑音信号又は前記雑音信号の成分の周波数に合致させるよう選択できる設定可能な係数を有しうる。前記雑音信号は、前記クロック源の外部の信号源により生成されうる。前記雑音信号の信号源は、チャージ・ポンプ又はスイッチド・モード電源を有しうる。前記フィルタ及び前記連続時間型デジタル−アナログ・コンバータは、一部分は有限インパルス応答デジタル−アナログ・コンバータとして統合されうる。前記フィルタは、前記連続時間型デジタル−アナログ・コンバータの一部として実装されうる。前記連続時間型デジタル−アナログ・コンバータは、前記フィルタリングされたサンプル内のデジタル・コードに基づいて選択される重み付けされた電流源を有しうる。
【００１０】
概して、別の態様では、装置は、クロック信号を生成するクロック源であって、前記クロック信号が生成される及び／又は送られるときに雑音信号が前記クロック信号に加えられる、クロック源、入力アナログ信号を出力デジタル信号に変換するオーバーサンプリング連続時間型アナログ−デジタル・コンバータを有する。前記オーバーサンプリング連続時間型アナログ−デジタル・コンバータは、第１の中間信号を量子化して前記出力デジタル信号を生成する量子化器、前記出力デジタル信号をフィルタリングして第１のフィルタリングされたデジタル信号を生成する第１のフィルタであって、該第１のフィルタは、前記雑音信号又は前記雑音信号の成分の周波数を含む周波数領域に阻止帯域を有する伝達関数を有する、第１のフィルタ、前記第１のフィルタリングされたデジタル信号を前記第１のフィルタリングされたデジタル信号の第１のアナログ表現に変換する第１のフィードバック連続時間型デジタル−アナログ・コンバータ、前記入力アナログ信号と前記第１のフィルタリングされたデジタル信号の前記第１のアナログ表現との間の差を表す第２の中間信号を生成する第１の回路、を有する。前記クロック信号又は前記クロック信号から得られた信号は、前記オーバーサンプリング連続時間型アナログ−デジタル・コンバータの１又は複数のコンポーネントにより用いられる。
【００１１】
装置の実装は、以下の特徴のうちの１又は複数を有してもよい。前記クロック信号が生成される及び／又は送られるときに、複数の周波数を有する雑音信号が、前記クロック信号に追加されてもよい。前記フィルタの伝達関数は、前記雑音信号又は前記雑音信号の成分の周波数に合致する周波数においてノッチを有しうる。前記クロック信号中の雑音信号は、電力線、グランド線又は前記オーバーサンプリング連続時間型アナログ−デジタル・コンバータが配置される基盤を通じて、前記オーバーサンプリング連続時間型アナログ−デジタル・コンバータに結合されうる。前記第１のフィルタの伝達関数は、前記雑音信号又は前記雑音信号の成分の周波数に合致する周波数においてノッチを有しうる。
【００１２】
前記クロック源は、基準クロック周波数で動作する基準クロックを有する位相ロックド・ループを有し、前記第１のフィルタの伝達関数の前記ノッチは、前記基準クロック周波数又は前記基準クロック周波数の高調波に合致する周波数を有しうる。前記位相ロックド・ループは、整数Ｎ位相ロックド・ループを有しうる。前記位相ロックド・ループは、分数Ｎ位相ロックド・ループを有しうる。前記第１のフィルタの伝達関数は、前記基準クロック周波数及び前記基準クロック周波数の高調波のうちの２以上に合致する周波数において複数のノッチを有しうる。前記クロック源は、基準クロック周波数で動作する基準クロックを有する遅延ロックド・ループを有し、前記第１のフィルタの伝達関数は、前記基準クロック周波数又は前記基準クロック周波数の高調波に合致する周波数においてノッチを有しうる。前記クロック源は、周期的に再較正される較正された発振器を有しうる。前記入力アナログ信号は、関心のある周波数帯域内の周波数成分を有しうる。
【００１３】
前記量子化器、前記第１のフィルタ、前記フィードバック連続時間型デジタル−アナログ・コンバータ及び前記第１の回路は、関心のある周波数帯域内の出力デジタル信号の量子化雑音を低減し及び一部の前記量子化雑音を前記関心のある周波数帯域の外側に配置するためにノイズ・シェーピングを実行するシグマ−デルタ変調器を形成しうる。前記阻止帯域は、前記関心のある周波数帯域の外側にある。前記第１のフィルタは、有限インパルス応答（ＦＩＲ）フィルタ、無限インパルス応答（ＩＩＲ）フィルタ又はＦＩＲフィルタとＩＩＲフィルタの組合せを有しうる。前記第１のフィルタはプログラマブル・フィルタを有しうる。前記プログラマブル・フィルタは、前記阻止帯域を前記雑音信号又は前記雑音信号の成分の周波数に合致させるよう選択される設定可能な係数を有しうる。前記第１のフィルタの伝達関数は、ノッチを有し、前記ノッチの周波数を前記雑音信号又は前記雑音信号の成分の周波数に合致させるよう選択できる設定可能な係数を有しうる。前記雑音信号は、前記クロック源の外部の信号源により生成されうる。前記雑音信号の信号源は、チャージ・ポンプ又はスイッチド・モード電源を有しうる。
【００１４】
前記装置は、前記出力デジタル信号をフィルタリングして第２のフィルタリングされたデジタル信号を生成する第２のフィルタ、前記第２のフィルタリングされたデジタル信号を前記第２のフィルタリングされたデジタル信号の第２のアナログ表現に変換する第２のフィードバック連続時間型デジタル−アナログ・コンバータ、前記第２の中間信号を処理したものと前記第２のフィルタリングされたデジタル信号の前記第２のアナログ表現との間の差を表す第３の中間信号を生成する第２の回路、有しうる。前記第１のフィルタはｓｉｎｃフィルタを有し、前記第２のフィルタは有限インパルス応答フィルタを有しうる。前記ｓｉｎｃフィルタは、前記ｓｉｎｃフィルタの伝達関数のノッチの周波数を前記雑音信号又は前記雑音信号の成分の周波数に合致させるよう選択される設定可能な係数を有するプログラマブル・フィルタを有しうる。前記第１のフィードバック連続時間型デジタル−アナログ・コンバータは、デジタル・コードに基づいて選択される重み付けされた電流源を有しうる。
【００１５】
概して、別の態様では、装置は、オーバーサンプリング連続時間型デジタル−アナログ・コンバータを有する。前記オーバーサンプリング連続時間型デジタル−アナログ・コンバータは、オーバーサンプリングされたデジタル信号をフィルタリングしてフィルタリングされたオーバーサンプリングされたデジタル信号を生成する第１のフィルタであって、該フィルタは、雑音信号の周波数を含む周波数領域に阻止帯域を有する伝達関数を有し、該阻止帯域は関心のある周波数領域の外側にある、第１のフィルタ、前記フィルタリングされたサンプルを第１のアナログ信号に変換する連続時間型デジタル−アナログ・コンバータ、前記第１のアナログ信号をフィルタリングして出力アナログ信号を生成する第２のフィルタであって、該第２のフィルタは、前記関心のある周波数帯域の外側の周波数を有する前記出力アナログ信号内の成分を低減する、第２のフィルタ、を備える。
【００１６】
前記装置の実装は、以下の特徴のうちの１又は複数を有してもよい。前記装置は、クロック信号を生成するクロック源であって、前記クロック信号が生成される及び／又は送られるときに位相雑音ピークが前記クロック信号の雑音レベルに追加されうる、クロック源、を有し、前記第１のフィルタの伝達関数は、前記雑音ピークの周波数に合致する周波数で生じるノッチを有する。サンプリング・コンポーネントは、シグマ−デルタ変調器を有しうる。
【００１７】
概して、別の態様では、装置は、入力アナログ信号を出力デジタル信号に変換するオーバーサンプリング連続時間型アナログ−デジタル・コンバータを有し、前記オーバーサンプリング連続時間型アナログ−デジタル・コンバータは、第１の中間信号を量子化して前記出力デジタル信号を生成する量子化器、前記出力デジタル信号をフィルタリングして第１のフィルタリングされたデジタル信号を生成する第１のフィルタであって、該第１のフィルタは、雑音信号の周波数を含む周波数領域に阻止帯域を有する伝達関数を有する、第１のフィルタ、前記第１のフィルタリングされたデジタル信号を前記第１のフィルタリングされたデジタル信号の第１のアナログ表現に変換する第１のフィードバック連続時間型デジタル−アナログ・コンバータ、前記入力アナログ信号と前記第１のフィルタリングされたデジタル信号の前記第１のアナログ表現との間の差を表す第２の中間信号を生成する第１の回路、を有する。
【００１８】
前記装置の実装は、以下の特徴のうちの１又は複数を有してもよい。前記装置は、クロック信号を生成するクロック源であって、前記クロック信号が生成される及び／又は送られるときに位相雑音ピークが前記クロック信号の雑音レベルに追加されうる、クロック源、を有し、前記第１のフィルタの伝達関数は、前記雑音ピークの少なくとも１つの周波数に合致する周波数で生じるノッチを有する。前記装置は、前記出力デジタル信号をフィルタリングして第２のフィルタリングされたデジタル信号を生成する第２のフィルタであって、該第２のフィルタは前記第１のフィルタにより生成されるフィードバック遅延を補償する、第２のフィルタ、前記第２のフィルタリングされたデジタル信号を第２のフィードバック・ループに供給される第３の中間信号に変換する第２のフィードバック連続時間型デジタル−アナログ・コンバータ、を有しうる。前記第１のフィルタはｓｉｎｃフィルタを有し、前記第２のフィルタは有限インパルス応答フィルタを有しうる。
【００１９】
概して、別の態様では、装置は、入力信号を前記入力信号と異なる形式を有する出力信号に変換するオーバーサンプリング連続時間型コンバータを有する。前記オーバーサンプリング連続時間型コンバータは、オーバーサンプリングされたデジタル信号をフィルタリングしてフィルタリングされた信号を生成するフィルタであって、前記フィルタは、雑音信号の周波数を含む周波数領域に阻止帯域を有する伝達関数を有し、前記阻止帯域は関心のある周波数帯域の外側にある、フィルタ、前記フィルタリングされた信号をアナログ信号に変換する連続時間型デジタル−アナログ・コンバータ、を有する。
【００２０】
前記装置の実装は、以下の特徴のうちの１又は複数を有してもよい。前記オーバーサンプリング連続時間型コンバータは、オーバーサンプリング連続時間型デジタル−アナログ・コンバータを有し、前記入力信号はデジタル信号を有し、前記出力信号は前記アナログ信号又は前記アナログ信号をフィルタリングしたものを有しうる。前記オーバーサンプリング連続時間型コンバータは、前記オーバーサンプリングされたデジタル信号を生成する量子化器を備えたオーバーサンプリング連続時間型アナログ−デジタル・コンバータを有し、前記連続時間型デジタル−アナログ・コンバータからのアナログ信号はフィードバック・ル―プに供給されうる。前記フィルタの伝達関数は、前記雑音信号又は前記雑音信号の成分の周波数に合致する周波数においてノッチを有しうる。
【００２１】
概して、別の態様では、入力デジタル・データ・サンプルを出力アナログ信号に変換する方法が提供される。前記方法は、雑音信号を有するクロック信号を送るステップ、前記雑音信号又は前記雑音信号の成分の周波数と合致する周波数に阻止帯域を有する伝達関数を有するフィルタを用いて、関心のある信号帯域の外側の成分を有するオーバーサンプリングされたデジタル・データをフィルタリングするステップであって、フィルタリングされたサンプルを生成し、前記阻止帯域は前記関心のある信号帯域の外側にある、ステップ、連続時間型デジタル−アナログ・コンバータを用いて、前記フィルタリングされたサンプルを出力アナログ信号に変換するステップ、を有する。
【００２２】
前記方法の実装は、以下の特徴のうちの１又は複数を有してもよい。前記クロック信号が生成される及び／又は送られるときに、複数の周波数を有する雑音信号が、前記クロック信号に追加されてもよい。前記フィルタリングするステップは、前記雑音信号又は前記雑音信号の成分の周波数に合致する周波数においてノッチを有する伝達関数を有するフィルタを用いるステップを有しうる。前記クロック信号を生成するステップは、基準クロック周波数で動作する基準クロックを有する位相ロックド・ループを用いてクロック信号を生成するステップを有し、前記方法は、前記フィルタの伝達関数のノッチを、前記基準クロック周波数又は前記基準クロック周波数の高調波に合致する周波数に設定するステップを有しうる。前記フィルタの伝達関数は、前記基準クロック周波数及び前記基準クロック周波数の高調波のうちの２以上に合致する周波数において複数のノッチを有しうる。前記中間データ・サンプルをフィルタリングするステップは、前記中間データ・サンプルをフィルタリングするためにｓｉｎｃフィルタを用いるステップを有しうる。前記中間データ・サンプルをフィルタリングするステップは、前記中間データ・サンプルをフィルタリングするためにプログラマブル・フィルタを用いるステップを有し、前記方法は、前記阻止帯域が前記雑音信号又は前記雑音信号の成分の周波数に合致するように、前記プログラマブル・フィルタの設定可能な係数を選択するステップを有しうる。前記フィルタリングされたサンプルを出力アナログ信号に変換するステップは、デジタル・コードに基づいて重み付けされた電流源を選択するステップを有しうる。
【００２３】
概して、別の態様では、入力アナログ信号を出力デジタル信号に変換する方法が提供される。前記方法は、クロック信号を生成するステップ、前記クロック信号を送るステップであって、前記クロック信号が生成される及び／又は送られるときに雑音信号が前記クロック信号に追加される、ステップ、第１の中間信号を量子化して出力デジタル信号を生成するステップ、前記雑音信号又は前記雑音信号の成分の周波数を含む周波数領域に阻止帯域を有する伝達関数を有するフィルタを用いて、前記出力デジタル信号をフィルタリングしてフィルタリングされたデジタル信号を生成するステップ、フィードバック連続時間型デジタル−アナログ・コンバータを用いて、前記フィルタリングされたデジタル信号を前記フィルタリングされたデジタル信号のアナログ表現に変換するステップ、入力アナログ信号と前記フィルタリングされたデジタル信号の前記アナログ表現との間の差を表す第２の中間信号を生成するステップ、を有する。
【００２４】
前記方法の実装は、以下の特徴のうちの１又は複数を有してもよい。前記クロック信号が生成される及び／又は送られるときに、複数の周波数を有する雑音信号が、前記クロック信号に追加されてもよい。前記フィルタリングするステップは、前記雑音信号又は前記雑音信号の成分の周波数に合致する周波数においてノッチを有する伝達関数を有する第１のフィルタを用いるステップを有しうる。前記クロック信号を生成するステップは、基準クロック周波数で動作する基準クロックを有する位相ロックド・ループを用いてクロック信号を生成するステップを有し、前記方法は、前記第１のフィルタの伝達関数のノッチを、前記基準クロック周波数又は前記基準クロック周波数の高調波に合致する周波数に設定するステップを有しうる。前記第１のフィルタの伝達関数は、前記基準クロック周波数及び前記基準クロック周波数の高調波のうちの２以上に合致する周波数において複数のノッチを有しうる。前記出力デジタル信号をフィルタリングするステップは、前記出力デジタル信号をフィルタリングするためにｓｉｎｃフィルタを用いるステップを有しうる。前記出力デジタル信号をフィルタリングするステップは、前記出力デジタル信号をフィルタリングするためにプログラマブル・フィルタを用いるステップを有しうる。前記プログラマブル・フィルタは、前記阻止帯域が前記雑音信号又は前記雑音信号の成分の周波数に合致するように、前記プログラマブル・フィルタの設定可能な係数を選択するステップを有しうる。前記第１のフィルタの伝達関数は、ノッチを有しうる。前記プログラマブル・フィルタの設定可能な係数は、前記ノッチの周波数が前記雑音信号又は前記雑音信号の成分の周波数に合致するように、選択されうる。前記フィルタリングされたデジタル信号を前記出力デジタル信号のアナログ表現に変換するステップは、デジタル・コードに基づいて重み付けされた電流源を選択するステップを有しうる。
【００２５】
概して、別の態様では、装置は、デジタル入力データをアナログ出力データに変換するオーバーサンプリング連続時間型デジタル−アナログ・コンバータを有する。オーバーサンプリング連続時間型デジタル−アナログ・コンバータは、オーバーサンプリングされたデータをフィルタリングしてフィルタリングされたデータを生成するフィルタであって、前記フィルタは、関心のある信号帯域の外側にあり且つクロック信号の雑音成分の周波数を含む周波数領域に阻止帯域を有する伝達関数を有する、フィルタ、前記フィルタリングされたデータを前記アナログ出力信号に変換する連続時間型デジタル−アナログ・コンバータであって、前記連続時間型デジタル−アナログ・コンバータは、前記クロック信号又は前記クロック信号から得られた別の信号を用いる、連続時間型デジタル−アナログ・コンバータ、を有する。
【００２６】
前記装置の実装は、以下の特徴のうちの１又は複数を有してもよい。前記フィルタの伝達関数は、前記雑音信号又は前記雑音信号の成分の周波数に合致する周波数においてノッチを有しうる。前記雑音信号の周波数は、基準クロック信号の周波数又は前記基準クロック信号の高調波の周波数に対応しうる。
【００２７】
概して、別の態様では、装置は、アナログ入力信号をデジタル出力信号に変換するオーバーサンプリング連続時間型アナログ−デジタル・コンバータを有する。前記オーバーサンプリング連続時間型アナログ−デジタル・コンバータは、第１の中間信号を量子化して前記出力デジタル信号を生成する量子化器、前記出力デジタル信号をフィルタリングしてフィルタリングされたデジタル信号を生成するフィルタであって、該フィルタは、関心のある信号帯域の外側であり且つクロック信号の雑音成分の周波数を含む周波数領域に阻止帯域を有する伝達関数を有する、フィルタ、前記フィルタリングされたデジタル信号を前記フィルタリングされたデジタル信号のアナログ表現に変換するフィードバック連続時間型デジタル−アナログ・コンバータであって、前記連続時間型デジタル−アナログ・コンバータは、前記クロック信号又は前記クロック信号から得られた別の信号を用いる、フィードバック連続時間型デジタル−アナログ・コンバータ、前記アナログ入力信号と前記フィルタリングされたデジタル信号の前記アナログ表現との間の差を表す第２の中間信号を生成する回路、を有する。
【００２８】
前記装置の実装は、以下の特徴のうちの１又は複数を有してもよい。前記フィルタの伝達関数は、前記雑音信号又は前記雑音信号の成分の周波数に合致する周波数においてノッチを有しうる。前記雑音信号の周波数は、基準クロック信号の周波数又は前記基準クロック信号の高調波の周波数に対応しうる。
【００２９】
以下で、本発明は、例として添付の図面を参照して更に説明される。
【図面の簡単な説明】
【００３０】
【図１Ａ】従来の例示的な離散時間型ＤＡＣの図である。
【図１Ｂ】従来の例示的な連続時間型ＤＡＣの図である。
【図２】信号経路に挿入されたデジタル・フィルタを有する連続時間型Σ−ΔＤＡＣコンバータの図である。
【図３】ｓｉｎｃフィルタのブロック図である。
【図４】図３のｓｉｎｃフィルタの周波数応答のグラフである。
【図５】図２の連続時間型Σ−ΔＤＡＣの周波数スペクトルである。
【図６】比較的雑音のないクロックの位相雑音スペクトルの例を示すグラフである。
【図７】雑音のあるクロックの位相雑音スペクトルの例を示すグラフである。
【図８】整数Ｎ ＰＬＬからのクロック信号を受信する連続時間型Σ−ΔＡＤＣコンバータの図である。
【図９】例示的な連続時間型Σ−ΔＡＤＣの図である。
【図１０】例示的な連続時間型Σ−ΔＡＤＣの図である。
【図１１】例示的な連続時間型Σ−ΔＡＤＣの図である。
【図１２】例示的な連続時間型Σ−ΔＡＤＣの図である。
【図１３】連続時間型Σ−ΔＡＤＣの線形モデルの図である。
【図１４Ａ】例示的な帯域阻止ＩＩＲフィルタの図である。
【図１４Ｂ】図１４Ａの帯域阻止ＩＩＲフィルタの周波数応答のグラフである。
【図１５Ａ】例示的な帯域阻止ＦＩＲフィルタの図である。
【図１５Ｂ】ＦＩＲ係数値を示すグラフである。
【図１５Ｃ】図１５Ａのフィルタの周波数スペクトルのグラフである。
【発明を実施するための形態】
【００３１】
図１Ａは、従来の離散時間型ＤＡＣの例を示す。離散時間型ＤＡＣは、スイッチド・キャパシタ（Ｓ−Ｃ）法を用いて実施される。ＤＡＣ入力コードに依存して、左側にある特定のキャパシタ（Ｃ ＩＮ１ ，Ｃ ＩＮ２ ，．．．，Ｃ ＩＮｎ ）は、先ず基準電圧Ｖ ＲＥＦ まで充電される。選択された入力キャパシタがＶ ＲＥＦ まで充電されている間、増幅器Ａ １ の出力とその反転端子との間に配置された積分キャパシタＣ ＦＢ は、スイッチＳ １ を閉じることによりリセットされる。次に、選択されたキャパシタに蓄積された電荷は、選択された入力キャパシタが増幅器Ａ １ の反転（「−」）端子とグランドの間に接続されたときに、キャパシタＣ ＦＢ へ転送される。入力キャパシタはＤＡＣへのデジタル入力により選択されるので、キャパシタＣ ＦＢ へ転送される電荷の大きさ、したがってキャパシタＣ ＦＢ にかかる電圧も、ＤＡＣへの入力コードに依存する。サンプル・アンド・ホールド（Ｓ／Ｈ）回路は、安定させる間及びリセット中に増幅器Ａ １ からの出力値を保持するために、増幅器Ａ １ の後に配置されうる。
【００３２】
図１Ｂは、電流ＤＡＣ（ＩＤＡＣ）を用いた従来の連続時間型ＤＡＣの実装を示す。正及び負の重み付けされた電流源（Ｉ １ｐ 、Ｉ １ｎ 、Ｉ ２ｐ 、Ｉ ２ｎ 、．．．、Ｉ ｎｐ 、Ｉ ｎｎ ）は、所与のＤＡＣコードからマッピングされると選択される。選択された電流源の各々は、増幅器Ａ ２ の反転入力に接続される。増幅器段は、フィードバックキャパシタＣ ＦＢ と並列に接続されたフィードバック抵抗器Ｒ ＦＢ と共に低域通過トランス・インピーダンス段として構成される。フィードバック抵抗器Ｒ ＦＢ は、増幅器Ａ ２ の反転端子に接続された全ての電流に比例する電圧を展開する。入力電流は入力ＤＡＣコードにより選択されるので、入力コードからその出力電圧への直接的なマッピングが存在する。キャパシタＣ ＦＢ は、ＤＡＣコードが変化するときの出力電圧の遷移を平滑化することにより、その段の前述の低域通過特性を提供する。
【００３３】
オーバーサンプリング連続時間型ＤＡＣの幾つかの実装では、クロック信号内の雑音スパーの周波数と合致するノッチ周波数を有するフィルタが、雑音スパーの周波数における又はその近くの連続時間型ＤＡＣ入力信号の帯域外成分を除去又は低減するために用いられる。同様に、１又は複数の連続時間型フィードバックＤＡＣを用いるオーバーサンプリング連続時間型ＡＤＣの幾つかの実装では、クロック信号内の雑音スパーの周波数と合致するノッチ周波数を有するフィルタが、雑音スパーの周波数における又はその近くの各連続時間型フィードバックＤＡＣ入力信号の帯域外成分を除去又は低減するために用いられる。このように、クロックのスパーによりベースバンド信号領域に混合された帯域外成分は、有意に低減され、オーバーサンプリング連続時間型ＤＡＣ及びオーバーサンプリング連続時間型ＡＤＣの性能を向上させる。
【００３４】
オーバーサンプリング連続時間型ＤＡＣは、帯域外雑音を低減するために、多くの場合に再構成フィルタと称される別のフィルタを、連続時間型ＤＡＣの出力に有してもよい。オーバーサンプリング連続時間型ＤＡＣ及びオーバーサンプリング連続時間型ＡＤＣの例は、連続時間型シグマ−デルタ（Σ−Δ）ＤＡＣ及び連続時間型シグマ−デルタＡＤＣを含む。他の種類のオーバーサンプリング連続時間ＤＡＣ及びオーバーサンプリング連続時間型ＡＤＣが用いられてもよい。
【００３５】
オーバーサンプリング連続時間型ＤＡＣにおいて、フィルタを連続時間型ＤＡＣの直前に配置して連続時間型ＤＡＣの入力信号をフィルタリングすることは、クロックのスパーによりベースバンド信号領域に混合される信号成分を大幅に低減できるという利点を有する。比較すると、従来のオーバーサンプリング連続時間型ＤＡＣでは、フィルタは、連続時間型ＤＡＣの後段に配置され、連続時間型ＤＡＣの出力信号をフィルタリングするだけであり、クロックのスパーによりベースバンドに混合される信号成分を減衰しないだろう。帯域外成分をフィルタリングするためにフィルタをＤＡＣの前に配置しないと、フィルタは、ベースバンド信号領域の外側の雑音を除去できるが、所望の信号を除去せずにベースバンド信号領域に既に混合されている帯域外信号成分を除去又は低減することはできない。
【００３６】
同様に、オーバーサンプリング連続時間型ＡＤＣにおいて、フィルタを一部又は全ての連続時間型フィードバックＤＡＣの直前に配置して連続時間型フィードバックＤＡＣの入力信号をフィルタリングすることは、クロックのスパーによりベースバンド信号領域に混合される信号成分を大幅に低減できるという利点を有する。
【００３７】
＜改良された連続時間型Σ−ΔＤＡＣ＞
図２を参照すると、幾つかの実装では、システム９０は、デジタル入力データ（Data_In）１０２をアナログ出力信号１０４に変換する連続時間型シグマ−デルタＤＡＣ１００を有する。連続時間型シグマ−デルタＤＡＣ１００は、シグマ−デルタ変調器（Σ−Δ変調器）１０６、デジタル・フィルタ１０８及び連続時間型ＤＡＣ１１０を有する。シグマ−デルタ変調器１０６は、連続時間型ＤＡＣ（ＣＴ ＤＡＣ）１１０の切り替えを制御し、連続時間型ＤＡＣ１１０の有限の分解能から生じる大部分のエラーと連続時間型ＤＡＣ１１０内の要素（コンポーネント）間の不整合がアナログ出力信号１０４のベースバンドの外側の周波数に位置するようにする。これは、ベースバンド内のエラーを低減する。
【００３８】
連続時間型シグマ−デルタＤＡＣ１１０は、例えば、デジタル信号プロセッサと直列に接続されるか、又は混合信号処理チェーンの一部であってもよい。ＤＡＣ１１０は、アナログ及びデジタル回路を含むシステム・オン・チップの一部であってもよい。システム９０は、オーディオ・デコーダ又はビデオ・デコーダのような、デジタル−アナログ・コンバータを用いる電子機器でありうる。連続時間型シグマ−デルタＤＡＣ１００は、モバイル装置、例えば携帯電話機、ラップトップ型コンピュータ又はタブレット型コンピュータで有用である。
【００３９】
連続時間型ＤＡＣ１１０は、クロック信号１１２（例えば、周波数ｆＤＡＣを有するＤＡＣクロック）をクロック生成及び分配回路（又はクロック・ツリー）１１４から受ける。クロック生成及び分配回路１１４は、位相ロックド・ループ（ＰＬＬ）１１６及びクロック分配網１１８を有する。位相ロックド・ループ１１６は、基準クロック１２０を受け、基準クロック１２０と比べて高い周波数を有するクロック信号１１２を出力する。クロック分配網１１８は、ＰＬＬの出力クロック信号１１２を局所的に増幅してシステム９０の様々な部分へ送信できるようにするバッファ１２４のシステムを有する。クロック分配網１１８は、ＰＬＬ出力クロック信号１１２と比べて低い周波数を有するクロック信号を生成する分周器（図示されない）を有してもよい。
【００４０】
幾つかの例では、連続時間型シグマ−デルタＤＡＣ１００とクロック生成及び分配回路１１４とは、集積回路に組み込まれる。基準クロック１２０は、例えば、水晶振動子により生成されるか、又はオフ・チップの発信元から供給されてもよい。基準クロック１２０は、連続時間型ＤＡＣ１１０に分配されるクロック信号１１２への位相雑音の一因となりうる。雑音は、クロック分配経路内の様々な場所で結合されうる。例えば、雑音は、（参照符号１２６ａにより示されるように）位相ロックド・ループ１１６を通じて、（参照符号１２６ｂにより示されるように）クロック分配網１１８内のバッファ１２４を通じて、及び／又は（参照符号１２６ｃにより示されるように）クロック生成及び分配回路１１４から連続時間型ＤＡＣ１１０へのクロック信号を伝送する信号線を通じて、クロック信号に結合されるかも知れない。さらに、雑音は、例えば、電源、グランド、ＤＡＣ集積回路が組み立てられる基盤、及び／又は基準電圧を通じて結合されうる。組立行程の配置の縮小を通じて達成される集積度が高いほど、集積回路上の部品は互いに更に接近して配置され、雑音結合を増大してしまう。
【００４１】
デジタル・フィルタ１０８は、シグマ−デルタ変調器１０６と連続時間型ＤＡＣとの間に直列に配置される。デジタル・フィルタ１０８は、出力信号１２８をシグマ−デルタ変調器１０６から受け、出力信号１２８内の、クロック信号１１２内の雑音スパーの周波数と一致する又はほぼ一致する周波数にある帯域外成分をフィルタリングするよう設計される。デジタル・フィルタ１０８は、フィルタリングされた信号１３０を連続時間型ＤＡＣ１１０へ出力する。デジタル・フィルタ１０８では、クロック信号１１２の雑音スパーの周波数又はその近くの周波数における出力信号１２８の大きさが減衰される。このように、クロックのスパーによるベースバンド信号領域に混合された、シグマ−デルタ変調器１０６の出力信号１２８の帯域外成分は、大幅に低減される。混合過程から生じるベースバンド雑音は、大幅に減衰できる。
【００４２】
幾つかの実装では、クロック信号内の主な雑音スパーの周波数が分かっている。例えば、雑音スパーは、基準クロック信号１２０の周波数ｆＲＥＦの整数倍に等しい周波数において生じうる。雑音スパーは、連続時間型シグマ−デルタＤＡＣ１１０又はクロック生成及び分配回路１１４の近くに配置されたチャージ・ポンプ（又はスイッチド・モード電源）の周波数の整数倍に等しい周波数において生じ得る。
【００４３】
デジタル・フィルタ１０８は、多くの種類のフィルタを用いて実施できる。例えば、図３を参照すると、デジタル・フィルタ１０８は、主な雑音スパーの周波数と一致する又はその近くの周波数に位置するノッチを有するＮタップｓｉｎｃフィルタ１４０である。この例では、ｓｉｎｃフィルタ１４０は、（Ｎ−１）個の遅延１４２及びＮ個のタップ１４４で実装される。遅延された入力値は、タップの数に反比例してスケーリングされる。この実装の最終的な効果は、フィルタへの入力の移動平均を生成することである。デジタル・フィルタ１０８は、特定の周波数において１又は複数のノッチを有する代わりに、特定の周波数範囲の１又は複数の阻止帯域を有することができる。例えば、主な雑音スパーが１ＭＨｚ及び２ＭＨｚで生じる場合、デジタル・フィルタ１０８は、周波数範囲０．８乃至１．２ＭＨｚ及び１．８乃至２．２ＨＭｚにおいて停止帯域を有するよう構成できる。一般に、帯域阻止フィルタの阻止帯域は、入力信号が少なくとも３ｄＢだけ減衰される周波数範囲を表す。阻止帯域の外側の周波数を有する入力信号については、帯域阻止フィルタにより提供される減衰は３ｄＢよりも少ない。
【００４４】
図４は、Ｎが８に等しい図３のｓｉｎｃフィルタ１４０の周波数応答１５２のグラフ１５０である。周波数領域では、ｓｉｎｃフィルタの伝達特性は、低域通過形であり、高周波数の信号成分を低減する。さらに、ｓｉｎｃフィルタ１４０は、自身の伝達関数において、ｆＣＬＫ／Ｎの整数倍のところにノッチ１５４を有する。ここで、Ｎはフィルタのタップ数であり、ｆＣＬＫはｓｉｎｃフィルタにより用いられるクロック周波数である。用語「ノッチ」は、フィルタの伝達関数がゼロになるか又は大幅に減衰される狭い周波数範囲を表す。クロック信号１１２の位相雑音スパーと同一の周波数にノッチ１５４を配置することにより、雑音スパーによりベースバンドに混合された雑音を有意に減衰することができる。
【００４５】
図２のシステムでは、基準クロック周波数の整数倍（高調波）において、出力クロック信号１１２内に多くのスパーが存在する。この例では、Ｎ（タップ数）を正しく選択することは、デジタル・フィルタ１０８の伝達関数内のノッチを、ＰＬＬ（及び／又は雑音結合）により生成されるスパーの一部又は全部と同一の周波数に配置するだろう。
【００４６】
図５を参照すると、グラフ１６０は、図２のオーバーサンプリング連続時間型ＤＡＣ１００の例示的な出力信号周波数スペクトル１６２を示す。出力信号周波数スペクトル１６２は、ベースバンド信号領域１６６内の信号を表すピーク１６４及びベースバンド１６６の外側にある幾つかのノッチ１６８を有する。この例では、４タップのｓｉｎｃフィルタが用いられた。ノッチ１６８は、ベースバンド１６６に混合される雑音を低減する効果を有する。ノッチ１６８が配置される場所と同じ周波数において、クロック信号１１２内に大きなスパーが存在する場合、ベースバンド１６６に混合された雑音を有意に低減できる。
【００４７】
以下に、図２のシステム９０で現れうるクロック信号の周波数スペクトルの例を記載する。図６を参照すると、グラフ１７０は、位相ロックド・ループの順方向経路内の結合に起因する基準クロック周波数（ｆＲＥＦ）の整数倍に存在する比較的小さいスパー１７４を有する比較的雑音の少ないクロック信号の例示的な周波数スペクトル１７２を示す。グラフ１７０では、水平軸は周波数を表し、垂直軸は位相雑音（ｄＢｃ、搬送波に対するデシベル）を表す。
【００４８】
幾つかの例では、雑音が多く密にパッケージされた回路では、高いレベルの雑音結合が生じ、クロック信号に大きなスパーを生じ得る。図７を参照すると、グラフ１８０は、幾つかの異なるソースから生じた複数のスパー群１８４、１８６及び１８８を有する雑音の多いクロック信号の例示的な周波数スペクトル１８２を示す。グラフ１８０の左から始まり、６０ｋＨｚ乃至８０ｋＨｚの間に、分数Ｎ ＰＬＬの非線形性から生じた一対のスパー１８４がある。１．６ＭＨｚ及び高調波まで移動すると、１．６ＭＨｚで動作している近隣のチャージ・ポンプ回路からの電源を通じて結合された雑音から生じた一組のスパー１８６がある。最後に、クロック・ツリー（クロック分配網）の供給を通じて結合する２６ＭＨｚ基準クロック及びその高調波から生じた大きなスパー１８８がある。これらの大きな位相雑音ピークのいずれか又は全ては、連続時間型ＤＡＣ１１０の出力と混合し（乗じられ）、ベースバンド周波数領域内に有意な雑音を配置しうる。
【００４９】
位相雑音スパー１８４、１８６及び／又は１８８の周波数に一致する又はその近くの周波数においてノッチを有するよう、デジタル・フィルタ１０８を注意深く設計することにより、ベースバンドに混合される雑音を有意に低減することができる。
【００５０】
幾つかの例では、図２に別個のブロックとして示されたデジタル・フィルタ１０８は、連続時間型ＤＡＣ１１０と結合することができる。連続時間型ＤＡＣ１１０の種々の要素は、ＦＩＲフィルタのフィルタ係数に整合するようスケーリングすることができる。連続時間型ＤＡＣ１１０は、フィルタへの適切に遅延された入力値で各フィルタ要素を制御することにより、フィルタを直接的に実施するために用いられる。この構造は、ＦＩＲＤＡＣと称され、その概要は「SD ADC with Finite Impulse Response Feedback DAC」、B. Putter, EEE International Solid-State Circuits Conference, February ２００４に説明されている。
【００５１】
図２の連続時間型シグマ−デルタＤＡＣ１００の信号成分への雑音スパーの混合を低減する同一の技術は、以下に説明するオーバーサンプリングＡＤＣにも適用可能である。
【００５２】
＜改良された連続時間型Σ−ΔＡＤＣ＞
図８を参照すると、幾つかの実装では、システム１９０は、アナログ入力データ１９４をデジタル出力データ１９６に変換するオーバーサンプリング連続時間型ＡＤＣ（ＣＴ＿ＡＤＣ）１９２を有する。連続時間型ＡＤＣ１９２は、クロック信号１９８（例えば、周波数ｆＤＡＣを有するＡＤＣクロック）をクロック生成及び分配回路２００から受ける。クロック生成及び分配回路２００は、整数Ｎ位相ロックド・ループ２０２及びクロック分配網（又はクロック・ツリー）２０４を有する。この例では、オーバーサンプリング連続時間型ＡＤＣ１９２は、連続時間型シグマ−デルタＡＤＣである。整数Ｎ ＰＬＬ２０２は、（例えば、周波数ｆＲＥＦ＝２６ＭＨｚを有する）入力基準クロック２０６を受け、基準クロック周波数の整数倍で出力クロック２０８を生成する。例えば、ＰＬＬ２０２は、クロック周波数を１６倍で増大し、４１６ＭＨｚの周波数を有する出力クロック信号２０８を生成できる。４１６ＭＨｚのクロック信号２０８は、クロック分配網２０４を通じて送られる。４１６ＭＨｚのクロック信号２０８は、オーバーサンプリング連続時間型ＡＤＣ１９２へ送られるか、オーバーサンプリング連続時間型ＡＤＣ１９２へ送られる前に２０８ＭＨｚに分周されうる。
【００５３】
オーバーサンプリング連続時間型ＡＤＣ１９２は、例えば、デジタル信号プロセッサと直列に接続されるか、又は混合信号処理チェーンの一部であってもよい。ＤＡＣ１１０は、アナログ及びデジタル回路を含むシステム・オン・チップの一部であってもよい。システム１９０は、オーディオ・エンコーダ又はビデオ・エンコーダのような、アナログ−デジタル・コンバータを用いる電子機器でありうる。オーバーサンプリング連続時間型ＡＤＣ１９２は、モバイル装置、例えば携帯電話機、ラップトップ型コンピュータ又はタブレット型コンピュータで有用である。
【００５４】
オーバーサンプリング連続時間型ＡＤＣ１９２は、多くの方法で実装することができる。図９を参照すると、幾つかの実装では、オーバーサンプリング連続時間型ＡＤＣ２７０は、ループ・フィルタ２１２、量子化器２１４、フィードバックＤＡＣ２１６及びフィードバックＤＡＣ２１６と直列に配置されたデジタル・フィルタ２１８を有する。オーバーサンプリング連続時間型ＡＤＣ２７０は、アナログ入力信号Ｕ（ｔ）をデジタル出力データＶ（ｎ）に変換する。例えば、ループ・フィルタ２１０は３次のループ・フィルタであり、量子化器２１４は３レベルの量子化器であってよい。デジタル・フィルタ２１８は、例えば、ＤＡＣ２１６により用いられるクロック信号内の雑音スパーの周波数に対応する周波数においてノッチを有する周波数応答を有するｓｉｎｃフィルタでありうる。フィルタのノッチは、（フィードバック経路内のＤＡＣ２１６への入力である）出力Ｖ（ｎ）の帯域外成分を除去又は低減する。この帯域外成分は、除去又は低減されなければ、クロック信号の雑音スパーと混合されてジッタを生じてしまう。
【００５５】
図１０を参照すると、幾つかの実装では、オーバーサンプリング連続時間型ＡＤＣ２８０は、ハイブリッド型フィードフォワード／フィードバック構造を有する。ＡＤＣ２８０は、加算ブロック２８２、２８４、２８６、積分器２８８、２９０、２９２、量子化器２９４、外側のフィードバックＤＡＣ２９６、外側のフィードバックＤＡＣ２９６と直列に接続されたデジタル・フィルタ２９８、内側のフィードバックＤＡＣ２００、内側のフィードバックＤＡＣ３００と直列に接続されたデジタル・フィルタ３０２を有する。オーバーサンプリング連続時間型ＡＤＣ２８０では、フィードバック経路は、出力Ｖ（ｎ）から加算ブロック２８２の入力へ（デジタル・フィルタ２９８及び外側のフィードバックＤＡＣ２９６を通じて）、出力Ｖ（ｎ）から加算ブロック２８６の入力へ（デジタル・フィルタ３０２及び内側のフィードバックＤＡＣ３００を通じて）、及び積分器２９２の出力から加算ブロック２８４の入力へ設けられる。フィードフォワード経路は、積分器２８８の出力から加算ブロック２８６の入力へ設けられる。
【００５６】
幾つかの例では、デジタル・フィルタ２９８は、雑音によるジッタを最小限に抑える４タップのｓｉｎｃフィルタである。デジタル・フィルタ３０２は、４要素のＦＩＲフィルタであり、内側のフィードバックＤＡＣ３００と一緒に、（ｓｉｎｃフィルタであってよいデジタル・フィルタ２９８により引き起こされる）外側のフィードバック遅延を補償する。
【００５７】
図１１を参照すると、幾つかの実装では、オーバーサンプリング連続時間型ＡＤＣ３１０は、オーバーサンプリング連続時間型ＡＤＣ２８０と同様であるが、変調器の入力（Ｕ（ｔ））３１４から加算ブロック２８６の入力へのフィードフォワード経路３１２が追加されている。フィードフォワード経路３１２は、低周波数信号伝達関数（ＳＴＦ）のピークを抑制する。信号経路３１２内の低周波数フィルタ３１６は、変調器の入力の高周波数成分を抑制する。
【００５８】
図１２は、図８の連続時間型ＡＤＣ１９２を実施するために用いることができる例示的なシグマ−デルタＡＤＣ３２０を示す。シグマ−デルタＡＤＣ３２０は、ループ・フィルタ２１２、量子化器２１４、外側のＤＡＣフィードバック経路２４４及び内側のＤＡＣフィードバック経路２４６を有する。ループ・フィルタ２１２は、加算ブロック２２０、２２２、２２４、積分器２２６、２２８、２３０、利得段２３２、２３４、２３６、フィードフォワード経路２３８、２４０、及びフィードバック経路２４２を有する。外側のＤＡＣフィードバック経路２４４は、デジタル・フィルタ２５４と直列に接続された外側のフィードバック連続時間型ＤＡＣ２５２を有する。内側のＤＡＣフィードバック経路２４６は、ＦＩＲ（デジタル）フィルタ２５０と直列に接続された内側のフィードバック連続時間型ＤＡＣ（内側のＦＢ ＤＡＣ）２４８を有する。例えば、デジタル・フィルタ２５４は、４タップのｓｉｎｃフィルタであってよい。ｓｉｎｃフィルタ２５４は、外側のフィードバック遅延を導入する。外側のフィードバック遅延は、５要素のＦＩＲフィルタであってよいＦＩＲ（デジタル）フィルタ２５０により補償することができる。
【００５９】
シグマ−デルタＡＤＣ３２０に供給されるクロック信号１９８が２０８ＭＨｚの周波数ｆＡＤＣを有し、（例えば、２６ＭＨｚの基準周波数を有する整数Ｎ ＰＬＬ２０２からの）２６ＭＨｚ、５２Ｍｈｚ、７８ＭＨｚ及び１０４ＭＨｚに位置する雑音スパーを有するとする。４タップのｓｉｎｃフィルタ２５４の係数は、フィルタが、ｆＣＫＬ／２及びｆＣＫＬ／４又は１０４ＭＨｚ及び５２ＭＨｚにそれぞれノッチを有する周波数応答を有するように選択される。連続時間型ＤＡＣ（外側ＦＢ ＤＡＣ）２５２の出力スペクトルは、図５に示されたものと同様であり、ノッチ１６８を有しうる。整数Ｎ ＰＬＬ２０２からの幾つかのスパーと同じ周波数にノッチを配置することにより、ベースバンドに混合された雑音が低減される。連続時間型ＤＡＣ２５２の出力スペクトル内のノッチは５２ＭＨｚ及び１０４ＭＨｚに位置するので、ノッチが無ければ２つの雑音スパーによりベースバンドに混合されてしまう雑音は、大幅に低減されるだろう。内側のＤＡＣフィードバック経路２４６内のＦＩＲ（デジタル）フィルタ２５０の係数は、ｓｉｎｃフィルタ２５４により引き起こされるフィードバック遅延を補償するよう選択される。
【００６０】
図１２の連続時間型シグマ−デルタＡＤＣ３２０の動作を以下に説明する。
【００６１】
ＡＤＣ３２０への入力Ｕ（ｔ）は、加算ブロック２２０に加えられる。外側のフィードバックＤＡＣ２５２の出力からのフィードバックＶＦＢは、加算ブロック２２０にも印加される。加算ブロック２２０では、信号Ｖｅｒｒ１を形成するために、フィードバックＶＦＢは入力Ｕ（ｔ）から差し引かれる。信号Ｖｅｒｒ１は、積分器２２６の入力に印加される。積分器２２６の出力Ｖ１は、利得段（ａ２１）２３２を通過し、加算ブロック２２２に印加される。加算ブロック２２２は、負入力Ｖａ２３を利得要素（ａ２３）２５５から受ける。利得要素（ａ２３）２５５は、後段の積分器段である積分器２３０の出力からの帰還を受ける。加算ブロック２２２の出力は、信号Ｖ２を形成するために、積分器２２８に渡される。信号Ｖ２は、信号Ｖａ３２を形成するために、利得要素（ａ３２）２３４によりスケーリングされる。信号Ｖａ３２は、加算ブロック２２４に正入力として供給される。
【００６２】
加算ブロック２２４への更なる正入力は、ブロック（ｂ３１）２５６により入力Ｕ（ｔ）からスケーリングされた信号Ｖｂ３１、ブロック（ａ３１）２５７により積分器２２６の出力からスケーリングされた信号Ｖａ３１を有する。加算ブロック２２４への負入力である信号ＶＩＦＢは、信号Ｖｅｒｒ３を生成するために、正入力から差し引かれる。信号Ｖｅｒｒ３は、出力信号Ｖ３を生成するために、積分器２３０の入力に加えられる。出力信号Ｖ３は、利得要素（ｃ３）２３６によりスケーリングされ、量子化器２１４の入力に印加される信号Ｖｃ３を生成する。量子化器２１４の出力Ｖ（ｎ）は、連続時間型シグマ−デルタＡＤＣ３２０のデジタル出力である。出力Ｖ（ｎ）も、内側のフィードバックＤＡＣ２４８の入力及び外側のフィードバックＤＡＣ２５２の入力に帰還される。
【００６３】
連続時間型シグマ−デルタＡＤＣ３２０のフィードバック枝路、利得ブロック及び積分器段は、連続時間型コンバータに固有の伝達関数を提供するために用いられる。複数の積分器により提供される大きな低周波数利得は、信号ＶＦＢ、つまり外側のフィードバックＤＡＣ２５２の出力に、入力で見られる値Ｕ（ｔ）を厳密に追跡させる。これは、一方で、Ｖ（ｎ）、つまり連続時間型シグマ−デルタＡＤＣ３２０のデジタル出力に、必要に応じて適正な動作のために入力信号Ｕ（ｔ）を厳密に追跡させる。
【００６４】
コンバータ３２０に関連する２つの重要な伝達関数がある。つまり、雑音伝達関数（ＮＴＦ）及び信号伝達関数（ＳＴＦ）である。信号伝達関数は、ＡＤＣへの入力Ｕ（ｔ）とその出力Ｖ（ｎ）との間の関係を周波数に対して量子化する。幾つかの例では、連続時間型シグマ−デルタＡＤＣ３２０の通過帯域を通じて、比較的平坦なＳＴＦを維持することが望ましい。コンバータ３２０の雑音伝達関数は、量子化器２１４において挿入された量子化雑音と連続時間型シグマ−デルタＡＤＣ３２０の出力Ｖ（ｎ）との間の伝達関数を表す。最適な性能を達成するために、ＮＴＦは、量子化誤差が主にＡＤＣ３２０の通過帯域の外側に位置するように決定されるべきである。標準的な低域通過ＡＤＣでは、これは、結果として生じるＮＴＦが、この例では、高域通過特性を有することを意味する。
【００６５】
量子化器の有限の分解能から生じる誤差は、量子化雑音又はＱ雑音と称される。この誤差は、量子化器の入力電圧と出力に現れる値との間の差を表す。後者はデジタル形式であるが、依然として、結果として生じる誤差を決定するために量子化器の入力と比較できる特定のアナログ電圧を表す。
【００６６】
オーバーサンプリング連続時間型ＡＤＣ３２０を設計するにあたり、ＡＤＣ３２０の線形モデルを作成し、目標ＮＴＦを達成するように、コンバータ３２０内の種々の利得ブロックの係数を決定できる。
【００６７】
図１３を参照すると、連続時間型ＡＤＣ（フィルタ２５４、２５０を有しない点を除いてＡＤＣ３２０と同一である）の線形モデル２６０は、量子化器２１４を加算器２６２で置き換えることにより構築できる。加算器２６２は、前段からの第１の入力２６４及び量子化雑音のための第２の入力２６６を有する。したがって、出力Ｖ（ｎ）は、所望の信号に量子化誤差を加えたものを表す。さらに、フィードバックＤＡＣ（例えば、図１２の２５２及び２４８）は、フィードバックＡＤＣ内で生じるインプリシット・ゲインをスケーリングする理想的な利得要素（ｄ１）２６８、（ｄ２）２７０により置き換えられる。線形モデル２６０が作成されると、コンバータ内の種々の利得ブロックの係数は、ループ・フィルタが目標ＮＴＦを達成するように決定される。
【００６８】
図１３の線形モデル２６０はデジタル・フィルタ２５４及び２５０（図１２）を有しないが、上述と同一の手順が、フィードバックＤＡＣ２５２、２４８とそれぞれ直列に接続されたデジタル・フィルタ２５４、２５０を有する図１２の連続時間型シグマ−デルタＡＤＣ３２０の設計に用いることができる。この例では、デジタル・フィルタ２５４、２５０の係数は、必要に応じて、目標性能を達成するために、インパルス応答の調整の一部として調整される。例えば、４タップのｓｉｎｃフィルタ２５４は、目標雑音伝達関数を達成するようインパルス応答を調整するために、ノッチ周波数が雑音スパーの周波数と一致し、ＦＩＲ（デジタル）フィルタ２５０の係数がＡＤＣ内の他の係数と関連して選択されるように、設計することができる。
【００６９】
幾つかの実装では、デジタル・フィルタ１０８（図２）、２１８（図９）２９８、３０２（図１０）、２５０、２５４（図１２）は、設定可能な係数を有するフィルタでありうる。これらの設定可能な係数は、少なくとも幾つかの雑音スパーの周波数に合致するように、ノッチ周波数を調整するために選択することができる。
【００７０】
多くの実装が記載された。しかしながら、種々の変更を行うことができることが理解されるだろう。例えば、１又は複数の実装の要素は、結合され、削除され、変更され又は更なる実装を形成するために捕捉されてもよい。更に別の例として、図中に示された論理フローは、所望の結果を達成するために、図示された特定の順序又はシーケンシャルな順序である必要はない。さらに、記載されたフローに他のステップが設けられてもよく、記載されたフローからステップが削除されてもよい。また、記載されたシステムに他のコンポーネントが追加されてもよく、記載されたシステムから除去されてもよい。
【００７１】
例えば、ＡＤＣ又はＤＡＣに結合される雑音は、上述の雑音源とは異なる雑音源から生じうる。クロック生成及び分配回路（例えば１１４又は２００）で位相ロックド・ループ（例えば１１６又は２０２）を使用する代わりに、遅延ロックド・ループを用いることもできる。位相ロックド・ループ（例えば、１１６）は、例えば、整数Ｎ位相ロックド・ループ又は分数Ｎ位相ロックド・ループであってもよい。整数Ｎ ＰＬＬでは、ＰＬＬの出力クロック周波数は、入力クロック周波数の整数倍である。分数Ｎ ＰＬＬでは、ＰＬＬの出力クロック周波数は、入力クロック周波数の整数倍でなくてもよい。例えば、分数Ｎ ＰＬＬは、１ＭＨｚ入力クロック信号を受け、２５．７ＭＨｚの出力クロック信号を生成してもよい。各デジタル・フィルタ１０８（図２）、２１８（図９）、２９８、３０２（図１０）、２５０、２５４（図１２）は、例えば有限インパルス応答（ＦＩＲ）フィルタ、無限インパルス応答（ＩＩＲ）フィルタ又はＦＩＲフィルタとＩＩＲフィルタとの組合せであってもよい。各デジタル・フィルタ１０８（図２）、２１８（図９）、２９８（図１０）、２５０（図１２）のフィルタ伝達関数のノッチは、基準クロック（例えば、図２の１２０又は図８の２０６）周波数又は基準クロック周波数の高調波と一致する周波数に設定することができる。
【００７２】
デジタル・フィルタ１０８は、デジタル帯域阻止フィルタであってもよい。図１４Ａを参照すると、デジタル帯域阻止フィルタ３３０は、ＩＩＲデジタル・フィルタであってもよい。この例では、帯域阻止フィルタ３３０は、４次チェビシェフＩＩ型帯域阻止フィルタとして実装されている。図１４Ｂを参照すると、グラフ３４０は、帯域阻止フィルタ３３０の周波数応答３４２を示す。帯域阻止フィルタ３３０は、阻止帯域３４４内の周波数を有する信号を減衰する。
【００７３】
図１５Ａを参照すると、デジタル帯域阻止フィルタ３５０は、ＦＩＲフィルタであってもよい。この例では、帯域阻止フィルタ３５０は、３３個の係数ｂ０〜ｂ３２を有する３２次帯域阻止ＦＩＲフィルタとして実装されている。図１５Ｂを参照すると、グラフ３６０は、ＦＩＲ係数ｂ０〜ｂ３２の値を示す。図１５Ｃを参照すると、グラフ３７０は、帯域阻止フィルタ３５０の周波数応答３７２を示す。帯域阻止フィルタ３５０は、阻止帯域３７４内の周波数を有する信号を減衰する。ＦＩＲフィルタ３５０の周波数応答３７２は、ＩＩＲフィルタ３３０に比べて滑らかな角を有する。
【００７４】
システム（例えば、９０、１９０）のベースバンドは、システムにとって関心のある信号を含む信号帯域を表す。例えば、信号帯域は、０〜４４．１ＫＨｚ又は１ＭＨｚ乃至２ＭＨｚのような所定の周波数範囲に渡ってもよい。例えば、システム９０、１９０が携帯電話機である場合、ベースバンド又は信号帯域は、音声、データ及び制御信号のような関心のある信号を含む。信号帯域が１ＭＨｚから２ＭＨｚまでの例では、オーバーサンプリングは、信号帯域の範囲内（１ＭＨｚから２ＭＨｚまで）の量子化雑音を最小化する（又は低減する）よう設計することができ、連続時間型ＤＡＣ又は連続時間型ＡＤＣの前に配置されたデジタル・フィルタは、雑音スパーと混合し信号帯域に入る信号帯域外の雑音量が最小限に抑えられる（又は低減される）ように設計される。
【００７５】
オーバーサンプリング連続時間型ＡＤＣ１９２は、上述と異なる多くの構成を有することができる。例えば、ＡＤＣ１９２は、上述とは異なるフィードフォワード経路及びフィードバック経路を有することができ、利得係数も異なってもよい。クロック源は、例えば、周期的に再較正される較正された発振器であってもよい。オーバーサンプリング連続時間型ＡＤＣ１９２又は３２０により変換されるアナログ信号は、例えば差分信号であってもよい。したがって、他の実装も添付の請求の範囲に包含される。
【００７６】
上述の特徴の全ての組合せ及び一部の組合せも、本発明に属する。

Claims (12)

  1. 入力信号を該入力信号と異なる形式の出力信号に変換するオーバーサンプリング連続時間型コンバータ、
    を有し、
    前記オーバーサンプリング連続時間型コンバータは、
    デジタル信号をフィルタリングしてフィルタリングされたデジタル信号を生成するフィルタであって、該フィルタは、雑音信号又は前記雑音信号の成分の周波数を含む周波数領域において阻止帯域を有する伝達関数を有する、フィルタ、
    前記フィルタリングされたデジタル信号をアナログ信号に変換する連続時間型デジタル−アナログ・コンバータ、
    を有し、
    前記入力信号は入力デジタル信号であり、前記出力信号は前記アナログ信号であり、前記デジタル信号は中間デジタル信号であり、前記オーバーサンプリング連続時間型コンバータはオーバーサンプリング連続時間型デジタル−アナログ・コンバータであり、
    クロック信号を生成するクロック源であって、前記クロック信号が生成される及び／又は送られるときに、前記雑音信号が前記クロック信号に加えられる、クロック源、を更に有し、
    前記クロック信号又は前記クロック信号から得られた信号は、前記オーバーサンプリング連続時間型デジタル−アナログ・コンバータの１又は複数のコンポーネントにより用いられる、装置。
  2. 前記フィルタの伝達関数は、前記雑音信号又は前記雑音信号の前記成分の周波数に合致する周波数においてノッチを有する、請求項１に記載の装置。
  3. 前記フィルタの伝達関数は、前記雑音信号又は前記雑音信号の前記成分の周波数に合致する周波数においてノッチを有し、
    前記クロック源は、基準クロック周波数で動作する基準クロックを有する位相ロックド・ループ又は遅延ロックド・ループを有し、
    前記フィルタの伝達関数の前記ノッチは、前記基準クロック周波数又は前記基準クロックの高調波の周波数に合致する周波数に設定される、請求項１に記載の装置。
  4. 前記入力デジタル信号は、関心のある周波数帯域内の周波数成分を有する前記アナログ信号と関連付けられ、
    前記オーバーサンプリング連続時間型デジタル−アナログ・コンバータは、前記入力デジタル信号にノイズ・シェーピングを実行して前記中間デジタル信号を提供するシグマ−デルタ変調器を有し、
    前記シグマ−デルタ変調器は、前記関心のある周波数帯域内の前記フィルタリングされたデジタル信号の量子化雑音を低減するために前記入力デジタル信号にノイズ・シェーピングを実行し、前記量子化雑音の一部を前記関心のある周波数帯域の外側に配置し、
    前記阻止帯域は、前記関心のある周波数帯域の外側にある、請求項１に記載の装置。
  5. 入力信号を該入力信号と異なる形式の出力信号に変換するオーバーサンプリング連続時間型コンバータ、
    を有し、
    前記オーバーサンプリング連続時間型コンバータは、
    デジタル信号をフィルタリングして第１のフィルタリングされたデジタル信号を生成するフィルタであって、該フィルタは、雑音信号又は前記雑音信号の成分の周波数を含む周波数領域において阻止帯域を有する伝達関数を有する、第１のフィルタ、
    前記第１のフィルタリングされたデジタル信号を第１のアナログ信号に変換する第１のフィードバック連続時間型デジタル−アナログ・コンバータ、
    を有し、
    前記入力信号は入力アナログ信号であり、前記出力信号は前記第１のフィルタリングされたデジタル信号である出力デジタル信号であり、前記第１のアナログ信号は前記第１のフィルタリングされたデジタル信号の第１のアナログ表現であり、前記オーバーサンプリング連続時間型コンバータはオーバーサンプリング連続時間型アナログ−デジタル・コンバータであり、
    クロック信号を生成するクロック源であって、前記クロック信号が生成される及び／又は送られるときに、前記雑音信号が前記クロック信号に加えられる、クロック源、を更に有し、
    前記クロック信号又は前記クロック信号から得られた信号は、前記オーバーサンプリング連続時間型アナログ−デジタル・コンバータの１又は複数のコンポーネントにより用いられる、装置。
  6. 前記第１のフィルタの伝達関数は、前記雑音信号又は前記雑音信号の前記成分の周波数に合致する周波数においてノッチを有する、請求項５に記載の装置。
  7. 前記クロック源は、基準クロック周波数で動作する基準クロックを有する位相ロックド・ループ又は遅延ロックド・ループを有し、前記第１のフィルタの伝達関数の前記ノッチは、前記基準クロック周波数又は前記基準クロックの高調波の周波数に合致する周波数を有する、請求項６に記載の装置。
  8. 前記オーバーサンプリング連続時間型アナログ−デジタル・コンバータは、
    第１の中間信号を量子化し前記出力デジタル信号を生成する量子化器、
    前記入力アナログ信号と前記第１のフィルタリングされたデジタル信号の前記第１のアナログ表現との間の差を表す第２の中間信号を生成する第１の回路、
    を有し、
    前記入力アナログ信号は、関心のある周波数帯域内の周波数成分を有し、前記量子化器、前記第１のフィルタ、前記第１のフィードバック連続時間型デジタル−アナログ・コンバータ及び前記第１の回路は、ノイズ・シェーピングを実行して前記関心のある周波数帯域内の前記出力デジタル信号の量子化雑音を低減するシグマ−デルタ変調器を形成し、前記量子化雑音の一部を前記関心のある周波数帯域の外側に配置し、前記阻止帯域は、前記関心のある周波数帯域の外側にある、請求項５に記載の装置。
  9. 前記オーバーサンプリング連続時間型アナログ−デジタル・コンバータは、
    第１の中間信号を量子化し前記出力デジタル信号を生成する量子化器、
    前記入力アナログ信号と前記第１のフィルタリングされたデジタル信号の前記第１のアナログ表現との間の差を表す第２の中間信号を生成する第１の回路、
    前記出力デジタル信号をフィルタリングして第２のフィルタリングされたデジタル信号を生成する第２のフィルタ、
    前記第２のフィルタリングされたデジタル信号を前記第２のフィルタリングされたデジタル信号の第２のアナログ表現に変換する第２のフィードバック連続時間型デジタル−アナログ・コンバータ、
    前記第２の中間信号を処理したものと前記第２のフィルタリングされたデジタル信号の前記第２のアナログ表現との間の差を表す第３の中間信号を生成する第２の回路、
    を更に有する、請求項５に記載の装置。
  10. 入力信号を該入力信号と異なる形式を有する出力信号に変換する方法であって、
    雑音信号又は前記雑音信号の成分の周波数を含む周波数領域に阻止帯域を有する伝達関数を有するフィルタを用いて、デジタル信号をフィルタリングしてフィルタリングされたデジタル信号を生成するステップと、
    連続時間型デジタル−アナログ・コンバータを用いて、前記フィルタリングされたデジタル信号をアナログ信号に変換するステップと、を含み、
    前記入力信号は入力デジタル信号であり、前記出力信号は前記アナログ信号であり、前記デジタル信号は中間デジタル信号であり、
    前記方法は、雑音を有するクロック信号を送るステップであって、前記クロック信号が生成される及び／又は送られるときに、前記雑音信号は前記クロック信号に加えられる、ステップを更に有し、
    前記クロック信号又は前記クロック信号から得られた信号は、前記連続時間型デジタル−アナログ・コンバータを有するオーバーサンプリング連続時間型デジタル−アナログ・コンバータの１又は複数のコンポーネントにより用いられる、方法。
  11. 入力信号を該入力信号と異なる形式を有する出力信号に変換する方法であって、
    雑音信号又は前記雑音信号の成分の周波数を含む周波数領域に阻止帯域を有する伝達関数を有するフィルタを用いて、デジタル信号をフィルタリングしてフィルタリングされたデジタル信号を生成するステップと、
    連続時間型デジタル−アナログ・コンバータを用いて、前記フィルタリングされたデジタル信号をアナログ信号に変換するステップと、を含み、
    前記入力信号は入力アナログ信号であり、前記出力信号は前記デジタル信号である出力デジタル信号であり、前記アナログ信号は前記フィルタリングされたデジタル信号のアナログ表現であり、前記連続時間型デジタル−アナログ・コンバータはフィードバック連続時間型デジタル−アナログ・コンバータであり、
    前記方法は、雑音を有するクロック信号を送るステップであって、前記クロック信号が生成される及び／又は送られるときに、前記雑音信号は前記クロック信号に加えられる、ステップを更に有し、
    前記クロック信号又は前記クロック信号から得られた信号は、前記連続時間型デジタル−アナログ・コンバータを有するオーバーサンプリング連続時間型アナログ−デジタル・コンバータの１又は複数のコンポーネントにより用いられる、方法。
  12. 前記方法は、
    前記クロック信号を生成するステップ、
    第１の中間信号を量子化し、前記出力デジタル信号を生成するステップ、
    前記入力アナログ信号と前記フィルタリングされたデジタル信号のアナログ表現との間の差を表す第２の中間信号を生成するステップ、を更に有する、請求項１１に記載の方法。
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