KR102650109B1 - 디지털 도메인에서 노이즈 쉐이핑을 수행하도록 구성되는 모듈레이터를 구현하기 위한 전자 회로 - Google Patents

디지털 도메인에서 노이즈 쉐이핑을 수행하도록 구성되는 모듈레이터를 구현하기 위한 전자 회로 Download PDF

Info

Publication number
KR102650109B1
KR102650109B1 KR1020180064692A KR20180064692A KR102650109B1 KR 102650109 B1 KR102650109 B1 KR 102650109B1 KR 1020180064692 A KR1020180064692 A KR 1020180064692A KR 20180064692 A KR20180064692 A KR 20180064692A KR 102650109 B1 KR102650109 B1 KR 102650109B1
Authority
KR
South Korea
Prior art keywords
signal
digital
adc
voltage
analog
Prior art date
Application number
KR1020180064692A
Other languages
English (en)
Other versions
KR20190143515A (ko
Inventor
장일훈
류승탁
고형종
김미영
백승엽
서민재
이재근
최병주
Original Assignee
삼성전자주식회사
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 한국과학기술원 filed Critical 삼성전자주식회사
Priority to KR1020180064692A priority Critical patent/KR102650109B1/ko
Priority to TW107119515A priority patent/TWI737916B/zh
Priority to US16/377,460 priority patent/US10778239B2/en
Publication of KR20190143515A publication Critical patent/KR20190143515A/ko
Application granted granted Critical
Publication of KR102650109B1 publication Critical patent/KR102650109B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0854—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of quantisation noise
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H03M3/344—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by filtering other than the noise-shaping inherent to delta-sigma modulators, e.g. anti-aliasing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0626—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by filtering
    • H03M1/0631—Smoothing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
    • H03M3/428—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one with lower resolution, e.g. single bit, feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/464—Details of the digital/analogue conversion in the feedback path
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/462—Details of the control circuitry, e.g. of the successive approximation register

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

본 발명은 ADC(Analog to Digital Converter) 및 노이즈 커플링 필터를 포함한다. ADC는 제 1 아날로그 신호 및 제 2 아날로그 신호에 기초하여 제 1 디지털 출력 신호를 생성한다. 노이즈 커플링 필터는 제 1 아날로그 신호를 제 1 디지털 출력 신호로 변환하는 것과 관련되는 제 1 양자화 에러에 기초하여, ADC로의 입력을 위해 피드백 될 제 2 아날로그 신호를 생성한다. 노이즈 커플링 필터는, 디지털 도메인에서 클럭에 기초하여, 제 1 양자화 에러로부터 변환되는 제 1 디지털 에러 신호에 대해 노이즈 쉐이핑을 수행하고 노이즈 쉐이핑의 결과로부터 제 2 아날로그 신호를 생성한다.

Description

디지털 도메인에서 노이즈 쉐이핑을 수행하도록 구성되는 모듈레이터를 구현하기 위한 전자 회로{ELECTRONIC CIRCUIT FOR IMPLEMENTING MODULATOR CONFIGURED TO PERFORM NOISE SHAPING IN DIGITAL DOMAIN}
본 발명은 전자 회로에 관한 것으로, 좀 더 상세하게는 모듈레이터를 구현하기 위한 전자 회로에 관한 것이다.
스마트폰 및 태블릿 PC 등과 같은 모바일 장치는 휴대성을 위해 작은 크기로 설계된다. 모바일 장치들은 작은 크기의 반도체 장치들을 포함한다. 모바일 장치는 배터리 등과 같이 한정적인 전력만을 저장할 수 있는 전력 공급 장치를 사용한다. 따라서, 모바일 장치를 설계하기 위해 작은 크기에 배치되고, 적은 전력을 소비하는 전자 회로의 설계가 요구된다.
대부분의 모바일 장치들은 디지털 신호를 사용하여 정보를 처리하도록 구성된다. 따라서, AD/DA(Analog to Digital/Digital to Analog) 모듈레이터는 모바일 장치들에 포함되는 필수적인 구성요소들 중 하나이다. 높은 성능의 모바일 장치에 대한 소비자의 요구가 증가함에 따라, 고해상도의 AD/DA 모듈레이터에 대한 연구가 진행되고 있다.
고해상도의 AD/DA 모듈레이터가 높은 복잡도의 설계를 통해 구현되는 경우, 구현되는 AD/DA 모듈레이터는 넓은 면적에 배치되고 많은 전력을 소비할 수 있다. 따라서, 모바일 기기 등에 고해상도의 AD/DA 모듈레이터를 사용하기 위해, 낮은 복잡도의 설계를 통해 구현될 수 있는 AD/DA 모듈레이터가 요구된다.
본 발명은 디지털 도메인에서 노이즈 쉐이핑을 수행하도록 구성되는 디지털 노이즈 커플링 필터를 포함하는 모듈레이터를 제공할 수 있다.
본 발명의 실시 예에 따른 전자 회로는 ADC(Analog to Digital Converter) 및 노이즈 커플링 필터를 포함할 수 있다. ADC는 제 1 아날로그 신호 및 제 2 아날로그 신호에 기초하여 제 1 디지털 출력 신호를 생성할 수 있다. 노이즈 커플링 필터는 제 1 아날로그 신호를 제 1 디지털 출력 신호로 변환하는 것과 관련되는 제 1 양자화 에러에 기초하여, ADC로의 입력을 위해 피드백 될 제 2 아날로그 신호를 생성할 수 있다. 노이즈 커플링 필터는, 디지털 도메인에서 클럭에 기초하여, 제 1 양자화 에러로부터 변환되는 제 1 디지털 에러 신호에 대해 노이즈 쉐이핑을 수행하고 노이즈 쉐이핑의 결과로부터 제 2 아날로그 신호를 생성할 수 있다.
본 발명의 실시 예에 따르면, 높은 차수의 노이즈 커플링 필터를 포함하는 모듈레이터가 낮은 복잡도의 설계를 통해 구현될 수 있고, 이에 따라 모듈레이터가 작은 면적에 배치될 수 있다. 또한, 높은 차수의 노이즈 커플링 필터를 포함하는 모듈레이터에 의해 소비되는 전력 및 모듈레이터에 포함되는 노이즈 커플링 필터의 PVT 변화가 감소할 수 있다.
도 1은 본 발명의 실시 예에 따른 모듈레이터를 보여주는 블록도 이다.
도 2는 도 1의 ADC의 예시적인 구성을 보여주는 블록도 이다.
도 3은 도 2의 노이즈 커플링 필터의 예시적인 구성을 보여주는 블록도 이다.
도 4는 도 2의 메인 ADC, 도 3의 노이즈 커플링 ADC, 및 도 3의 노이즈 커플링 DAC를 구현하기 위한 예시적인 구성을 보여주는 회로도 이다.
도 5 내지 도 9는 도 4의 SAR(Successive Approximation Register) ADC의 예시적인 동작을 보여주는 회로도들 이다.
도 10은 도 5 내지 도 9를 참조하여 설명된 SAR ADC의 예시적인 동작들을 보여주는 타이밍도 이다.
도 11은 도 3의 디지털 노이즈 커플링 필터의 예시적인 구성을 보여주는 블록도 이다.
도 12는 도 2의 ADC의 예시적인 구성을 보여주는 블록도 이다.
도 13은 도 1 및 도 12의 메인 ADC로 수신되는 신호들을 보여주는 그래프이다.
도 14는 도 2의 ADC의 예시적인 구성을 보여주는 블록도 이다.
도 15는 도 1의 모듈레이터를 포함하는 전자 장치의 예시적인 구성을 보여주는 블록도 이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 모듈레이터(modulator)를 보여주는 블록도 이다.
도 1을 참조하면 모듈레이터(1000)는 가산기(1100), 루프 필터(Loop Filter, 1200), 샘플러(1300), ADC(Analog to Digital Converter, 1500), 및 피드백 DAC(1400)를 포함할 수 있다. 예로서, 모듈레이터(1000)는 전자 장치의 구성요소일 수 있다. 예로서, 모듈레이터(1000)는 전자 장치로 수신되는 아날로그 신호들을 디지털 신호들로 변환할 수 있다. 예로서, 전자 장치는 개인용 컴퓨터(Personal Computer, PC), 워크스테이션(Workstation), 노트북 컴퓨터, 이동식 장치 등 중 하나일 수 있다. 전자 장치는 아날로그 신호 및 디지털 신호를 처리하도록 구성되는 다양한 형태의 전자회로들을 포함할 수 있다. 도 15를 참조하여, 모듈레이터(1000)를 포함하는 예시적인 전자 장치가 좀 더 구체적으로 설명될 것이다.
가산기(1100)는 전자 장치의 다른 구성요소로부터 신호(Uin)를 수신할 수 있다. 또는, 가산기(1100)는 전자 장치 외부의 다른 장치로부터 신호(Uin)를 수신할 수 있다.
가산기(1100)는 피드백 DAC(1400)로부터 피드백되는 신호(Dfb)를 수신할 수 있다. 가산기(1100)는 아날로그 도메인에서 둘 이상의 아날로그 신호들을 가산할 수 있다. 예로서, 신호들(Uin, Dfb)은 아날로그 신호들일 수 있고, 가산기(1100)는 수신되는 신호(Uin)와 신호(Dfb)를 가산하여 신호(S1)를 생성할 수 있다.
예로서, 가산기(1100)는 신호(Uin)의 레벨로부터 신호(Dfb)의 레벨을 빼서 얻어지는 레벨을 갖는 신호(S1)를 생성할 수 있다. 예로서, 신호 레벨은 전압 레벨일 수 있으나, 본 발명은 여기에 한정되지 않는다. 가산기(1100)는 신호(S1)를 루프 필터(1200)로 출력할 수 있다.
루프 필터(1200)는 가산기(1100)로부터 신호(S1)를 수신할 수 있다. 루프 필터(1200)는 신호(S1)를 필터링 할 수 있다. 예로서, 루프 필터(1200)는 신호(S1)에 포함되는 신호 성분들 중 특정 주파수들을 갖는 신호 성분들의 크기들을 감쇄시킬 수 있다. 예로서, 루프 필터(1200)는 고역 통과 필터의 구성을 포함할 수 있다. 루프 필터(1200)는 신호(S1)에 포함된 신호 성분들 중 기준 주파수 이상의 주파수들을 갖는 신호 성분들의 크기들을 감쇄시킬 수 있다. 루프 필터(1200)는 신호(S1)를 필터링하여 신호(S2)를 생성할 수 있다. 루프 필터(1200)는 신호(S2)를 샘플러(1300)로 출력할 수 있다.
샘플러(1300)는 루프 필터(1200)로부터 신호(S2)를 수신할 수 있다. 샘플러(1300)는 동작 신호(PH1)를 수신할 수 있다. 예로서, 샘플러(1300)는 ADC(1500)에 포함되는 로직 회로로부터 동작 신호(PH1)를 수신할 수 있다(도 4 참조). 샘플러(1300)는 동작 신호(PH1)의 주파수 “fs”에 기초하여 신호(S2)를 샘플링 할 수 있다. 샘플러(1300)는 신호(S2)를 샘플링하여, 불연속적인 아날로그 신호를 포함하는 신호(S3)를 생성할 수 있다.
도 1의 샘플러(1300)는 스위치 소자의 형태로 도시되었으나, 이는 더 나은 이해를 가능하게 하기 위해 제공된다. 샘플러(1300)가 의도된 신호 레벨을 샘플링하고 유지(Hold)하도록 구성되는 하드웨어 회로들(예컨대, 커패시터, 플립플롭 등)로 구현될 수 있음이 잘 이해될 것이다. 샘플러(1300)는 신호(S3)를 ADC(1500)로 출력할 수 있다. 예로서, 신호(Dout)는 디지털 신호일 수 있다.
ADC(1500)는 샘플러(1300)로부터 신호(S3)를 수신할 수 있다. ADC(1500)는 아날로그 신호를 디지털 신호로 변환할 수 있다. 예로서, ADC(1500)는 신호(S3)를 변환하여 신호(Dout)를 생성할 수 있다.
예로서, ADC(1500)는 노이즈 커플링 기반의 토폴로지로 구성된 전자 회로들을 포함할 수 있다. ADC(1500)는 신호(Dout)를 모듈레이터(1000)의 외부로 출력할 수 있다. 예로서, ADC(1500)는 모듈레이터를 포함하는 전자 장치의 다른 구성요소로 신호(Dout)를 출력할 수 있고, 신호(Dout)는 전자 장치를 동작시키는 데에 이용될 수 있다(도 15 참조). ADC(1500)는 신호(Dout)를 피드백 DAC(1400)로 출력할 수 있다. ADC(1500)의 예시적인 구성 및 동작들이 도 2 내지 도 14를 참조하여 좀 더 구체적으로 설명될 것이다.
피드백 DAC(1400)는 ADC(1500)로부터 신호(Dout)를 수신할 수 있다. 피드백 DAC(1400)는 디지털 신호를 아날로그 신호로 변환할 수 있다. 예로서, 피드백 DAC(1400)는 신호(Dout)를 변환하여 신호(Dfb)를 생성할 수 있다. 피드백 DAC(1400)는 신호(Dfb)를 피드백하여 신호(Dfb)를 가산기(1100)로 출력할 수 있다.
가산기(1100)에 의해 피드백 되는 신호(Dfb)의 레벨이 신호(Uin)의 레벨로부터 빼짐에 따라, 신호(Dfb)의 레벨과 신호(Uin)의 레벨 사이의 차이 값을 레벨로 갖는 신호(S1)가 생성될 수 있다. 피드백 되는 신호(Dfb)에 기초하여 생성되는 신호(S1)는 루프 필터(1200), 샘플러(1300), 및 ADC(1500)를 통해 신호(Dout)로 변환될 수 있다.
피드백 DAC(1400)를 통해 신호(Dout)로부터 변환되는 신호(Dfb)가 계속적으로 피드백 됨에 따라, 신호(Uin)의 레벨과 신호(Dout)의 데이터의 값 사이의 차이는 계속적으로 신호(Dout)로 변환되고, 신호(Uin)의 레벨과 신호(Dout)의 데이터의 값 사이의 차이는 “0”으로 수렴할 수 있다. 따라서, 피드백 DAC(1400)에 의해 형성되는 피드백 경로에 의해 신호(Dout)의 데이터는 신호(Uin)의 레벨을 정확하게 나타낼 수 있다.
도 2는 도 1의 ADC의 예시적인 구성을 보여주는 블록도 이다.
도 2를 참조하면, ADC(1500)는 가산기(1510), 메인 ADC(1520), 및 노이즈 커플링 필터(1530)를 포함할 수 있다.
가산기(1510)는 도 1의 샘플러(1300)에 의해 샘플링된 신호(S3)를 수신할 수 있다. 가산기(1510)는 노이즈 커플링 필터(1530)로부터 신호(Efb)를 수신할 수 있다. 가산기(1510)는 수신되는 신호(S3)와 신호(Efb)를 가산하여 신호(S4)를 생성할 수 있다. 예로서, 가산기(1510)는 신호(S3)의 레벨로부터 신호(Efb)의 레벨을 빼서 얻어지는 레벨을 갖는 신호(S4)를 생성할 수 있다. 가산기(1520)는 신호(S4)를 메인 ADC(1520)로 출력할 수 있다. 예로서, 가산기(1510)는, 수신되는 신호들을 가산하기 위한 능동적인 동작을 수행하기보다는, 수신되는 신호들이 더해지는 노드를 제공할 수 있다(도 4 참조). 메인 ADC(1520)는 가산기(1510)로부터 신호(S4)를 수신할 수 있다. 메인 ADC(1520)는 아날로그 신호를 디지털 신호로 변환할 수 있다. 예로서, 메인 ADC(1520)는 신호(S4)를 변환하여 신호(Dout)를 생성할 수 있다. 메인 ADC(1520)는 클럭에 기초하여 신호(Dout)를 모듈레이터(1000)의 외부로 출력할 수 있다. 메인 ADC(1520)는 클럭에 기초하여 신호(Dout)를 피드백 DAC(1400)로 출력할 수 있다. 예로서, 메인 ADC(1520)는 클럭을 생성하기 위한 로직 회로를 포함할 수 있다.
메인 ADC(1520)에 의해 신호(S4)가 변환될 때, 양자화 에러가 발생할 수 있다. 본 명세서에서 양자화 에러는, 아날로그 신호를 디지털 신호로 변환할 때 발생하는 에러로서, 변환되기 전의 아날로그 신호의 레벨과 변환된 후의 디지털 신호의 데이터의 값 사이의 차이와 관련될 수 있다. 여기서, 차이라는 표현은 산술적인 차이를 의미하기보다는 개념적인 차이를 의미한다는 것이 잘 이해될 것이다.
예로서, 신호(Eq1)의 레벨은 신호(S4)를 신호(Dout)로 변환할 때 발생되는 양자화 에러의 크기를 표현할 수 있다. 신호(Eq1)에 의해 표현되는 양자화 에러의 크기는 신호(S4)의 레벨과 신호(Dout)의 데이터의 값 사이의 차이와 관련될 수 있다. 메인 ADC(1520)는 노이즈 쉐이핑(Noise shaping)을 위해 양자화 에러를 표현하는 신호(Eq1)를 노이즈 커플링 필터(1530)로 출력할 수 있다.
노이즈 커플링 필터(1530)는 메인 ADC(1520)로부터 신호(Eq1)를 수신할 수 있다. 노이즈 커플링 필터(1530)는 메인 ADC(1520)에서 발생하는 양자화 에러를 노이즈 쉐이핑하기 위해, 신호(Eq1)를 필터링 할 수 있다. 예로서, 노이즈 커플링 필터(1530)는 신호(Eq1)에 포함되는 신호 성분들 중 특정 주파수들을 갖는 신호 성분들의 크기들을 감쇄시킬 수 있다.
예로서, 노이즈 커플링 필터(1530)는 노이즈 쉐이핑을 수행하기 위해 고역 통과 필터의 구성을 포함할 수 있다. 노이즈 커플링 필터(1530)는 신호(Eq1)에 포함된 신호 성분들 중 기준 주파수 이하의 주파수들을 갖는 신호 성분들의 크기들을 감쇄시킬 수 있다. 노이즈 커플링 필터(1530)는 클럭에 기초하여 신호(Eq1)를 필터링하여 신호(Efb)를 생성할 수 있다. 노이즈 커플링 필터(1530)는 클럭에 기초하여 신호(Efb)를 가산기(1510)로 출력할 수 있다. 예로서, 노이즈 커플링 필터(1530)는 메인 ADC(1520)로부터 클럭을 수신할 수 있다.
예로서, 노이즈 커플링 필터(1530)는 수학식 1에 따른 전달 함수 “H1(z)”의 특성을 갖는 필터를 포함할 수 있다.
본 명세서에서 “z”는 z 변환(z-transform)에 따른 복소 주파수를 나타내고, n은 자연수 이다. 다만, 수학식 1의 전달 함수는 본 발명의 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지는 않는다.
몇몇 구현에서, 노이즈 커플링 필터는 노이즈 쉐이핑을 수행하기 위해 아날로그 도메인에서 동작하는 필터를 포함할 수 있다. 수학식 1의 전달 함수를 가지며(예컨대, n차 고역 통과 필터의 전달 함수를 가지며) 아날로그 도메인에서 동작하는 필터를 설계하기 위해, 다수의 능동 소자(예컨대, 증폭기 등)들과 같이 높은 복잡도를 갖는 구성들이 요구될 수 있다. 따라서, 아날로그 도메인에서 동작하는 노이즈 커플링 필터(1530)는 넓은 면적에 배치되고 많은 전력을 소모할 수 있다.
반면, 본 발명의 실시 예들에서, 노이즈 커플링 필터(1530)는 노이즈 쉐이핑을 수행하기 위해 디지털 도메인에서 동작하는 필터를 포함할 수 있다. 도 3을 참조하여, 디지털 도메인에서 동작하는 필터를 포함하는 노이즈 커플링 필터(1530)의 예시적인 구성 및 동작들이 구체적으로 설명될 것이다.
도 3은 도 2의 노이즈 커플링 필터의 예시적인 구성을 보여주는 블록도 이다.
도 3을 참조하면, 노이즈 커플링 필터(1530)는 노이즈 커플링 ADC(1531), 디지털 노이즈 커플링 필터(1532), 및 노이즈 커플링 DAC(Digital to Analog Converter)(1533)를 포함할 수 있다.
노이즈 커플링 ADC(1531)는 메인 ADC(1520)로부터 양자화 에러를 표현하는 신호(Eq1)를 수신할 수 있다. 도 2를 참조하여 설명된 바와 같이, 신호(Eq1)는 신호(S4)의 레벨과 신호(Dout)의 데이터의 값 사이의 차이와 관련되는 양자화 에러를 표현하는 아날로그 신호일 수 있다.
노이즈 커플링 ADC(1531)는 수신되는 아날로그 신호를 디지털 신호로 변환할 수 있다. 도 3의 예에서, 노이즈 커플링 ADC(1531)는 신호(Eq1)를 변환하여 디지털 신호(Ed1)를 생성할 수 있다. 따라서, 디지털 신호(Ed1)는 양자화 에러의 크기와 관련되는 데이터를 나타낼 수 있다. 노이즈 커플링 ADC(1531)는 클럭에 기초하여 디지털 신호(Ed1)를 디지털 노이즈 커플링 필터(1532)로 출력할 수 있다. 예로서, 클럭은 메인 ADC(1520)에 포함되는 로직 회로로부터 수신될 수 있다(도 4 참조).
디지털 노이즈 커플링 필터(1532)는 노이즈 커플링 ADC(1531)로부터 디지털 신호(Ed1)를 수신할 수 있다. 디지털 노이즈 커플링 필터(1532)는 디지털 신호(Ed1)를 필터링 할 수 있다. 예로서, 디지털 노이즈 커플링 필터(1532)는 디지털 신호(Ed1)에 포함되는 신호 성분들 중 특정 주파수들을 갖는 신호 성분들의 크기들을 감쇄시킬 수 있다. 예로서, 디지털 노이즈 커플링 필터(1532)는 고역 통과 필터의 특성을 가질 수 있다. 디지털 노이즈 커플링 필터(1532)는 디지털 신호(Ed1)에 포함된 신호 성분들 중 기준 주파수 이하의 주파수들을 갖는 신호 성분들의 크기들을 감쇄시킬 수 있다.
디지털 노이즈 커플링 필터(1532)는 클럭에 기초하여 디지털 신호(Ed1)를 필터링하여 디지털 신호(Ed2)를 생성할 수 있다. 디지털 노이즈 커플링 필터(1532)는 디지털 신호(Ed2)를 노이즈 커플링 DAC(1533)으로 출력할 수 있다. 예로서, 클럭은 메인 ADC(1520)에 포함되는 로직 회로로부터 수신될 수 있다(도 4 참조).
본 명세서에서 2차 및 3차 고역 통과 필터의 특성들 갖는 디지털 노이즈 커플링 필터(1532)가 설명될 것이나, 디지털 노이즈 커플링 필터(1532)가 m 차 고역 통과 필터의 특성을 갖도록 다양하게 변경 또는 수정될 수 있음이 잘 이해될 것이다(단, m은 자연수).
예로서, 디지털 노이즈 커플링 필터(1532)는 수학식 2에 따른 전달 함수 “H2(z)”의 특성을 가질 수 있다.
수학식 2를 참조하면, 전달 함수 “H2(z)”는 2차 고역 통과 필터의 특성을 가질 수 있다. 도 11을 참조하여, 2차 고역 통과 필터의 구성을 포함하는 디지털 노이즈 커플링 필터(1532)의 예시적인 구성이 설명될 것이다.
예로서, 디지털 노이즈 커플링 필터(1532)는 수학식 3에 따른 전달 함수 “H3(z)”의 특성을 가질 수 있다.
수학식 3을 참조하면, 전달 함수 “H3(z)”은 3차 고역 통과 필터의 특성을 가질 수 있다.
디지털 노이즈 커플링 필터(1532)는 디지털 도메인에서 디지털 신호들을 처리하기 때문에, 적은 수의 소자들로 구현될 수 있다. 또한, 디지털 노이즈 커플링 필터(1532)는 낮은 복잡도로 쉽게 설계될 수 있다(도 11 참조). 따라서, 디지털 노이즈 커플링 필터(1532)를 포함하는 노이즈 커플링 필터(1530)는 아날로그 도메인에서 동작하는 필터를 포함하는 노이즈 커플링 필터보다 작은 면적에 배치되고 적은 전력을 소비할 수 있다. 디지털 노이즈 커플링 필터(1532)를 사용하여 구현되는 모듈레이터(1000)는 높은 차수의 전달 함수의 특성을 가짐에도 불구하고 작은 면적에 배치되고 적은 전력을 소비할 수 있다.
노이즈 커플링 DAC(1533)는 디지털 노이즈 커플링 필터(1532)로부터 디지털 신호(Ed2)를 수신할 수 있다. 노이즈 커플링 DAC(1533)는 수신되는 디지털 신호를 아날로그 신호로 변환할 수 있다. 도 3의 예에서, 노이즈 커플링 DAC(1533)는 디지털 신호(Ed2)를 변환하여 신호(Efb)를 생성할 수 있다. 노이즈 커플링 DAC(1533)는 클럭에 기초하여 신호(Efb)를 도 2의 가산기(1510)로 출력할 수 있다. 예로서, 클럭은 메인 ADC(1520)에 포함되는 로직 회로로부터 수신될 수 있다(도 4 참조).
신호(Efb)는 양자화 에러를 표현하는 신호(Eq1)에 기초하여 생성되기 때문에, 양자화 에러와 관련될 수 있다. 예로서, 신호(Efb)의 레벨은 디지털 노이즈 커플링 필터(1532)에 의해 노이즈 쉐이핑된 양자화 에러의 크기와 관련될 수 있다. 따라서, 신호(S3)의 레벨로부터 신호(Efb)의 레벨을 빼서 얻어지는 신호(S4)에 의해 표현되는 양자화 에러의 크기는 신호(S3)에 의해 표현되는 양자화 에러의 크기보다 작을 수 있다. 따라서, 노이즈 커플링 필터(1530)에 의해 형성되는 경로에 의해 신호(Eq1)로부터 변환되는 신호(Efb)가 피드백됨에 따라, 신호(S4)의 레벨에 정확하게 대응하는 데이터를 나타내는 신호(Dout)가 생성될 수 있다.
도 4는 도 2의 메인 ADC, 도 3의 노이즈 커플링 ADC, 및 도 3의 노이즈 커플링 DAC를 구현하기 위한 예시적인 구성을 보여주는 회로도 이다.
도 4를 참조하면, 도 2의 메인 ADC(1520), 도 3의 노이즈 커플링 ADC(1531), 및 도 3의 노이즈 커플링 DAC(1533), 및 도 2의 가산기(1510)가 SAR(Successive Approximation Register) ADC(2000)로 구현될 수 있다. 다만, 본 발명은 도 4의 구조로 한정되지 않고, 다른 실시 예들에서, 차동 입력 구조를 갖는 SAR ADC가 채용될 수 있다.
SAR ADC(2000)는 메인 ADC 블록(2100), 노이즈 커플링 ADC 블록(2200), 노이즈 커플링 DAC 블록(2300), 비교기(2400), 로직 회로(2500), 샘플러(2600), 및 커패시터(Cs)를 포함할 수 있다. 또한, SAR ADC(2000)는 스위치 블록(SW)을 포함할 수 있다. 스위치 블록(SW)은 스위치들(SW1 내지 SW7)을 포함할 수 있다. 스위치 블록(SW)의 제 1 그룹의 스위치들(SW1 내지 SW3)은 메인 ADC 블록(2100)의 구성요소들로서 동작할 수 있다. 스위치 블록(SW)의 제 2 그룹의 스위치들(SW4 내지 SW7)은 노이즈 커플링 ADC 블록(2200)의 구성요소들로서 동작할 수 있다. 스위치 블록(SW)의 제 3 그룹의 스위치들(SW3 내지 SW7)은 노이즈 커플링 DAC 블록(2300)의 구성요소들로서 동작할 수 있다.
스위치들(SW1 내지 SW7)은 로직 회로(2500)의 제어에 따라, 전압(VREFP)의 단자, 전압(VREFN)의 단자, 및 전압(VCM)의 단자 중 하나와 커패시터들(C1 내지 C7)을 각각 연결할 수 있다. 예로서, 전압(VREFP)은 논리 값 “1”에 대응하고, 전압(VREFN)은 논리 값 “0”에 대응하고, 전압(VCM)은 논리 값을 지시하지 않는 공통 모드 전압에 대응할 수 있다.
스위치들(SW1 내지 SW7)은 신호(Dout)로서 출력될 데이터의 개별적인 비트들에 각각 대응할 수 있다. 예로서, 제 1 그룹의 스위치들(SW1 내지 SW3)은 메인 ADC(1520)로 수신되는 신호(S4)로부터 변환되는 데이터에 최상위비트의 하위비트(즉, 최상위비트의 다음 중요 비트)로부터 순차적으로 대응할 수 있다. 예로서, 신호(S4)로부터 변환되는 데이터가 “1010”인 경우, 스위치(SW1)는 전압(VREFN)의 단자에 연결(22자리 비트의 논리값 “0”)되고, 스위치(SW2)는 전압(VREFP)의 단자에 연결(21자리 비트의 논리값 “1”)되고, 스위치(SW3)는 전압(VREFN)의 단자에 연결(20자리 비트의 논리값 “0”)될 수 있다. 도 5 내지 도 9를 참조하여, 로직 회로(2500)의 제어에 따른 스위치들(SW1 내지 SW3)의 동작들이 좀 더 구체적으로 설명될 것이다.
예로서, 제 2 그룹의 스위치들(SW4 내지 SW7)은 노이즈 커플링 ADC(1531)로 수신되는 신호(Eq1)로부터 변환되는 데이터에 최상위비트로부터 순차적으로 대응할 수 있다. 예로서, 신호(Eq1)로부터 변환되는 데이터가 “1010”인 경우, 스위치(SW4)는 전압(VREFP)의 단자에 연결(23자리 비트의 논리값 “1”)되고, 스위치(SW5)는 전압(VREFN)의 단자에 연결(22자리 비트의 논리값 “0”)되고, 스위치(SW6)는 전압(VREFP)의 단자에 연결(21자리 비트의 논리값 “1”)되고, 스위치(SW7)는 전압(VREFN)의 단자에 연결(20자리 비트의 논리값 “0”)될 수 있다. 도 5 내지 도 9를 참조하여, 로직 회로(2500)의 제어에 따른 스위치들(SW4 내지 SW7)의 동작이 좀 더 구체적으로 설명될 것이다.
예로서, 제 3 그룹의 스위치들(SW3 내지 SW7)은 노이즈 커플링 DAC(1533)로 수신되는 디지털 신호(Ed2)의 데이터에 최상위비트로부터 순차적으로 나타낼 수 있다. 예로서, 신호(Eq1)로부터 변환되는 데이터가 “10100”인 경우, 스위치(SW3)는 전압(VREFP)의 단자에 연결(24자리 비트의 논리값 “1”)되고, 스위치(SW4)는 전압(VREFN)의 단자에 연결(23자리 비트의 논리값 “0”)되고, 스위치(SW5)는 전압(VREFP)의 단자에 연결(22자리 비트의 논리값 “1”)되고, 스위치(SW6)는 전압(VREFN)의 단자에 연결(21자리 비트의 논리값 “0”)되고, 스위치(SW6)는 전압(VREFN)의 단자에 연결(20자리 비트의 논리값 “0”)될 수 있다. 도 5 내지 도 9를 참조하여, 로직 회로(2500)의 제어에 따른 스위치들(SW3 내지 SW7)의 동작이 좀 더 구체적으로 설명될 것이다.
메인 ADC 블록(2100)은 제 1 그룹의 커패시터들(C1 내지 C3)을 포함할 수 있다. 노이즈 커플링 ADC 블록(2200)은 제 2 그룹의 커패시터들(C4 내지 C7)을 포함할 수 있다. 노이즈 커플링 DAC 블록(2300)은 제 3 그룹의 커패시터들(C3 내지 C7)을 포함할 수 있다. 커패시터들(C1 내지 C7)의 커패시턴스들의 비율은 “64:32:16:8:4:2:1”일 수 있다. 커패시터들(C1 내지 C7)의 커패시턴스들은 SAR ADC(2000)에 의해 생성되는 데이터의 개별적인 비트들에 각각 대응할 수 있다. 커패시터들(C1 내지 C7)은 스위치들(SW1 내지 SW7)과 노드(ND) 사이에 연결될 수 있다.
커패시터(Cs)는 노드(ND)와 전압(Vss)의 단자 사이에 연결될 수 있다. 예로서, 전압(Vss)은 접지 전압 또는 기준 전압일 수 있다. 또는, 전압(Vss)은 전압(VCM)일 수 있다. 예로서, 전압(Vss)은 SAR ADC(2000)의 내/외부에 배치된 전압 생성기 또는 전압 레귤레이터 등으로부터 공급될 수 있다.
비교기(2400)는 반전 단자와 비반전 단자를 포함할 수 있다. 비교기(2400)는 반전 단자와 비반전 단자로 수신되는 전압들의 레벨들을 비교할 수 있다. 비교기(2400)는 로직 회로(2500)로부터 수신되는 동작 신호(PH3)에 기초하여 동작할 수 있다. 도 4의 예에서, 비교기(2400)는 비반전 단자를 통해 노드(ND)에 형성되는 전압을 수신할 수 있다. 또한, 비교기(2400)는 반전 단자를 통해 전압(VCM)을 수신할 수 있다. 비교기(2400)는 노드(ND)에 형성되는 전압의 레벨과 전압(VCM)의 레벨을 비교하여 비교 결과를 생성할 수 있다. 비교기(2400)는 수신되는 동작 신호(PH3)에 기초하여 비교 결과를 로직 회로(2500)로 출력할 수 있다. 비교기(2400)는 논리 회로(2500)로부터 수신되는 클럭(미도시)에 기초하여 비교결과를 로직 회로(2500)로 출력할 수 있다.
메인 ADC 블록(2100), 노이즈 커플링 ADC 블록(2200), 및 노이즈 커플링 DAC 블록(2300)은 일부 구성요소들을 공유할 수 있다. 도 4의 예에서, 메인 ADC 블록(2100)과 노이즈 커플링 DAC 블록(2300)은 스위치(SW3) 및 커패시터(C3)를 공유할 수 있다. 도 4의 예에서, 노이즈 커플링 DAC 블록(2300)은 노이즈 커플링 ADC 블록(2200)을 포함할 수 있다. 메인 ADC 블록(2100), 노이즈 커플링 ADC 블록(2200), 및 노이즈 커플링 DAC 블록(2300) 중 둘 이상에 의해 공유되는 구성요소들은 시간에 따라 상이한 기능들을 수행할 수 있다(도 5 내지 도 9 참조).
도 3을 참조하여 설명된 바와 같이, 디지털 도메인에서 동작하는 디지털 노이즈 커플링 필터(1532)를 구현하기 위해, 아날로그 신호와 디지털 신호를 변환하기 위한 노이즈 커플링 ADC(1531) 및 노이즈 커플링 DAC(1533)의 구현이 동반될 수 있다. 메인 ADC(1530)뿐만 아니라 노이즈 커플링 ADC(1531) 및 노이즈 커플링 DAC(1533)까지 도 4의 하나의 SAR ADC(2000)에 의해 구현될 수 있다. 따라서, 디지털 노이즈 커플링 필터(1532)를 포함하는 ADC(1500)가 설계되더라도, ADC(1500)가 배치되는 면적은 작고 ADC(1500)에 의해 소비되는 전력은 적을 수 있다.
로직 회로(2500)는 비교기(2400)로부터 비교 결과를 수신할 수 있다. 로직 회로(2500)는 수신되는 비교 결과에 기초하여 스위치 블록(SW)을 제어할 수 있다. 로직 회로(2500)는 도 1의 샘플러(1300)의 동작을 제어하기 위한 동작 신호(PH1)를 생성할 수 있다. 예로서, 로직 회로(2500)는 주파수 “fs”를 갖는 동작 신호(PH1)를 생성할 수 있다. 로직 회로(2500)는 동작 신호(PH1)를 샘플러(1300)로 출력할 수 있다.
로직 회로(2500)는 샘플러(2600)의 동작을 제어하기 위한 동작 신호(PH2)를 생성할 수 있다. 로직 회로(2500)는 동작 신호(PH2)를 샘플러(2600)로 출력할 수 있다. 로직 회로(2500)는 비교기(2400)의 동작을 제어하기 위한 동작 신호(PH3)를 생성할 수 있다. 로직 회로(2500)는 동작 신호(PH3)를 비교기(2400)로 출력할 수 있다. 도 10을 참조하여, 예시적인 동작 신호들(PH1, PH2, 및 PH3)이 좀 더 구체적으로 설명될 것이다.
로직 회로(2500)는 디지털 노이즈 커플링 필터(1532), 비교기(2400) 및 로직 회로 자체의 동작들을 위한 클럭을 생성할 수 있다. 로직 회로(2500)는 비교기(2400)로부터 수신되는 비교 결과 및 클럭에 기초하여 특정 데이터를 나타내는 신호(Dout)를 출력할 수 있다.
예로서, 비반전 단자로 수신되는 전압의 레벨이 반전 단자로 수신되는 전압의 레벨보다 큰 경우, 로직 회로(2500)는 비교 결과에 기초하여 데이터 “1”을 생성할 수 있다. 비반전 단자로 수신되는 전압의 레벨이 비반전 단자로 수신되는 전압의 레벨 이하일 경우, 로직 회로(2500)는 비교 결과에 기초하여 데이터 “0”을 생성할 수 있다. 논리 회로(2400)는 클럭에 기초하여 시간에 따라 순차적으로 생성되는 데이터를 나타내는 신호(Dout)를 출력할 수 있다.
로직 회로(2500)는 비교 결과에 기초하여 스위치들(SW1 내지 SW7)을 제어할 수 있다. 예로서, 로직 회로(2500)는 비교 결과에 기초하여 생성되는 데이터 “1”에 기초하여 스위치들(SW1 내지 SW7) 중 하나를 전압(VREFP)의 단자와 연결시킬 수 있다. 예로서, 로직 회로(2500)는 비교 결과에 기초하여 생성되는 데이터 “0”에 기초하여 스위치들(SW1 내지 SW7) 중 하나를 전압(VREFN)의 단자와 연결시킬 수 있다. 스위치 블록(SW)을 제어하기 위한 로직 회로(2500)의 예시적인 동작들이 도 5 내지 도 9를 참조하여 좀 더 구체적으로 설명될 것이다.
샘플러(2600)는 샘플러(1300)로부터 신호(S3)를 수신할 수 있다. 샘플러(2600)는 로직 회로(2500)로부터 동작 신호(PH2)를 수신할 수 있다. 샘플러(2600)는 동작 신호(PH2)에 기초하여 신호(S3)를 샘플링 할 수 있다.
이하, 도 5 내지 도 9를 참조하여, 하나의 싸이클 동안 수행되는 SAR ADC(2000)의 예시적인 동작이 설명될 것이다.
도 5는 도 4의 SAR ADC의 예시적인 동작을 보여주는 회로도 이다. 도 5는 SAR ADC(2000)의 예시적인 동작들 중 제 1 단계를 설명한다.
도 5의 예에서, 신호(S3)가 샘플러(2600)를 통해 전달되기 전에(즉, 이전 싸이클의 SAR ADC(2000)의 동작에서), 로직 회로(2500)는 디지털 노이즈 필터(1532)로부터 디지털 신호(Ed2)를 피드백 받을 수 있다. 예로서, 이전 싸이클에서 피드백되는 디지털 신호(Ed2)는 샘플러(2600)에 의해 샘플링된 신호(S3)의 제 1 레벨에 기초하여 생성될 수 있다.
예로서, 이전 싸이클에서 피드백된 디지털 신호(Ed2)의 데이터는 “10110”일 수 있다. 이전 싸이클에서 로직 회로(2500)의 제어에 따라, 스위치(SW3), 스위치(SW5), 및 스위치(SW6)는 전압(VREFP)의 단자와 연결되고, 스위치(SW4) 및 스위치(SW7)는 전압(VREFN)의 단자와 연결될 수 있다. 또한, 이전 싸이클에서 로직 회로(2500)의 제어에 따라, 샘플러(2600)는 신호(S3)를 샘플링 할 수 있다. 따라서, 노드(ND)에 신호(S3)의 레벨에 대응하는 레벨을 갖는 전압이 형성될 수 있다. 도 9를 참조하여, 이전 싸이클의 SAR ADC(2000)의 동작과 유사한 동작이 구체적으로 설명될 것이므로, 중복되는 설명은 생략된다.
도 5를 참조하면, 다음 싸이클의 동작을 위해, 로직 회로(2500)는 스위치 블록(SW)을 제어하기 위한 신호 및 동작 신호(PH2)를 출력할 수 있다. 로직 회로(2500)로부터 수신되는 동작 신호(PH2)의 제어에 따라, 샘플러(2600)는 신호(S3)의 샘플링을 중단할 수 있다. 예로서, 샘플러(2600)는 신호(S3)의 노드(ND)로의 전달을 차단할 수 있다. 이후, 로직 회로(2500)의 제어에 따라, 스위치들(SW3 내지 SW7)은 전압(VCM)의 단자에 연결될 수 있다.
도 6은 도 4의 SAR ADC의 예시적인 동작을 보여주는 회로도 이다. 도 6은 SAR ADC(2000)의 예시적인 동작들 중 제 2 단계를 설명한다. 제 2 단계의 동작은 도 2의 메인 ADC(1520)의 동작에 대응할 수 있다.
샘플러(2600)에 의한 신호(S3)의 전달이 차단됨에 따라, 노드(ND)에 신호(S4)가 생성될 수 있다. 즉, 노드(ND)에 형성되는 전압의 레벨이 변함에 따라, 신호(S4)의 레벨에 대응하는 레벨을 갖는 전압이 노드(ND)에 형성될 수 있다. 예로서, 신호(S3)의 레벨로부터 신호(Efb)의 레벨을 빼서 얻어지는 레벨을 갖는 신호(S4)가 생성될 수 있다. 신호(Efb)의 레벨은 도 5의 디지털 신호(Ed2)의 데이터의 값에 대응할 수 있다. 따라서, 신호(S4)의 레벨은 신호(S3)의 레벨과 디지털 신호(Ed2)의 데이터의 값 사이의 차이와 관련될 수 있다.
신호(S4)에 의해 노드(ND)에 새롭게 형성된 전압이 커패시터들(C1 내지 C7) 및 커패시터(Cs)로 분배되기 전, 즉, 신호(S4)의 레벨에 대응하는 레벨의 전압이 노드(ND)에 유지되는 동안, 비교기(2400)는 로직 회로(2500)로부터 수신되는 동작 신호(PH3)에 응답하여 노드(ND)에 형성된 전압의 레벨과 전압(VCM)의 레벨을 비교하여 비교 결과를 로직 회로(2500)로 출력할 수 있다. 도 5의 예에서, 노드(ND)에 형성된 전압의 레벨이 전압(VCM)의 레벨 보다 클 수 있다. 로직 회로(2500)는 비교 결과에 기초하여 데이터 “1”을 생성할 수 있다. 이후, 커패시터들(C1 내지 C7) 및 커패시터(Cs)에 에너지가 저장됨에 따라, 신호(S4)에 대응하는 전압이 커패시터들(C1 내지 C7) 및 커패시터(Cs)로 분배되고, 노드(ND)에 형성되는 전압이 변할 수 있다.
비교기(2400)는, 로직 회로(2500)로부터 수신되는 동작 신호(PH3)에 응답하여, 노드(ND)에 형성된 전압의 레벨과 전압(VCM)의 레벨을 비교하여 비교 결과를 로직 회로(2500)로 다시 출력할 수 있다. 도 5의 예에서, 노드(ND)에 형성된 전압의 레벨이 전압(VCM)의 레벨 보다 작을 수 있다. 로직 회로(2500)는 비교 결과에 기초하여, 데이터 “0”을 생성할 수 있다. 로직 회로(2500)는 생성되는 데이터 “0”에 대응하여, 스위치(SW1)를 제어할 수 있다. 로직 회로(2500)의 제어에 따라 스위치(SW1)는 논리 값 “0”에 대응하는 전압(VREFN)의 단자에 연결될 수 있다. 이후, 커패시터(C1)에 저장되는 에너지가 변함에 따라, 노드(ND)의 형성되는 전압이 변할 수 있다.
유사한 방법에 따라, 로직 회로(2500)는 데이터 ”1” 및 데이터 “0”을 순차적으로 생성할 수 있다. 따라서, 로직 회로(2500)는 데이터 “1010”을 나타내는 신호(Dout)을 생성할 수 있다. 로직 회로(2500)는 클럭에 기초하여 신호(Dout)를 SAR ADC(2000)를 포함하는 전자 장치의 다른 구성요소로 출력할 수 있다. 스위치(SW1)가 제어되는 방법과 유사한 방법에 따라, 스위치(SW2)는 전압(VREFP)의 단자에 연결(논리 값 “1”에 대응)되고, 스위치(SW3)는 전압(VREFN)의 단자에 연결(논리 값 “0”에 대응)될 수 있다. 커패시터들(C1 내지 C3)에 공급되는 전압이 변함에 따라 커패시터들(C1 내지 C3)에 저장되는 에너지가 변할 수 있다.
도 7은 도 4의 SAR ADC의 예시적인 동작을 보여주는 회로도 이다. 도 7은 SAR ADC(2000)의 예시적인 동작들 중 제 3 단계를 설명한다. 제 3 단계의 동작은 도 3의 노이즈 커플링 ADC(1531)의 동작 및 도 2의 가산기(1510)의 동작에 대응할 수 있다.
도 6의 제 2 단계에서 커패시터들(C1 내지 C3)에 저장되는 에너지가 변함에 따라, 신호(Eq1)가 생성될 수 있다. 즉, 노드(ND)에 형성되는 전압의 레벨이 변함에 따라, 신호(Eq1)의 레벨에 대응하는 전압이 노드(ND)에 형성될 수 있다. 좀 더 구체적으로, 신호(S4)에 의해 노드(ND)에 형성된 전압의 레벨로부터 신호(Dout)의 데이터를 생성하는 데 사용된 전압의 레벨을 빼서 얻어지는 레벨의 전압이 노드(ND)에 형성될 수 있다(도 2의 가산기(1510)의 동작에 대응하는 동작). 노드(ND)에 형성된 전압은 신호(S4)의 신호 성분들 중 신호(Dout)로 변환되지 못한 신호 성분인 양자화 에러에 대응할 수 있다.
도 5를 참조하여 설명된 동작과 유사한 동작에 따라, 로직 회로(2500)는 양자화 에러에 대응하는 데이터 “0101”을 생성할 수 있다. 로직 회로(2500)는 클럭에 기초하여 생성된 데이터를 나타내는 디지털 신호(Ed1)를 도 3의 디지털 노이즈 커플링 필터(1532)로 출력할 수 있다.
또한, 로직 회로(2500)는 디지털 신호(Ed1)의 데이터 “0101”에 대응하여 스위치 블록(SW)을 제어할 수 있다. 예로서, 제 2 그룹의 스위치들(SW4 내지 SW7)은 로직 회로(2500)의 제어에 따라 데이터 “0101”에 대응하여 순차적으로 동작할 수 있다. 스위치(SW4)는 전압(VREFN)의 단자에 연결(논리 값 “0”에 대응)되고, 스위치(SW5)는 전압(VREFP)의 단자에 연결(논리 값 “1”에 대응)되고, 스위치(SW6)는 전압(VREFN)의 단자에 연결(논리 값 “0”에 대응)되고, 스위치(SW7)는 전압(VREFP)의 단자에 연결(논리 값 “1”에 대응)될 수 있다. 커패시터들(C4 내지 C7)에 공급되는 전압이 변함에 따라, 커패시터들(C4 내지 C7)에 저장된 에너지가 변할 수 있다.
도 8은 도 4의 SAR ADC의 예시적인 동작을 보여주는 회로도 이다. 도 8은 SAR ADC(2000)의 예시적인 동작들 중 제 4 단계를 설명한다.
도 7의 제 3 단계에서 커패시터들(C4 내지 C7)에 저장된 에너지가 변함에 따라, 신호(Eq2)가 생성될 수 있다. 즉, 노드(ND)에 형성되는 전압의 레벨이 변함에 따라, 신호(Eq2)의 레벨에 대응하는 레벨을 갖는 전압이 노드(ND)에 형성될 수 있다. 예로서, 신호(Eq1)에 의해 노드(ND)에 형성된 전압의 레벨로부터 디지털 신호(Ed2)의 데이터를 생성하는 데 사용된 전압의 레벨을 뺀 레벨의 전압이 노드(ND)에 형성될 수 있다. 노드(ND)에 형성된 전압은 도 7의 제 3 단계의 동작에서 발생한 양자화 에러에 대응하는 신호(Eq1)의 신호 성분들 중 신호(Ed1)로 변환되지 못한 신호 성분들(양자화 에러)에 대응할 수 있다.
로직 회로(2500)는 다음 단계의 동작을 위해, 스위치 블록(SW)을 제어할 수 있다. 로직 회로(2500)의 제어에 따라 스위치들(SW1 및 SW2)은 전압(VCM)의 단자에 연결될 수 있다. 스위치들(SW1 및 SW2)은 데이터가 판별되지 않은 상태에 대응할 수 있다. 스위치들(SW1 및 SW2)이 전압(VCM)의 단자들에 연결됨에 따라, 커패시터들(C1 내지 C2)에 저장되는 에너지가 변하고, 노드(ND)에 형성되는 전압의 레벨이 변할 수 있다.
도 9는 도 4의 SAR ADC의 예시적인 동작을 보여주는 회로도 이다. 도 9는 SAR ADC(2000)의 예시적인 동작들 중 제 5 단계를 설명한다. 제 5 단계의 동작은 도 3의 노이즈 커플링 DAC(1533)의 동작에 대응할 수 있다.
로직 회로(2500)는 디지털 노이즈 커플링 필터(1532)에 의해 필터링된 디지털 신호(Ed2)를 수신할 수 있다. 예로서, 디지털 신호(Ed2)는 데이터 “00101”을 나타낼 수 있다. 디지털 노이즈 커플링 필터(1532)의 예시적인 동작은 도 11을 참조하여 좀 더 구체적으로 설명될 것이다.
샘플러(2600)는 동작 신호(PH2)에 응답하여 신호(S3)에 대한 샘플링을 수행할 수 있다. 샘플러(2600)는 샘플링된 신호(S3)의 제 2 레벨을 노드(ND)로 전달할 수 있다. 샘플러(2600)의 동작에 따라, 신호(S3)의 레벨에 대응하는 레벨을 갖는 전압이 노드(ND)에 형성될 수 있다.
로직 회로(2500)는 수신되는 디지털 신호(Ed2)의 데이터 “01010”에 기초하여, 스위치 블록(SW)을 제어할 수 있다. 로직 회로(2500)의 제어에 따라, 스위치(SW3)는 전압(VREFN)의 단자에 연결(논리 값 “0”)되고, 스위치(SW4)는 전압(VREFP)의 단자에 연결(논리 값 “1”)되고, 스위치(SW5)는 전압(VREFN)의 단자에 연결(논리 값 “0”)되고, 스위치(SW6)는 전압(VREFP)의 단자에 연결(논리 값 “1”)되고, 스위치(SW7)는 전압(VREFN)의 단자에 연결(논리 값 “0”)될 수 있다.
도 9의 제 5 단계의 동작 이후, 도 5 내지 도 8의 제 1 단계 내지 제 4 단계의 동작들과 유사한 동작들을 포함하는 다음 싸이클의 동작들이 수행될 수 있다. 다음 싸이클의 SAR ADC(2000)의 동작에서, 샘플링된 신호(S3)의 제 3 레벨이 노드(Nd)로 전달될 수 있다. SAR ADC(2000)에 의해, 신호(S3)의 제 3 레벨과 신호(Efb)에 기초하여 신호(S4)가 생성될 수 있다. 도 5 내지 도 8을 참조하여 설명된 과정과 유사한 과정을 통해 신호(S4)가 신호(Dout)로 변환될 수 있다.
도 5 내지 도 9의 제 1 내지 제 5 단계들이 수행됨에 따라, SAR ADC(2000)는 이전 싸이클의 양자화 에러를 반영하여 신호(Dout)를 출력할 수 있다. 따라서, SAR ADC(2000)에 의해, 신호(S3)가 신호(Dout)로 변환되는 동작에서 발생하는 양자화 에러는 감소할 수 있다. 즉, SAR ADC(2000)는 신호(S3)를 정확하게 나타내는 데이터를 생성할 수 있다.
도 5 내지 도 9를 참조하여, SAR ADC(2000)의 예시적인 구현이 설명되었으나, 도 2의 메인 ADC(1520), 도 3의 노이즈 커플링 ADC(1531), 및 도 3의 노이즈 커플링 DAC(1533)을 구현하기 위한 다양한 구조의 ADC가 채용될 수 있음이 이해될 것이다.
도 10은 도 5 내지 도 9를 참조하여 설명된 SAR ADC의 예시적인 동작들을 보여주는 타이밍도 이다.
도 10의 예에서, x축은 시간을 나타내고, y축은 SAR ADC(2000)에서 생성되는 신호들을 나타낼 수 있다. 도 10의 동작 신호(PH1)는 도 1의 동작 신호(PH1)일 수 있다. 도 10의 동작 신호(PH2)는 도 4 내지 도 9의 동작 신호(PH2)일 수 있다. 도 10의 동작 신호(PH3)는 도 4 내지 도 9의 동작 신호(PH3)일 수 있다.
동작 신호(PH1)는 동작 주파수 “fs”를 가질 수 있다. 동작 신호(PH1)는 시점 “0”으로부터 시점 “t5” 사이의 시간 길이 “1/fs”을 주기로 가질 수 있다. 동작 신호(PH1)는 시점 “0”으로부터 시점 “t3”까지의 시간 구간에서 “1/2fs”의 시간 동안 논리 값 하이를 가질 수 있다. 이후, 동작 신호(PH1)는 시점 “t3”로부터 시점 “t5”까지의 시간 구간에서 “1/2fs”의 시간 동안 논리 값 로우를 가질 수 있다. 샘플러(1300)는 동작 신호(PH1)의 논리 값 하이에 응답하여 신호(S2)를 샘플링 할 수 있다. 샘플러(1300)는 신호(S2)를 샘플링하여 신호(S3)를 생성할 수 있다.
동작 신호(PH2)는 “1/fs” 보다 짧은 시간 길이 동안 논리 값 하이를 가질 수 수 있다. 도 10의 예에서, 동작 신호(PH2)는 시점 “0”으로부터 시점 “t1”까지의 시간 구간에서 “1/8fs”의 시간 동안 논리 값 하이를 가질 수 있다. 동작 신호(PH2)는 시점 “t1”로부터 시점 “t5” 사이의 시간 구간에서 “7/8fs”의 시간 동안 논리 값 로우를 가질 수 있다. 샘플러(2600)는 동작 신호(PH2)의 논리 값 하이에 응답하여 신호(S3)를 샘플링할 수 있다.
동작 신호(PH3)의 논리 값은, 동작 신호(PH2)의 논리 값이 변하는 시점인 “t1”로부터 시간 길이 “tn” 이후에 논리 값 로우로부터 논리 값 하이로 변할 수 있다. 시점 “t1”로부터 시점 “t2” 사이의 시간 구간에서 “tn”의 시간 동안 도 5의 제 1 단계의 동작이 수행될 수 있다. 동작 신호(PH3)는 시점 “t2”로부터 시점 “t4”까지의 시간 구간에서 시간 길이 “tP”를 주기로 논리 값 하이와 논리 값 로우를 주기적으로 가질 수 있다. 시점 “t2”로부터 시점 “t4”까지의 시간 구간에서 비교기(2400)는 동작 신호(PH3)의 논리 값 하이에 응답하여 비교 결과를 출력할 수 있다. 시점 “t4” 에서 시점 “t6” 사이의 시간 구간에서 동작 신호(PH3)는 논리 값 하이를 가질 수 있다.
시점 “t2”로부터 시점 “t3” 사이의 시간 구간에서 도 6의 제 2 단계의 동작이 수행될 수 있다. 따라서, 로직 회로(2500)로부터 신호(Dout)가 메인 ADC(1520)의 출력 또는 모듈레이터(1000)의 출력으로서 출력될 수 있다. 신호(Dout)는 데이터 비트들 “D1” 내지 “D4”를 순차적으로 나타낼 수 있다. 예로서, “D1” 내지 “D4”는 4 비트의 데이터를 나타내는 개별적인 비트들일 수 있다.
시점 “t3”로부터 시점 “t4” 사이의 시간 구간에서 도 7의 제 3 단계의 동작이 수행될 수 있다. 디지털 신호(Ed1)가 로직 회로(2500)로부터 디지털 노이즈 커플링 필터(1532)로 출력될 수 있다. 디지털 신호(Ed1)는 신호(S3)가 신호(Dout)으로 변환되는 과정으로부터 발생하는 양자화 에러와 관련될 수 있다. 디지털 신호(Ed1)는 데이터 비트들 “D5” 내지 “D8”을 순차적으로 나타낼 수 있다. 예로서, “D5” 내지 “D8”은 4 비트의 데이터를 나타내는 개별적인 비트들일 수 있다.
시점 “t4”로부터 시점 “t5” 사이의 시간 구간에서, 도 3의 디지털 노이즈 커플링 필터(1532)의 동작이 수행될 수 있다. 도 11을 참조하여, 디지털 노이즈 커플링 필터(1532)의 예시적인 동작이 구체적으로 설명될 것이다. 시점 “t5” 이후, 도 5 내지 도 9의 제 1 내지 제 5 단계의 동작들이 주기적으로 또는 반복하여 수행될 수 있다.
도 11은 도 3의 디지털 노이즈 커플링 필터의 예시적인 구성을 보여주는 블록도 이다.
도 3의 디지털 노이즈 커플링 필터(1532)는 도 11의 디지털 노이즈 커플링 필터(3000)를 포함할 수 있다. 디지털 노이즈 커플링 필터(3000)는 수학식 2의 전달 함수 “H2(z)”의 특성을 가질 수 있다. 수학식 2를 참조하여 설명된 바와 같이, 디지털 노이즈 커플링 필터(3000)는 2차 고역 통과 필터의 특성을 가질 수 있다.
도 11을 참조하면, 디지털 노이즈 커플링 필터(3000)는 플립플롭(3100), 플립플롭(3200), 및 가산기(3300)를 포함할 수 있다. 이하, 주파수 도메인 상에서 디지털 노이즈 커플링 필터(3000)에 의해 디지털 신호(Ed1)의 4 비트 데이터를 처리하기 위한 예시적인 동작이 설명된다.
플립플롭(3100)은 노이즈 커플링 ADC(1531)로부터 신호(Ed1)를 입력 신호(D)로서 수신할 수 있다. 플립플롭(3100)은 메인 ADC(1520)로부터 수신되는 클럭(CLK)에 기초하여 동작할 수 있다. 예로서, 클럭(CLK)은 도 4 내지 도 9의 로직 회로(2500)로부터 수신될 수 있다. 플립플롭(3100)에 의해 신호(Ed1)의 데이터가 저장됨에 따라, 신호(Ed1)는 지연될 수 있다. 따라서, 플립플롭(3100)은 지연된 신호 “Ed1 x z-1”를 출력할 수 있다. 플립플롭(3100)의 동작과 유사한 동작에 따라, 플립플롭(3200)은 신호 “Ed1 x z-1”를 다시 지연시킬 수 있다. 플립플롭(3200)은 지연된 신호 “Ed1 x z-2”를 출력할 수 있다.
가산기(3300)는 제 1 입력 신호로서 플립플롭(3100)의 출력 “Ed1 x z-1” 및 데이터 “0”을 수신할 수 있다. 예로서, 데이터 “0”은 로직 회로(2500)로부터 수신될 수 있다. 데이터 “0”은 제 1 입력 신호의 최하위비트로서 입력될 수 있다. 지연된 신호 “Ed1 x z-1”의 데이터는 최하위비트의 상위비트들로서 입력될 수 있다. 예컨대, “Ed1 x z-1”의 데이터가 “1111”인 경우, 가산기(3300)의 제 1 입력 신호는 “11110”(5 비트의 데이터)을 나타낼 수 있다. 따라서, 제 1 입력 신호에 의해 나타나는 데이터의 값은 “Ed1 x z-1”에 의해 나타나는 데이터의 값의 2배일 수 있다. 즉, 제 1 입력 신호는 “Ed1 x 2z-1”로 표현될 수 있다.
가산기(3300)는 제 2 입력 신호로서 플립플롭(3200)의 출력 및 데이터 “0”을 수신할 수 있다. 예로서, 데이터 “0”은 로직 회로(2500)로부터 수신될 수 있다. 데이터 “0”은 제 2 입력 신호의 최상위비트로서 입력될 수 있다. 지연된 신호 “Ed1 x z-2”의 데이터는 최상위비트의 하위비트들로서 입력될 수 있다. 예컨대, “Ed1 x z-2”의 데이터가 “1111”인 경우, 가산기(3300)의 제 2 입력 신호는 “01111”(5 비트의 데이터)를 나타낼 수 있다.
가산기(3300)는 제 1 입력 신호의 데이터와 제 2 입력 신호의 데이터를 가산할 수 있다. 도 11의 예에서, 가산기(3300)는 제 1 입력신호의 데이터의 값으로부터 제 2 입력 신호의 데이터의 값을 빼서 얻어지는 값의 데이터를 나타내는 신호를 출력할 수 있다. 따라서, 가산기(3300)는 신호 “Ed1 x (2z-1-z-2)”를 디지털 신호(Ed2)로서 출력할 수 있다. 수학식 2을 참조하면, “(2z-1-z-2)”는 디지털 노이즈 커플링 필터(3000)의 전달 함수 “H2(z)”이므로, 디지털 신호(Ed2)는 “Ed1 x H2(z)”로 표현될 수 있다. 가산기(3300)에 입력되는 제 1 입력 신호 및 제 2 입력 신호의 데이터는 5 비트이므로, 가산기(3300)로부터 출력되는 신호(Ed2)의 데이터도 5 비트일 수 있다.
도 11을 참조하여, 수학식 2의 전달 함수를 갖는 디지털 노이즈 커플링 필터(1532)의 예시적인 구현이 설명되었으나, 본 발명은 수학식 2의 전달 함수를 갖는 댜양한 종류의 필터들의 모든 실시 예들을 포함함이 이해될 것이다. 도 11을 참조하여, 2차 고역 통과 필터의 특성을 갖는 디지털 노이즈 커플링 필터(1532)의 예시적인 구현이 설명되었으나, 본 발명은 m차 고역 통과 필터의 특성을 갖는 다양한 형태의 필터들의 모든 실시 예들을 포함함이 이해될 것이다(단, m은 자연수).
도 11의 예에서, 디지털 노이즈 커플링 필터(1532)는 2개의 플립플롭들(3100 및 3200) 및 1개의 가산기(3300)로 구현될 수 있다. 플립플롭들(3100 및 3200) 및 가산기(3300)는 디지털 신호들을 처리하기 위한 전자 회로들을 포함할 수 있다. 디지털 신호들을 처리하기 위한 구성요소는 아날로그 신호를 처리하기 위한 구성요소 보다 적은 수의 전자 회로를 포함할 수 있다.
디지털 노이즈 커플링 필터(1532)는, 적은 수의 전자 회로를 포함하는 적은 수의 구성요소들만을 포함하기 때문에 낮은 복잡도를 가질 수 있다. 따라서, 디지털 노이즈 커플링 필터(1532)는 아날로그 도메인에서 동작하는 노이즈 커플링 필터보다 작은 면적에 배치되고 적은 전력을 소비할 수 있다.
디지털 신호들을 처리하기 위한 전자 회로들은 적은 개수의 상태들(예컨대, 2 개의 논리 값들에 각각 대응하는 2 개의 상태들)로 구별되는 신호의 레벨에 기초하여 동작하기 때문에, 연속적인 값들을 처리하도록 구성되는 아날로그 회로보다 작은 PVT 변화(Process-Voltage-Temperature variation)를 가질 수 있다. 따라서, 디지털 노이즈 커플링 필터(1532)는 아날로그 도메인에서 동작하는 노이즈 커플링 필터보다 작은 PVT 변화를 가질 수 있다. 디지털 노이즈 커플링 필터(1532)를 포함하는 모듈레이터(1000)는 작은 PVT 변화를 가질 수 있다.
도 12는 도 2의 ADC의 예시적인 구성을 보여주는 블록도 이다.
도 12를 참조하면, ADC(1500_1)는 도 2의 ADC(1500) 보다 디지털 적분기(1540)를 더 포함할 수 있다. 예로서, 디지털 적분기(1540)는 수학식 4에 따른 전달 함수 “H4(z)”의 특성을 가질 수 있다.
디지털 적분기(1540)는 메인 ADC(1520)로부터 출력되는 신호(Dout)의 레벨을 누적시켜 신호(Dout1)를 출력할 수 있다. 도 1을 도 12와 함께 참조하면, ADC(1500_1)는, 신호(Dout) 대신 신호(Dout1)를 출력할 수 있다. 또한, ADC(1500_1)는 신호(Dout) 대신 신호(Dout1)를 가산기(1100)로 피드백 시킬 수 있다.
이후, 신호(S3)는 피드백되는 신호(Dout1)에 기초하여 생성될 수 있다. 주파수 도메인에서, 신호(Dout1)는 신호(Dout)에 전달 함수 “H4(z)”가 곱해진 식으로 표현될 수 있다. 신호(Dout1)에 곱해지는 전달 함수 “H4(z)”의 분모 항에 의해, 신호(Dout1)에 기초하여 생성되는 신호(S3)는 미분된 항들(예컨대, “1-z- 1”가 곱해진 항들)로 표현될 수 있다. 따라서, 신호(Dout1)에 기초하여 생성되는 신호(S3)의 스윙은 신호(Dout)에 기초하여 생성되는 신호(S3)의 스윙 보다 작을 수 있다. 신호(S4)는 신호(S3)에 기초하여 생성되기 때문에, 신호(S4)의 스윙은 신호(S3)의 스윙에 대응할 수 있다.
메인 ADC(1520)는 기준 범위 내의 스윙을 갖는 신호(S4)에 기초하여 정상적으로 동작할 수 있다. 디지털 노이즈 커플링 필터(1532)의 차수가 높아질 경우, 가산기(1510)로 피드백 되는 신호(Efb)의 스윙은 커질 수 있다. 따라서, 신호(Efb)에 기초하여 생성되는 신호(S4)의 스윙도 커질 수 있다. 신호(S4)의 스윙이 커짐에 따라 신호(S4)의 스윙이 기준 범위를 벗어날 수 있다. 기준 범위를 벗어난 스윙을 갖는 신호(S4)를 수신하는 메인 ADC(1520)는 정상적으로 동작하지 않을 수 있다.
메인 ADC(1520)의 후단에 연결되는 디지털 적분기(1540)에 의해 신호(S3)의 스윙이 감소될 경우, 신호(S4)의 스윙도 감소할 수 있다. 따라서, 메인 ADC(1520)는 높은 차수의 디지털 노이즈 커플링 필터(1532)로부터 수신되는 신호(Efb)로부터 생성되는 신호(S4)에 기초하여서도 정상적으로 동작할 수 있다. 따라서, 설계자는 높은 차수의 디지털 노이즈 커플링 필터(1532)를 포함하는 모듈레이터(1000)를 쉽게 설계할 수 있다.
도 13은 도 1 및 도 12의 메인 ADC로 수신되는 신호들을 보여주는 그래프이다. 도 13의 예에서 x축은 시간을 나타내고, y축은 신호(S4)의 레벨을 나타낼 수 있다.
도 13을 참조하면, 시점 “ta”과 시점 “tb” 사이에서, 도 1의 신호(S4), 즉, 디지털 적분기(1540)를 포함하지 않는 ADC(1500)에서 출력되는 신호(Dout)에 기초하여 생성되는 신호(S4)의 스윙은 “R1”에 대응할 수 있다. 시점 “ta”과 시점 “tb” 사이에서, 도 12의 신호(S4), 즉, 디지털 적분기(1540)를 포함하는 ADC(1500_1)에서 출력되는 신호(Dout1)에 기초하여 생성되는 신호(S4)의 스윙은 “R2”에 대응할 수 있다. “R1”은 “R2” 보다 클 수 있다.
도 12를 참조하여 설명된 바와 같이, 메인 ADC(1520)의 후단에 디지털 적분기(1540)가 연결되는 경우, 메인 ADC(1520)는 더 작은 크기의 스윙을 갖는 신호(S4)에 기초하여 동작할 수 있다. 따라서, 설계자가 ADC(1500_1)를 포함하는 모듈레이터(1000)를 설계하는 경우, 설계자는 비교적 작은 스윙에 기초하여 정상적으로 동작하는 메인 ADC(1520)를 ADC(1500_1)에 포함시킬 수 있다.
도 14는 도 2의 ADC의 예시적인 구성을 보여주는 블록도 이다.
도 14를 참조하면, 노이즈 커플링 ADC(1531)는 양자화 에러를 포함하는 신호(Eq2)를 가산기(1510)로 출력할 수 있다. 도 8을 참조하여 설명된 바와 같이, 신호(Eq2)는, 노이즈 커플링 ADC(1531)의 동작(예컨대, SAR ADC(2000)의 제 4 단계의 동작)에서 발생하는 양자화 에러와 관련될 수 있다. 따라서, 신호(Eq2)의 양자화 에러는 신호(Eq1) 및 신호(Ed2)와 관련될 수 있다.
도 14에서, ADC(1500_2)는 노이즈 커플링 ADC(1531)로부터 가산기(1510)로 신호(Eq2)가 출력되는 것으로 도시되었으나, 이는 신호(Eq2)의 레벨을 신호(S3) 및 신호(Efb)의 레벨들과 가산시키기 위한 동작의 실시 예를 보여주기 위한 것이며, ADC(1500_2)는 신호(Eq2)의 레벨을 신호(S3) 및 신호(Efb)의 레벨들과 가산시키기 위한 구성들을 갖도록 다양하게 변경 또는 수정될 수 있음이 잘 이해될 것이다.
예로서, 노이즈 커플링 ADC(1531)는 도 1의 루프 필터(1200)로 신호(Eq2)를 출력할 수 있다. 루프 필터(1200)는 적분기로서의 동작을 수행하기 위한 증폭기 등을 포함할 수 있다. 노이즈 커플링 ADC(1531)는 신호(Eq2)를 증폭기의 입력 단으로 출력할 수 있다. 신호(Eq2)가 증폭기로 입력됨에 따라, 증폭기는 신호(Eq2)의 영향이 반영된 신호(S3)를 출력할 수 있다. 예로서, 증폭기는 신호(Eq2)의 레벨이 반영된 레벨을 갖는 신호(S3)를 출력할 수 있다.
도 14의 예에서, 가산기(1510)는 신호(S3)의 레벨로부터 신호(Efb)의 레벨과 신호(Eq2)의 레벨을 빼서 얻어지는 레벨의 신호(S4)를 출력할 수 있다. 신호(S3)의 레벨에 신호(Eq2)의 레벨이 반영됨에 따라, 신호(S3)의 신호(Dout2)로의 변환과 관련되는 양자화 에러의 크기는 감소할 수 있다.
따라서, 도 14의 신호(Dout2)는 도 12의 ADC(1500_2)를 포함하는 모듈레이터(1000)및 도 2의 ADC(1500)를 포함하는 모듈레이터(1000) 보다 정확하게 아날로그 신호의 레벨을 정확하게 나타내는 데이터를 생성할 수 있다.
신호(Eq2)는 아날로그 신호이므로 신호(Eq2)의 피드백 동작은 아날로그 도메인에서 수행될 수 있다. 따라서, 노이즈 커플링 ADC(1531)는 신호(Eq2)를 디지털 신호로 변환하기 위한 추가적인 구성을 포함하지 않을 수 있다. 또한, ADC(1500_2)에 의해 신호(Eq2)의 피드백이 수행됨에 있어서, 신호(Eq2)의 디지털 신호로의 변환을 위한 추가적인 시간이 소모되지 않을 수 있다.
도 15는 도 1의 모듈레이터를 포함하는 전자 장치의 예시적인 구성을 보여주는 블록도 이다.
전자 장치(4000)는 이미지 처리 블록(4100), 통신 블록(4200), 오디오 처리 블록(4300), 버퍼 메모리(4400), 불휘발성 메모리(4500), 사용자 인터페이스(4600), 메인 프로세서(4800), 및 전력 관리기(4900)를 포함할 수 있다. 단, 전자 장치(4000)의 구성요소들은 도 15의 실시 예에 한정되지 않는다. 전자 장치(4000)는 도 15에 나타낸 구성 요소들 중 하나 이상을 포함하지 않을 수 있고, 또는 도 15에 나타내지 않은 적어도 하나의 구성 요소를 더 포함할 수 있다.
이미지 처리 블록(4100)은 렌즈(4110), 이미지 센서(4120), 및 이미지 신호 처리기(4130)를 포함할 수 있다. 이미지 처리 블록(4100)은 렌즈(4110)를 통해 빛을 수신할 수 있다. 이미지 센서(4120)는 렌즈(4110)를 통해 수신되는 빛을 광전 변환 하기 위한 픽셀들을 포함할 수 있다. 이미지 센서(4120)는 광전 변환에 의해 생성되는 아날로그 신호들을 디지털 신호들로 변환하기 위한 모듈레이터를 포함할 수 있다. 예로서, 이미지 센서(4120)는 도 1의 모듈레이터(1000)를 포함할 수 있다. 이미지 신호 처리기(1130)는 이미지 센서(4120)에 의해 생성되는 디지털 신호들에 기초하여 외부 객체와 관련되는 이미지 정보를 생성할 수 있다.
통신 블록(4200)은 안테나(4210), 송수신기(4220), 및 MODEM(Modulator/Demodulator, 4230)을 포함할 수 있다. 통신 블록(4200)은 안테나(4210)를 통해 외부 장치/시스템과 신호를 교환할 수 있다. MODEM(4230)은 안테나(4210)를 통해 수신되는 아날로그 신호를 디지털 신호로 변환하기 위한 모듈레이터를 포함할 수 있다. 예로서, 송수신기(4220)는 도 1의 모듈레이터(1000)를 포함할 수 있다.
예로서, 통신 블록(4200)의 송수신기(4220) 및 MODEM(4230)은 LTE(Long Term Evolution), WIMAX(Worldwide Interoperability for Microwave Access), GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), Wi-Fi(Wireless Fidelity), RFID(Radio Frequency Identification) 등과 같은 무선 통신 규약에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다.
오디오 처리 블록(4300)은 오디오 신호 처리기(4310) 및 마이크(4320)를 포함할 수 있다. 오디오 처리 블록(4300)은 마이크(4320)를 통해 아날로그 오디오 신호를 수신할 수 있다. 마이크(4320)는 전자 장치(4000)의 외부로부터 아날로그 오디오 신호를 수신할 수 있다. 오디오 신호 처리기(4310)는 마이크(4320)를 통해 수신되는 아날로그 오디오 신호를 디지털 신호로 변환하기 위한 모듈레이터를 포함할 수 있다. 예로서, 오디오 신호 처리기(4310)는 도 1의 모듈레이터(1000)를 포함할 수 있다. 오디오 신호 처리기(4310)는 모듈레이터(1000)에 의해 변환된 디지털 신호를 이용하여 오디오 정보를 생성할 수 있다.
버퍼 메모리(4400)는 전자 장치(4000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 버퍼 메모리(4400)는 메인 프로세서(4800)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 예로서, 버퍼 메모리(4400)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 및/또는 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
불휘발성 메모리(4500)는 전력 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 불휘발성 메모리(4500)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 다양한 불휘발성 메모리 중 적어도 하나를 포함할 수 있다. 예로서, 불휘발성 메모리(4500)는 HDD(Hard Disk Drive), SSD(Solid State Drive), SD(Secure Digital) 카드 등과 같은 착탈식 메모리, 및/또는 eMMC(Embedded Multimedia Card) 등과 같은 내장(Embedded) 메모리를 포함할 수 있다.
사용자 인터페이스(4600)는 사용자와 전자 장치(4000) 사이의 통신을 중재할 수 있다. 예로서, 사용자는 사용자 인터페이스(4600)를 통해 명령을 전자 장치(4000)로 입력할 수 있다. 사용자 인터페이스(4600)는 사용자의 행동(예컨대, 터치 및 움직임 등)을 감지하기 위한 센서(예컨대, 터치 센서 및 모션 센서)를 포함할 수 있다. 센서는 감지되는 사용자의 행동에 기초하여 아날로그 신호들을 생성할 수 있다. 사용자 인터페이스(4600)는 센서에 의해 생성되는 아날로그 신호들을 변환하기 위한 모듈레이터를 포함할 수 있다. 예로서, 사용자 인터페이스(4600)는 도 1의 모듈레이터(1000)를 포함할 수 있다. 예로서, 전자 장치(4000)는 메인 프로세서(4800)에 의해 생성되는 정보를 사용자 인터페이스(4600)를 통해 사용자에게 제공할 수 있다.
메인 프로세서(4800)는 전자 장치(4000)의 전반적인 동작들을 제어할 수 있다. 메인 프로세서(4800)는 전자 장치(4000)의 구성 요소들의 동작들을 제어/관리할 수 있다. 메인 프로세서(4800)는 전자 장치(4000)를 동작시키기 위해 다양한 연산을 처리할 수 있다. 예로서, 메인 프로세서(4800)는 이미지 처리 블록(4100), 통신 블록(4200), 오디오 처리 블록(4300), 및 사용자 인터페이스(4600) 등에 포함되는 모듈레이터(1000)에 의해 변환된 디지털 신호들에 기초하여 다양한 연산을 처리할 수 있다. 예로서, 메인 프로세서(4800)는 범용 프로세서, 전용 프로세서, 또는 어플리케이션 프로세서(Application Processor)로 구현될 수 있다.
전력 관리기(4900)는 전자 장치(4000)의 구성 요소들로 전력을 공급할 수 있다. 예로서, 전력 관리기(4900)는 배터리 및/또는 외부 전원으로부터 수신되는 전력을 적절하게 변환할 수 있고, 변환된 전력을 전자 장치(4000)의 구성 요소들로 전달할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
1000: 모듈레이터
2000: SAR ADC
3000: 디지털 노이즈 커플링 필터
4000: 전자 장치

Claims (22)

  1. 제 1 아날로그 신호 및 제 2 아날로그 신호에 기초하여 제 1 디지털 출력 신호를 생성하도록 구성되는 ADC(Analog to Digital Converter); 및
    상기 제 1 아날로그 신호를 상기 제 1 디지털 출력 신호로 변환하는 것과 관련되는 제 1 양자화 에러에 기초하여, 상기 ADC로의 입력을 위해 피드백 될 상기 상기 제 2 아날로그 신호를 생성하도록 구성되는 노이즈 커플링 필터를 포함하되,
    상기 노이즈 커플링 필터는, 디지털 도메인에서 클럭에 기초하여, 상기 제 1 양자화 에러로부터 변환되는 제 1 디지털 에러 신호에 대해 노이즈 쉐이핑(noise shaping)을 수행하고 상기 노이즈 쉐이핑의 결과로부터 상기 제 2 아날로그 신호를 생성하도록 더 구성되고,
    상기 노이즈 커플링 필터는,
    상기 클럭에 기초하여, 상기 제 1 양자화 에러를 상기 제 1 디지털 에러 신호로 변환하고,
    상기 클럭에 기초하여 상기 제 1 디지털 에러 신호에 대해 상기 노이즈 쉐이핑을 수행하여 제 2 디지털 에러 신호를 생성하고, 그리고
    상기 클럭에 기초하여 상기 제 2 디지털 에러 신호를 상기 제 2 아날로그 신호로 변환하도록 더 구성되는 전자 회로.
  2. 제 1 항에 있어서,
    상기 ADC는, 상기 제 1 아날로그 신호의 레벨로부터 상기 제 2 아날로그 신호의 레벨을 빼서 얻어지는 레벨의 제 3 아날로그 신호를 상기 제 1 디지털 출력 신호로 변환하도록 더 구성되는 전자 회로.
  3. 제 2 항에 있어서,
    상기 제 1 양자화 에러의 크기는 상기 제 3 아날로그 신호의 레벨에 대응하는 값과 상기 제 1 디지털 출력 신호에 의해 표현되는 값 사이의 차이와 관련되는 전자 회로.
  4. 제 1 항에 있어서,
    상기 노이즈 커플링 필터는 상기 노이즈 쉐이핑을 수행하여 상기 제 1 디지털 에러 신호에 포함되는 신호 성분들 중 기준 주파수 이하의 주파수들을 갖는 신호 성분들을 감쇄시키도록 더 구성되는 전자 회로.
  5. 제 1 항에 있어서,
    상기 제 1 디지털 에러 신호에 의해 표현되는 데이터는 상기 제 1 양자화 에러의 크기와 관련되는 전자 회로.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1 양자화 에러를 상기 제 1 디지털 에러 신호로 변환하는 것과 관련되는 제 2 양자화 에러의 크기는, 상기 제 1 양자화 에러의 크기에 대응하는 값과 상기 제 1 디지털 에러 신호에 의해 표현되는 값 사이의 차이와 관련되는 전자 회로.
  8. 제 1 항에 있어서,
    상기 제 1 디지털 출력 신호를 누적하여 제 2 디지털 출력 신호를 생성하도록 구성되는 디지털 적분기를 더 포함하는 전자 회로.
  9. 제 8 항에 있어서,
    상기 제 2 디지털 출력 신호를 제 4 아날로그 신호로 변환하도록 구성되는 DAC(Digital to Analog Converter)를 더 포함하되,
    상기 제 1 아날로그 신호는 상기 제 4 아날로그 신호가 상기 ADC로의 상기 입력을 위해 피드백 됨에 따라 제공되는 전자 회로.
  10. 제 1 아날로그 신호 및 제 2 아날로그 신호에 기초하여 제 1 디지털 출력 신호를 생성하도록 구성되는 메인 ADC(Analog to Digital Converter); 및
    상기 제 1 아날로그 신호를 상기 제 1 디지털 출력 신호로 변환하는 것과 관련되는 제 1 양자화 에러에 기초하여, 상기 ADC로의 입력을 위해 피드백 될 상기 상기 제 2 아날로그 신호를 생성하도록 구성되는 노이즈 커플링 필터를 포함하되,
    상기 노이즈 커플링 필터는, 디지털 도메인에서 클럭에 기초하여, 상기 제 1 양자화 에러로부터 변환되는 제 1 디지털 에러 신호에 대해 노이즈 쉐이핑(noise shaping)을 수행하고 상기 노이즈 쉐이핑의 결과로부터 상기 제 2 아날로그 신호를 생성하도록 더 구성되고,
    상기 노이즈 커플링 필터는:
    상기 제 1 아날로그 신호가 상기 제 2 아날로그 신호에 기초하여 상기 제 1 디지털 출력 신호로 변환됨에 따라 생성되는 상기 제 1 양자화 에러를 변환하여 상기 제 1 디지털 에러 신호를 생성하도록 구성되는 노이즈 커플링 ADC;
    상기 제 1 디지털 에러 신호에 포함되는 신호 성분들 중 기준 주파수 이하의 주파수들을 갖는 신호 성분들을 감쇄시키는 노이스 쉐이핑을 수행하여 제 2 디지털 에러 신호를 생성하도록 구성되는 디지털 필터; 및
    상기 제 2 디지털 에러 신호를 변환하여 상기 제 2 아날로그 신호를 생성하도록 구성되는 노이즈 커플링 DAC를 포함하는 전자 회로.
  11. 제 10 항에 있어서,
    상기 메인 ADC는 상기 제 2 아날로그 신호의 레벨로부터 상기 제 1 아날로그 신호의 레벨을 빼서 얻어지는 레벨을 갖는 제 3 아날로그 신호를 상기 제 1 디지털 출력 신호로 변환하도록 구성되는 전자 회로.
  12. 제 11 항에 있어서,
    상기 메인 ADC는 클럭을 생성하도록 더 구성되고,
    상기 디지털 필터는 상기 메인 ADC로부터 수신되는 상기 클럭에 기초하여 상기 제 2 디지털 에러 신호를 생성하도록 더 구성되는 전자 회로.
  13. 제 10 항에 있어서,
    상기 노이즈 커플링 ADC는, 상기 제 1 양자화 에러를 상기 제 1 디지털 에러 신호로 변환하는 것과 관련되는 제 2 양자화 에러를 생성하도록 더 구성되는 전자 회로.
  14. 기준 노드에 연결된 커패시터들;
    상기 기준 노드의 전압을 공통 모드 전압과 비교하는 비교기;
    상기 커패시터들에 각각 연결되고, 상기 커패시터들의 각각에 제1 논리 값에 대응하는 전압, 제2 논리 값에 대응하는 전압, 그리고 상기 공통 모드 전압 중 하나를 전달하도록 구성되는 스위치들;
    제 1 시점에 상기 기준 노드에 형성되는 제 1 전압에 기초하여 제 1 디지털 출력 신호를 생성하는 제1 아날로그-디지털 변환을 수행하도록 상기 비교기 및 상기 스위치들을 제어하고, 상기 제 1 디지털 출력 신호를 생성함에 따라 상기 제 1 시점 이후의 제 2 시점에 상기 기준 노드에 형성되는 제 2 전압에 기초하여 제 1 디지털 에러 신호를 생성하는 제2 아날로그-디지털 변환을 수행하도록 상기 비교기 및 상기 스위치들을 제어하고, 그리고 제 2 디지털 에러 신호가 수신됨에 따라 상기 제 2 시점 이후의 제 3 시점에 상기 기준 노드에 형성되는 제 3 전압에 기초하여 제 2 디지털 출력 신호를 생성하는 제3 아날로그-디지털 변환을 수행하도록 상기 비교기 및 상기 스위치들을 제어하도록 구성되는 로직 회로; 및
    상기 제 1 디지털 에러 신호에 포함되는 신호 성분들 중 기준 주파수 이상의 주파수들을 갖는 신호 성분들을 감쇄시키는 노이즈 쉐이핑을 수행함으로써 생성되는 상기 제 2 디지털 에러 신호를 상기 로직 회로로 제공하도록 구성되는 디지털 필터를 포함하고,
    상기 로직 회로는 상기 제2 디지털 에러 신호에 기초하여 상기 스위치들을 제어하여 상기 기준 노드의 전압을 조절하는 디지털-아날로그 변환을 수행함으로써 상기 제2 디지털 출력 신호를 생성하도록 상기 비교기 및 상기 스위치들을 제어하는 전자 회로.
  15. 제 14 항에 있어서,
    상기 커패시터들은 제 1 그룹의 커패시터들을 포함하고,
    상기 제 1 그룹의 상기 커패시터들은 상기 제 1 전압에 기초하여 상기 제 1 디지털 출력 신호에 의해 표현되는 데이터에 대응하여 에너지를 저장하도록 구성되는 전자 회로.
  16. 제 15 항에 있어서,
    상기 커패시터들은 제 2 그룹의 커패시터들을 포함하고,
    상기 제 2 그룹의 상기 커패시터들은 상기 제 2 전압에 기초하여 상기 제 1 디지털 에러 신호에 의해 표현되는 데이터에 대응하여 에너지를 저장하도록 구성되는 전자 회로.
  17. 제 16 항에 있어서,
    상기 로직 회로는 상기 제 1 그룹의 상기 커패시터들, 상기 제 2 그룹의 상기 커패시터들, 상기 스위치들 및 상기 비교기가 하나의 SAR ADC로 동작하도록 상기 스위치들 및 상기 비교기를 제어하는 전자 회로.
  18. 제 14 항에 있어서,
    상기 로직 회로는 상기 비교기의 비교 결과에 기초하여 상기 제 1 전압의 레벨과 관련되는 상기 제 1 디지털 출력 신호를 생성하도록 구성되는 전자 회로.
  19. 제 14 항에 있어서,
    상기 제 1 디지털 출력 신호를 누적하도록 구성되는 디지털 적분기를 더 포함하되,
    상기 제 1 전압은 상기 디지털 적분기에 의해 누적되는 상기 제 1 디지털 출력 신호에 기초하여 상기 기준 노드에 형성되는 전자 회로.
  20. 제 14 항에 있어서,
    상기 제 1 전압은, 상기 제 1 디지털 에러 신호가 생성됨에 따라 상기 제 2 시점과 상기 제 3 시점 사이의 제 4 시점에 상기 기준 노드에 형성되는 제 4 전압에 기초하여 형성되는 전자 회로.
  21. 제 20 항에 있어서,
    상기 스위치들은, 상기 제 1 디지털 출력 신호의 데이터에 대응하여 동작하는 제 1 그룹의 스위치들, 상기 제 1 디지털 에러 신호의 데이터에 대응하여 동작하는 제 2 그룹의 스위치들, 및 상기 제 2 디지털 에러 신호의 데이터에 대응하여 동작하는 제 3 그룹의 스위치들을 포함하는 전자 회로.
  22. 제 21 항에 있어서,
    상기 제 1 그룹의 스위치들의 동작에 기초하여 상기 기준 노드에 상기 제 2 전압이 형성되고, 상기 제 2 그룹의 스위치들의 동작에 기초하여 상기 기준 노드에 상기 제 4 전압이 형성되고, 상기 제 3 그룹의 스위치들의 동작에 기초하여 상기 기준 노드에 상기 제 3 전압이 형성되는 전자 회로.
KR1020180064692A 2018-06-05 2018-06-05 디지털 도메인에서 노이즈 쉐이핑을 수행하도록 구성되는 모듈레이터를 구현하기 위한 전자 회로 KR102650109B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180064692A KR102650109B1 (ko) 2018-06-05 2018-06-05 디지털 도메인에서 노이즈 쉐이핑을 수행하도록 구성되는 모듈레이터를 구현하기 위한 전자 회로
TW107119515A TWI737916B (zh) 2018-06-05 2018-06-06 用於實施在數位領域中執行雜訊整形之調制器的電子電路
US16/377,460 US10778239B2 (en) 2018-06-05 2019-04-08 Electronic circuit for implementing modulator configured to perform noise shaping in digital domain

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180064692A KR102650109B1 (ko) 2018-06-05 2018-06-05 디지털 도메인에서 노이즈 쉐이핑을 수행하도록 구성되는 모듈레이터를 구현하기 위한 전자 회로

Publications (2)

Publication Number Publication Date
KR20190143515A KR20190143515A (ko) 2019-12-31
KR102650109B1 true KR102650109B1 (ko) 2024-03-22

Family

ID=68693554

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180064692A KR102650109B1 (ko) 2018-06-05 2018-06-05 디지털 도메인에서 노이즈 쉐이핑을 수행하도록 구성되는 모듈레이터를 구현하기 위한 전자 회로

Country Status (3)

Country Link
US (1) US10778239B2 (ko)
KR (1) KR102650109B1 (ko)
TW (1) TWI737916B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102116669B1 (ko) 2019-02-25 2020-06-01 한국과학기술원 파이프라인 변환 회로를 포함하는 전자 회로
US11962320B2 (en) * 2019-12-23 2024-04-16 Intel Corporation Semiconductor chip providing on-chip self-testing of an ana-log-to-digital converter implemented in the semiconductor chip
CN112492473B (zh) * 2020-11-04 2022-09-09 杭州士兰微电子股份有限公司 Mems麦克风的信号处理电路及信号处理方法
US11984907B2 (en) * 2021-01-22 2024-05-14 Samsung Electronics Co., Ltd. Analog-to-digital converting circuit receiving reference voltage from alternatively switched reference voltage generators and reference voltage capacitors and operating method thereof
US11990917B2 (en) * 2022-06-07 2024-05-21 Invensense, Inc. Incremental analog to digital converter incorporating noise shaping and residual error quantization

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3705098B2 (ja) 2000-09-01 2005-10-12 日本電気株式会社 マルチビットデルタシグマａｄ変換器
US6642874B1 (en) * 2002-10-11 2003-11-04 Realtek Semiconductor Corp. Sigma-delta data conversion employing quantization error feedback
US7183957B1 (en) * 2005-12-30 2007-02-27 Cirrus Logic, Inc. Signal processing system with analog-to-digital converter using delta-sigma modulation having an internal stabilizer loop
GB2438657A (en) 2006-06-02 2007-12-05 Ubidyne Inc Sigma delta modulator utilising systolic array
EP2340613B1 (en) * 2008-10-23 2013-09-04 Nxp B.V. Sigma-delta modulator
KR101136965B1 (ko) 2009-03-03 2012-04-19 한국과학기술원 아날로그-디지털 컨버터에서의 디지털 피드 포워드 시그마-델타 변조기 및 그 변조 방법
US8102292B1 (en) 2009-08-26 2012-01-24 Cypress Semiconductor Corporation Analog-to-digital converter (ADC) having a successive-approximation register digital to-analog converter (SARDAC)
KR101190468B1 (ko) 2010-07-12 2012-10-11 현대하이스코 주식회사 표면품질이 우수한 자동차 외판용 용융아연도금강판 제조 방법
US8570200B2 (en) 2011-01-20 2013-10-29 Mediatek Singapore Pte. Ltd. Continuous-time oversampled converter having enhanced immunity to noise
US8738474B1 (en) 2013-02-22 2014-05-27 W.W. Grainger, Inc. System and method for managing product inventory
KR101485467B1 (ko) 2013-05-24 2015-01-22 네오피델리티 주식회사 시그마-델타 변조부를 포함하는 양자화 장치, 이를 포함하는 adc 및 이를 이용한 양자화 방법
US9054733B2 (en) 2013-06-12 2015-06-09 Microchip Technology Incorporated Quantization noise coupling delta sigma ADC with a delay in the main DAC feedback
US9178529B2 (en) * 2013-10-18 2015-11-03 Analog Devices Global Multi-stage noise shaping analog-to-digital converter
US9184765B1 (en) 2014-09-12 2015-11-10 Qualcomm Incorporated Power efficient noise-coupled delta-sigma modulator
US9577662B2 (en) 2015-02-06 2017-02-21 Broadcom Corporation Method and apparatus for excess loop delay compensation in continuous-time sigma-delta analog-to-digital converters
US9425818B1 (en) * 2015-05-28 2016-08-23 Qualcomm Incorporated Noise shaping successive approximation register analog-to-digital converter
US9419642B1 (en) 2015-06-11 2016-08-16 Analog Devices, Inc. Ultra low power dual quantizer architecture for oversampling delta-sigma modulator
US9397692B1 (en) 2015-07-16 2016-07-19 Cirrus Logic International Semiconductor Ltd. Voltage-controlled oscillator (VCO) as first stage in an analog-to-digital converter (ADC) in combination with a digital filter for second or higher-order noise shaping
US20170126239A1 (en) * 2015-11-04 2017-05-04 Board Of Regents, The University Of Texas System Noise-shaping successive-approximation-register analog-to-digital converter
US9871534B2 (en) 2016-06-03 2018-01-16 Mediatek Inc. Analog-to-digital converter with embedded noise-shaped truncation, embedded noise-shaped segmentation and/or embedded excess loop delay compensation
US10141948B2 (en) 2016-06-06 2018-11-27 Mediatek Inc. Delta-sigma modulator, analog-to-digital converter and associated signal conversion method based on multi stage noise shaping structure
US9859914B1 (en) 2016-08-05 2018-01-02 Mediatek Inc. Delta-sigma modulator with delta-sigma truncator and associated method for reducing leakage errors of delta-sigma modulator
KR101783181B1 (ko) 2016-10-04 2017-09-29 고려대학교 산학협력단 델타-시그마 변조기

Also Published As

Publication number Publication date
US10778239B2 (en) 2020-09-15
TWI737916B (zh) 2021-09-01
TW202005287A (zh) 2020-01-16
US20190372581A1 (en) 2019-12-05
KR20190143515A (ko) 2019-12-31

Similar Documents

Publication Publication Date Title
KR102650109B1 (ko) 디지털 도메인에서 노이즈 쉐이핑을 수행하도록 구성되는 모듈레이터를 구현하기 위한 전자 회로
US11175633B2 (en) System and method for fast-converging digital-to-time converter (DTC) gain calibration for DTC-based analog fractional-N phase lock loop (PLL)
US20180152198A1 (en) Analogue-to-digital converter
KR102192627B1 (ko) 재구성형 아날로그-디지털 컨버터 및 이를 포함하는 이미지 센서
US9218514B2 (en) Apparatuses and method of switched-capacitor integrator
KR20140104169A (ko) 이미지 센서 및 이를 포함하는 컴퓨팅 시스템
US10827145B2 (en) Analog to digital converting circuit and an operation method thereof
US10439636B2 (en) Delta modulator with variable feedback gain, analog-to-digital converter including the delta modulator, and communication device including the delta modulator
US6700520B1 (en) Multi-bit continuous time sigma-delta ADC
US11867572B2 (en) Method for implementing Vptat multiplier in high accuracy thermal sensor
KR102074948B1 (ko) 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서
WO2016172228A1 (en) Method and apparatus for compensating offset drift with temperature
US11984907B2 (en) Analog-to-digital converting circuit receiving reference voltage from alternatively switched reference voltage generators and reference voltage capacitors and operating method thereof
KR20210053375A (ko) 피드백 경로를 포함하는 모듈레이터를 구현하기 위한 전자 회로
CN112771783A (zh) 异步采样架构及芯片
KR102116669B1 (ko) 파이프라인 변환 회로를 포함하는 전자 회로
US10511323B1 (en) Loop filter initialization technique
KR102637729B1 (ko) 멀티플 피드백을 갖는 아날로그-디지털 변환기 및 상기 아날로그-디지털 변환기를 포함하는 통신 장치
US20240146322A1 (en) Digital noise coupling circuit and continuous time modulator including the same
KR101692698B1 (ko) 변환 시간이 스케일링되는 알고리즘 아날로그 디지털 변환기 및 이를 이용한 변환 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant