KR101485467B1 - 시그마-델타 변조부를 포함하는 양자화 장치, 이를 포함하는 adc 및 이를 이용한 양자화 방법 - Google Patents

시그마-델타 변조부를 포함하는 양자화 장치, 이를 포함하는 adc 및 이를 이용한 양자화 방법 Download PDF

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Abstract

본 발명은 신호 보간부와 시그마-델타 변조부를 이용하여 적은 수의 비교기로 높은 SN 비를 얻을 수 있는 양자화 장치, 이를 포함하는 ADC 및 이를 이용한 양자화 방법에 관한 것이다. 본 발명에 따른 양자화 장치, ADC 및 양자화 방법은 양자화 에러를 감소시키고 노이즈 쉐이핑 차수를 증가시킨다.

Description

시그마-델타 변조부를 포함하는 양자화 장치, 이를 포함하는 ADC 및 이를 이용한 양자화 방법{QUANTIZER WITH SIGMA-DELTA MODULATOR, ANALOG-TO-DIGITAL CONVERTER INCLUDING THE SAME AND QUANTIZING METHOD USING THE SAME}
본 발명은 양자화 장치, ADC 및 양자화 방법에 관한 것으로, 특히 신호 보간부와 시그마-델타 변조부를 이용하여 적은 수의 비교기로 높은 SN 비를 얻을 수 있는 양자화 장치, 이를 포함하는 오버샘플링 ADC 및 이를 이용한 양자화 방법에 관한 것이다.
본 발명은 산학 협력 연구로부터 도출된 것이다[과제관리번호: 0414-20110009, 과제명: 시그마-델타 아날로그-디지털 변환기 설계에 대한 연구].
양자화 장치(Quantizer)는 아날로그 신호를 디지털 신호로 변환하는 ADC(Analog-to-Digital Converter)에 사용되는 장치이다. 일반적으로, 아날로그 신호로부터 n bit의 PCM 신호를 출력하는 양자화 장치는 (2n-1)개의 비교기를 필요로 한다. 예를 들어, 4 bit의 PCM 신호를 출력하는 양자화 장치는 15개의 비교기를 필요로 한다.
비교기의 개수가 작은 양자화 장치는 양자화 에러가 커서 SN 비(Signal-to-Noise Ratio)가 좋지 않다. 따라서, SN 비를 향상시키려면 양자화 장치 내부의 비교기의 개수를 증가시켜 해상도를 높여야 한다. 그러나, 비교기의 개수가 증가할수록 양자화 장치의 전력 소모가 커지고 구현에 어려움이 있다는 문제가 있다. 따라서, 상대적으로 적은 비교기로 상대적으로 높은 해상도와 우수한 SN 비를 가지는 양자화 장치를 구현하는 것이 필요하다.
상기 문제점을 해결하기 위하여, 본 발명은 신호 보간부와 시그마-델타 변조부를 이용하여 적은 수의 비교기로 높은 SN 비를 얻을 수 있는 양자화 장치, 이를 포함하는 ADC 및 이를 이용한 양자화 방법를 제공하는 것을 그 목적으로 한다.
본 발명에 따른 양자화 장치는 샘플링된 신호에 포함된 제1 샘플 내지 제N 샘플을 각각 보간하여 보간된 신호를 생성하는 신호 보간부; 상기 보간된 신호를 시그마-델타 변조하여 시그마-델타 변조 신호를 생성하는 시그마-델타 변조부; 상기 시그마-델타 변조 신호를 애버리징하여 애버리지 신호를 생성하는 애버리징 필터; 상기 애버리지 신호를 다운샘플링하는 다운샘플러; 상기 다운샘플러의 출력 신호를 적분하여 출력하는 적분기; 및 상기 적분기의 출력 신호와 상기 샘플링된 신호의 차이를 상기 신호 보간부로 입력하는 차분기를 포함하는 것을 특징으로 한다(단 N은 자연수).
본 발명에 따른 ADC는 아날로그 신호를 디지털 신호로 변환하는 ADC에 있어서, 상기 아날로그 신호를 샘플링하여 얻어진 샘플링된 신호에 포함된 제1 샘플 내지 제N 샘플을 각각 보간하여 보간된 신호를 생성하는 신호 보간부; 상기 보간된 신호를 시그마-델타 변조하여 시그마-델타 변조 신호를 생성하는 시그마-델타 변조부; 상기 시그마-델타 변조 신호를 애버리징하여 애버리지 신호를 생성하는 애버리징 필터; 상기 애버리지 신호를 다운샘플링하는 다운샘플러; 상기 다운샘플러의 출력 신호를 적분하여 출력하는 적분기; 및 상기 적분기의 출력 신호와 상기 샘플링된 신호의 차이를 상기 신호 보간부로 입력하는 차분기를 포함하는 양자화 장치를 포함하는 것을 특징으로 한다(단 N은 자연수).
상기 신호 보간부는 상기 제1 샘플 내지 제N 샘플을 각각 M회 반복하여 M*N개의 샘플을 생성하는 M배 샘플 리피터를 포함할 수 있다(단 M은 자연수).
상기 다운샘플러는 상기 애버리지 신호를 M배 다운샘플링하는 M배 다운샘플러를 포함할 수 있다.
상기 시그마-델타 변조부는 비교기 및 상기 비교기의 입력단과 출력단 사이에 연결된 시그마-델타 루프를 포함할 수 있다.
상기 시그마-델타 변조부는 상기 비교기의 쓰레시홀드와 상기 M*N개의 샘플 각각의 크기를 비교하여 상기 쓰레시홀드와 상기 M*N개의 샘플 각각의 크기의 차이에 대응하는 제1 펄스 신호 내지 제N 펄스 신호를 상기 시그마-델타 변조 신호로 출력할 수 있다.
상기 애버리징 필터는 상기 제1 펄스 신호 내지 제N 펄스 신호 각각에 대한 애버리징을 수행하여 얻어진 상기 애버리지 신호를 생성할 수 있다.
삭제
본 발명에 따른 양자화 방법은 (a) 샘플링된 신호에 포함된 제1 샘플 내지 제N 샘플을 각각 반복하여 보간된 신호를 생성하는 단계; (b) 상기 보간된 신호를 시그마-델타 변조하여 시그마-델타 변조 신호를 생성하는 단계; (c) 상기 시그마-델타 변조 신호를 애버리징하여 애버리지 신호를 생성하는 단계; (d) 상기 (c) 단계에서 생성된 애버리지 신호를 다운샘플링하는 단계; (e) 상기 (d) 단계에서 다운샘플링하여 얻어진 신호를 적분하는 단계; 및 (f) 상기 (e) 단계에서 얻어진 적분된 신호와 상기 샘플링된 신호의 차이를 보간하는 단계를 포함하는 것을 특징으로 한다(단 N은 자연수).
상기 (a) 단계는 상기 제1 샘플 내지 제N 샘플을 각각 M회 반복하여 M*N개의 샘플을 생성하는 단계를 포함할 수 있다(단 M은 자연수).
상기 (d) 단계는 상기 애버리지 신호를 M배 다운샘플링하는 단계를 포함할 수 있다.
상기 (b) 단계는 쓰레시홀드와 상기 M*N개의 샘플 각각의 크기를 비교하여 상기 쓰레시홀드와 상기 M*N개의 샘플 각각의 크기의 차이에 대응하는 제1 펄스 신호 내지 제N 펄스 신호를 출력하는 단계를 포함할 수 있다.
상기 (c) 단계는 상기 제1 펄스 신호 내지 제N 펄스 신호 각각에 대한 애버리징을 수행하여 얻어진 상기 애버리지 신호를 생성하는 단계를 포함할 수 있다.
삭제
본 발명에 따른 양자화 장치 및 양자화 방법은 다음과 같은 우수한 효과가 있다.
(1) 적은 수의 비교기로 동일한 개수의 비교기를 사용한 종래의 양자화 장치 및 ADC에 비하여 높은 해상도를 가지는 양자화 장치 및 ADC를 구현할 수 있다.
(2) 동일한 개수의 비교기를 사용한 종래의 양자화 장치 및 ADC에 비하여 높은 SN 비를 가지는 양자화 장치 및 ADC를 구현할 수 있다.
(3) 입력 신호의 값의 범위를 증가시킬 수 있다.
(4) 양자화 에러를 감소시키고 양자화 에러를 보다 화이트(white)하게 만들 수 있다.
(5) 저전력의 오버샘플링 ADC를 구현할 수 있다.
(6) 본 발명에 따른 양자화 장치를 시그마-델타 ADC에 채용하면 시그마-델타 ADC의 노이즈 쉐이핑 차수를 1차 높일 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 양자화 장치를 도시한 블록도.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 양자화 장치에서 처리되는 신호를 도시한 도면들.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 양자화 장치에서 처리되는 신호를 도시한 도면들.
도 4는 본 발명에 따른 양자화 장치를 채용한 ADC와 종래 기술에 따른 양자화 장치를 채용한 ADC의 SN 비를 도시한 그래프.
도 5는 본 발명에 따른 ADC(Analog-to-Digital Converter)를 도시한 블록도.
도 6은 본 발명의 바람직한 실시예에 따른 양자화 방법을 도시한 흐름도.
도 7은 도 6에 도시된 본 발명의 바람직한 실시예에 따른 양자화 방법을 상세하게 도시한 흐름도.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1은 본 발명에 따른 양자화 장치를 도시한 블록도이다.
도 1을 참조하면, 본 발명에 따른 양자화 장치(10)는 신호 보간부(110), 시그마-델타 변조부(120), 애버리징 필터(130) 및 다운샘플러(140)를 포함한다. 본 발명에 따른 양자화 장치(10)는 차분기(100) 및 적분기(150)를 더 포함할 수 있다.
신호 보간부(signal interpolator, 110)는 아날로그 신호를 샘플링하여 얻어진 샘플링된 신호(sampled signal)에 포함된 제1 샘플 내지 제N 샘플을 각각 보간하여 보간된 신호(interpolated signal)를 생성한다.
예를 들어, 신호 보간부(110)는 상기 샘플링된 신호에 포함된 제1 샘플 내지 제N 샘플을 각각 M회 반복(repeat)하여 M개의 제1 샘플 내지 M개의 제N 샘플, 즉 M*N개의 샘플을 생성하는 M배 샘플 리피터(sample repeater)일 수 있다(M은 자연수). 또한, 신호 보간부(110)는 상기 샘플링된 신호에 포함된 제1 샘플 내지 제N 샘플을 M배 업샘플링하여 M*N개의 샘플을 생성하는 M배 업샘플러(upsampler)일 수 있다. 이하에서, "보간"은 제1 샘플 내지 제N 샘플을 각각 M회 반복하여 M*N개의 샘플을 생성하거나 제1 샘플 내지 제N 샘플을 M배 업샘플링하여 M*N개의 샘플을 생성하는 등 일정한 신호 처리를 통해 N개의 샘플로부터 M*N개의 샘플을 생성하는 것을 지칭한다.
시그마-델타 변조부(sigma-delta modulator, 120)는 신호 보간부(110)에 의해 보간된 신호를 시그마-델타 변조하여 시그마-델타 변조 신호를 생성한다. 도 1에 도시된 바와 같이, 시그마-델타 변조부(120)는 비교부(125) 및 시그마-델타 루프(122)를 포함할 수 있다. 비교부(125)는 입력 신호의 크기에 따라 논리 H 또는 논리 L을 출력하는 소자이다. 비교부(125)는 한 개 이상의 비교기를 포함할 수 있다. 시그마-델타 루프(122)는 비교부(125)의 입력단과 출력단 사이에 연결된다. 시그마-델타 변조부(120)는 보간된 신호를 변조하여 펄스 신호를 시그마-델타 변조 신호로서 출력한다. 예를 들어, 신호 보간부(110)가 상기 샘플링된 신호에 포함된 제1 샘플 내지 제N 샘플을 각각 M회 반복하여 M개의 제1 샘플 내지 M개의 제N 샘플, 즉 총 M*N개의 샘플을 생성하는 경우, 시그마-델타 변조부(120)는 M개의 제1 샘플에 대응하는 제1 펄스 신호 내지 M개의 제N 샘플에 대응하는 제N 펄스 신호를 생성한다.
애버리징 필터(averaging filter, 130)는 시그마-델타 변조부(120)가 출력하는 시그마-델타 변조 신호를 애버리징하여 애버리지 신호를 생성한다. 예를 들어, 애버리징 필터(130)는 시그마-델타 변조부(120)가 출력하는 제1 펄스 신호 내지 제N 펄스 신호 각각에 대한 애버리징을 수행하여 얻어진 애버리지 신호를 생성한다.
다운샘플러(140)는 애버리징 필터(130)가 출력하는 애버리지 신호를 다운샘플링하여 출력한다. 신호 보간부(110)가 M배 샘플 리피터 또는 M배 업샘플러인 경우 다운샘플러(140)는 애버리지 신호를 M배 다운샘플링하는 M배 다운샘플러일 수 있다.
적분기(150)는 다운샘플러(140)의 출력 신호를 적분하여 차분기(100)로 전송한다.
차분기(100)는 적분기(150)의 출력 신호와 상기 샘플링된 신호의 차이를 신호 보간부(110)로 입력한다.
차분기(100)와 적분기(150)는 상기 샘플링된 신호에 포함된 샘플의 크기가 너무 큰 경우 본 발명에 따른 양자화 장치(10)가 불안정해지는 것을 방지한다. 구체적으로는, 차분기(100)는 적분기(150)의 출력 신호와 상기 샘플링된 신호의 차이를 신호 보간부(110)로 입력함으로써 신호 보간부(110)로 입력되는 신호의 크기를 일정 레벨 이하로 유지하고, 적분기(150)는 차분기(100)에 의해 차분된 신호를 보상하여 출력한다.
이하에서는, 도 2a 내지 도 2e를 참조하여 본 발명의 제1 실시예에 따른 양자화 장치의 신호 처리에 대하여 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 양자화 장치에서 처리되는 신호를 도시한 도면들로서, 도 1의 신호 보간부(110)가 샘플링된 신호를 M회 반복하는 M배 샘플 리피터이고, 비교부(125)가 한 개의 비교기를 포함하는 경우의 실시예를 도시한다.
도 2a는 상기 샘플링된 신호에 포함된 제1 샘플 내지 제N 샘플 중 인접한 임의의 4개의 샘플, 즉 제k 샘플 내지 제(k+3) 샘플을 도시한다(k는 자연수). 제k 샘플 내지 제(k+3) 샘플은 각각 시간 tk, tk+1, tk+2 및 tk+3에 아날로그 신호를 샘플링하여 얻어진 샘플이다.
제k 샘플 내지 제(k+3) 샘플이 도 1의 신호 보간부(110)에 입력되면, 신호 보간부(110)는 도 2b에 도시된 바와 같이, 제k 샘플 내지 제(k+3) 샘플을 각각 M회 반복하여 M개의 제k 샘플, M개의 제(k+1) 샘플, M개의 제(k+2) 샘플 및 M개의 제(k+3) 샘플을 생성한다.
M개의 제k 샘플 내지 M개의 제(k+3) 샘플이 도 1의 시그마-델타 변조부(120)에 입력되면, 시그마-델타 변조부(120)는 M개의 제k 샘플 내지 M개의 제(k+3) 샘플을 시그마-델타 변조하여 도 2c에 도시된 V1과 V2 사이에서 스윙하는 제k 펄스 신호 내지 제(k+3) 펄스 신호를 각각 생성한다.
제k 샘플이 시그마-델타 변조부(120)에 입력되면, 시그마-델타 변조부(120)는 제k 샘플을 시그마-델타 변조하여 도 2c에 도시된 제k 펄스 신호를 생성한다. 제k 펄스 신호는, 제k 샘플의 크기에 대응되도록, 일정한 시간동안 V2의 값을 가지고 그 이후에 V1과 V2 사이에서 스윙한 후 V2에서 종료한다.
제(k+1) 샘플이 시그마-델타 변조부(120)에 입력되면, 시그마-델타 변조부(120)는 제(k+1) 샘플을 시그마-델타 변조하여 도 2c에 도시된 제(k+1) 펄스 신호를 생성한다. 제(k+1) 펄스 신호는 제(k+1) 샘플의 크기에 대응되도록 V1과 V2 사이에서 스윙한다. 제k 펄스 신호와 제(k+1) 펄스 신호를 비교하면, 제k 샘플의 크기가 제(k+1) 샘플의 크기보다 크므로, 제k 펄스 신호가 V2로 지속되는 시간이 제(k+1) 펄스 신호에 비하여 길다. 또한, 제k 샘플과 제(k+1) 샘플이 스레시홀드(Vth)보다 크므로, 제k 펄스 신호와 제(k+1) 펄스 신호는 그 값이 V2에서 시작해서 V1과 V2 사이에서 스윙한 후 V2에서 종료한다.
제(k+2) 샘플이 시그마-델타 변조부(120)에 입력되면, 시그마-델타 변조부(120)는 제(k+2) 샘플을 시그마-델타 변조하여 도 2c에 도시된 제(k+2) 펄스 신호를 생성한다. 제(k+2) 펄스 신호는 제(k+2) 샘플의 크기에 대응되도록 V1과 V2 사이에서 스윙한다. 제(k+1) 펄스 신호와 제(k+2) 펄스 신호를 비교하면, 제(k+1) 샘플은 스레시홀드(Vth)보다 크고 제(k+2) 샘플은 스레시홀드(Vth)보다 작으므로 제(k+1) 펄스 신호는 그 값이 V2에서 시작해서 V1과 V2 사이에서 스윙한 후 그 값이 V2에서 종료하는 반면, 제(k+2) 펄스 신호는 그 값이 V1에서 시작해서 V1과 V2 사이에서 스윙한 후 V1에서 종료한다.
제(k+3) 샘플이 시그마-델타 변조부(120)에 입력되면, 시그마-델타 변조부(120)는 제(k+3) 샘플을 시그마-델타 변조하여 도 2c에 도시된 제(k+3) 펄스 신호를 생성한다. 제(k+3) 펄스 신호는 제(k+3) 샘플의 크기에 대응되도록 V1과 V2 사이에서 스윙한다. 제(k+2) 펄스 신호와 제(k+3) 펄스 신호를 비교하면, 제(k+2) 샘플의 크기가 제(k+3) 샘플의 크기보다 크므로, 제(k+2) 펄스 신호가 V2로 지속되는 시간이 제(k+3) 펄스 신호에 비하여 길다. 또한, 제(k+2) 샘플과 제(k+3) 샘플이 스레시홀드(Vth)보다 작으므로, 제(k+2) 펄스 신호와 제(k+3) 펄스 신호는 그 값이 V1에서 시작해서 V1과 V2 사이에서 스윙한 후 V1에서 종료한다.
상기 변조 과정은 통상적인 1차 시그마-델타 변조부(120, first order sigma-delta modulator)에서 수행되는 것으로서, 본 발명에 따른 시그마-델타 변조부(120)가 이에 국한되는 것은 아니다. 즉, M회 리피트된 샘플을 그 크기에 대응하는 펄스 신호로 변조하는 시그마-델타 변조 장치라면, 본 발명에 따른 시그마-델타 변조부(120)를 구현하는데 사용될 수 있다.
제k 펄스 신호 내지 제(k+3) 펄스 신호가 도 1에 도시된 애버리징 필터(130)에 입력되면, 애버리징 필터(130)는 도 2d에 도시된 바와 같이 제k 펄스 신호 내지 제(k+3) 펄스 신호의 애버리지(average) 신호를 각각 생성하여 출력한다. 제k 펄스 신호 내지 제(k+3) 펄스 신호의 애버리지 신호는 각각 제k 펄스 신호 내지 제(k+3) 펄스 신호에 의해 결정된다. 구체적으로는, V2로 지속되는 시간은 제k 펄스 신호가 가장 길고, 제(k+3) 펄스 신호가 가장 짧으며, 제k 펄스 신호 및 제(k+1) 펄스 신호는 V2에서 시작해서 V2에서 종료하고, 제(k+2) 펄스 신호 및 제(k+3) 펄스 신호는 V1에서 시작해서 V1에서 종료하므로, 제k 펄스 신호 내지 제(k+3) 펄스 신호 각각의 평균은 도 2d에 도시된 바와 같이 제k 펄스 신호가 가장 크고 제(k+3) 펄스 신호가 가장 작다.
제k 펄스 신호 내지 제(k+3) 펄스 신호 각각의 평균은 샘플의 크기에 대응하는 임의의 값을 가질 수 있다. 즉, 제k 펄스 신호 내지 제(k+3) 펄스 신호 각각의 평균은 샘플의 아날로그적인 크기가 반영된 값을 가진다. 도 2d에 도시된 바와 같이, 제k 펄스 신호 내지 제(k+3) 펄스 신호 각각의 평균을 적절히 처리(예를 들면, 라운딩하거나 필터의 계수를 적절히 선택)하면, 제k 펄스 신호 내지 제(k+3) 펄스 신호 각각의 평균이 양자화하여 얻어진 이진값에 대응된다. 종래 기술에 따르면, 도 2a 내지 도 2e에 도시된 제1 실시예와 같이 한 개의 비교기만 사용하는 경우 1bit의 값(2개의 레벨)만 얻을 수 있다. 반면에, 본 발명에 따르면, 제k 펄스 신호 내지 제(k+3) 펄스 신호 각각의 평균이 샘플의 아날로그적인 크기가 반영된 값을 가지므로, 한 개의 비교기를 사용하는 경우라도 펄스 신호의 평균이 3개 이상의 레벨로 구분된다. 즉, 도 2d에 도시된 바와 같이, 한 개의 비교기를 사용하는 경우라도 2bit 이상의 양자화 장치를 구현할 수 있다.
도 2e는 다운샘플러(140)의 출력 신호를 도시한다. 도 2e를 참조하면, 다운샘플러(140)는 애버리징 필터(130)의 출력 신호인 애버리지 신호를 M배 다운샘플링하여 도 2e에 도시된 출력 신호를 생성한다. 도 2e에 도시된 출력 신호는 제k 펄스 신호 내지 제(k+3) 펄스 신호 각각에 대한 M개의 애버리지 값 중 M번째 값으로 애버리징 신호를 다운샘플링한 예이다. 그러나, 다운샘플링이 M번째 값으로 국한되는 것은 아니고, 필요에 따라, M개의 애버리지 값 중 적절한 값을 선택할 수도 있다.
도 2a 내지 도 2e는 임의의 4개의 샘플의 경우를 예시하고 있으나, 도 2a 내지 도 2e에 도시된 변조 과정이 제1 샘플 내지 제N 샘플이 입력되는 경우에도 적용될 수 있음은 당연하다고 할 것이다.
이하에서는, 도 3a 내지 도 3e를 참조하여 본 발명의 제2 실시예에 따른 양자화 장치의 신호 처리에 대하여 상세히 설명한다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 양자화 장치에서 처리되는 신호를 도시한 도면들로서, 도 1의 신호 보간부(110)가 샘플링된 신호를 M회 반복하는 M배 샘플 리피터이고, 비교부(125)가 3개의 비교기를 포함하는 경우의 실시예를 도시한다.
도 3a는 상기 샘플링된 신호에 포함된 제1 샘플 내지 제N 샘플 중 인접한 임의의 4개의 샘플, 즉 제k 샘플 내지 제(k+3) 샘플을 도시한다(k는 자연수). 제k 샘플 내지 제(k+3) 샘플은 각각 시간 tk, tk+1, tk+2 및 tk+3에 아날로그 신호를 샘플링하여 얻어진 샘플이다.
제k 샘플 내지 제(k+3) 샘플이 도 1의 신호 보간부(110)에 입력되면, 신호 보간부(110)는 도 3b에 도시된 바와 같이, 제k 샘플 내지 제(k+3) 샘플을 각각 M회 반복하여 M개의 제k 샘플, M개의 제(k+1) 샘플, M개의 제(k+2) 샘플 및 M개의 제(k+3) 샘플을 생성한다.
M개의 제k 샘플 내지 M개의 제(k+3) 샘플이 도 1의 시그마-델타 변조부(120)에 입력되면, 시그마-델타 변조부(120)는 M개의 제k 샘플 내지 M개의 제(k+3) 샘플을 시그마-델타 변조하여 도 3c에 도시된 V1과 V2 사이 또는 V2와 V3 사이에서 스윙하는 제k 펄스 신호 내지 제(k+3) 펄스 신호를 각각 생성한다.
제k 샘플이 시그마-델타 변조부(120)에 입력되면, 시그마-델타 변조부(120)는 제k 샘플을 시그마-델타 변조하여 도 3c에 도시된 제k 펄스 신호를 생성한다. 제k 펄스 신호는, 제k 샘플의 크기에 대응되도록, 일정한 시간동안 V3의 값을 가지고 그 이후에 V2와 V3 사이에서 스윙한 후 V3에서 종료한다. 구체적으로 살펴보면, 제k 샘플은 그 크기가 스레쉬홀드(Vth2)보다 크므로 V3의 값에서 시작해서 V2와 V3 사이에서 스윙한 후 V3에서 종료한다.
제(k+1) 샘플이 시그마-델타 변조부(120)에 입력되면, 시그마-델타 변조부(120)는 제(k+1) 샘플을 시그마-델타 변조하여 도 3c에 도시된 제(k+1) 펄스 신호를 생성한다. 제(k+1) 펄스 신호는 제(k+1) 샘플의 크기에 대응되도록 V1과 V2 사이에서 스윙한다. 구체적으로 살펴보면, 제(k+1) 샘플은 그 크기가 스레쉬홀드(Vth1)보다 크고 V2보다 작으므로, V2의 값에서 시작해서 V1과 V2 사이에서 스윙한 후 V2에서 종료한다.
제(k+2) 샘플이 시그마-델타 변조부(120)에 입력되면, 시그마-델타 변조부(120)는 제(k+2) 샘플을 시그마-델타 변조하여 도 3c에 도시된 제(k+2) 펄스 신호를 생성한다. 제(k+2) 펄스 신호는 제(k+2) 샘플의 크기에 대응되도록 V1과 V2 사이에서 스윙한다. 구체적으로 살펴보면, 제(k+2) 샘플은 그 크기가 스레쉬홀드(Vth1)보다 작으므로, V1의 값에서 시작해서 V1과 V2 사이에서 스윙한 후 V1에서 종료한다.
제(k+1) 펄스 신호와 제(k+2) 펄스 신호를 비교하면, 제(k+1) 샘플은 스레시홀드(Vth1)보다 크고 제(k+2) 샘플은 스레시홀드(Vth1)보다 작으므로 제(k+1) 펄스 신호는 그 값이 V2에서 시작해서 V1과 V2 사이에서 스윙한 후 그 값이 V2에서 종료하는 반면, 제(k+2) 펄스 신호는 그 값이 V1에서 시작해서 V1과 V2 사이에서 스윙한 후 V1에서 종료한다.
제(k+3) 샘플이 시그마-델타 변조부(120)에 입력되면, 시그마-델타 변조부(120)는 제(k+3) 샘플을 시그마-델타 변조하여 도 3c에 도시된 제(k+3) 펄스 신호를 생성한다. 제(k+3) 펄스 신호는 제(k+3) 샘플의 크기에 대응되도록 V2와 V3 사이에서 스윙한다. 구체적으로 살펴보면, 제(k+3) 샘플은 그 크기가 스레쉬홀드(Vth2)보다 작고 V2보다 크므로 V2의 값에서 시작해서 V2와 V3 사이에서 스윙한 후 V2에서 종료한다.
제k 펄스 신호와 제(k+3) 펄스 신호를 비교하면, 제k 샘플의 크기가 제(k+3) 샘플의 크기보다 크므로, 제k 펄스 신호가 V3로 지속되는 시간이 제(k+3) 펄스 신호에 비하여 길다. 또한, 제k 샘플과 제(k+3) 샘플은 둘 다 V2보다 크므로 V2와 V3 사이에서 스윙한다. 제k 샘플은 스레시홀드(Vth2)보다 큰 반면, 제(k+3) 샘플은 스레시홀드(Vth2)보다 작으므로 제k 펄스 신호는 그 값이 V3에서 시작해서 V2와 V3 사이에서 스윙한 후 V3에서 종료하고 제(k+3) 펄스 신호는 그 값이 V2에서 시작해서 V2와 V3 사이에서 스윙한 후 V2에서 종료한다.
제(k+2) 펄스 신호와 제(k+3) 펄스 신호를 비교하면, 제(k+2) 샘플은 그 값이 V1과 V2 사이이므로 제(k+2) 펄스 신호는 V2와 V3 사이에서 스윙하고, 제(k+3) 샘플은 그 값이 V2와 V3 사이이므로 제(k+3) 펄스 신호는 V2와 V3 사이에서 스윙한다.
즉, 샘플의 크기가 V1과 V2 사이인 경우에는 펄스 신호는 V1과 V2 사이에서 스윙하고, 샘플의 크기가 V2과 V3 사이인 경우에는 펄스 신호는 V2과 V3 사이에서 스윙한다. 또한, 샘플의 크기가 스레시홀드(Vth1) 또는 스레시홀드(Vth2)보다 작은 경우, 펄스 신호는 V1 또는 V2에서 시작하고, 샘플의 크기가 스레시홀드(Vth1) 또는 스레시홀드(Vth2)보다 큰 경우, 펄스 신호는 V2 또는 V3에서 시작한다. 또한, 샘플의 크기가 클수록 V2 또는 V3로 유지되는 시간이 길어진다.
상기 변조 과정은 통상적인 1차 시그마-델타 변조부(120, first order sigma-delta modulator)에서 수행되는 것으로서, 본 발명에 따른 시그마-델타 변조부(120)가 이에 국한되는 것은 아니다. 즉, M회 리피트된 샘플을 그 크기에 대응하는 펄스 신호로 변조하는 시그마-델타 변조 장치라면, 본 발명에 따른 시그마-델타 변조부(120)를 구현하는데 사용될 수 있다.
제k 펄스 신호 내지 제(k+3) 펄스 신호가 도 1에 도시된 애버리징 필터(130)에 입력되면, 애버리징 필터(130)는 도 3d에 도시된 바와 같이 제k 펄스 신호 내지 제(k+3) 펄스 신호의 애버리지(average) 신호를 각각 생성하여 출력한다. 제k 펄스 신호 내지 제(k+3) 펄스 신호의 애버리지 신호는 각각 제k 펄스 신호 내지 제(k+3) 펄스 신호에 의해 결정된다. 구체적으로는, V3로 지속되는 시간은 제k 펄스 신호가 가장 길고, 제(k+3) 펄스 신호가 가장 짧으며, 제k 펄스 신호는 V3에서 시작해서 V3에서 종료되고, 제(k+1) 펄스 신호 및 제(k+3) 펄스 신호는 V2에서 시작해서 V2에서 종료되며, 제(k+2) 펄스 신호는 V1에서 시작해서 V1에서 종료하므로, 제k 펄스 신호 내지 제(k+3) 펄스 신호 각각의 평균은 도 3d에 도시된 바와 같이 제k 펄스 신호가 가장 크고 제(k+2) 펄스 신호가 가장 작다.
제k 펄스 신호 내지 제(k+3) 펄스 신호 각각의 평균은 샘플의 크기에 대응하는 임의의 값을 가질 수 있다. 즉, 제k 펄스 신호 내지 제(k+3) 펄스 신호 각각의 평균은 샘플의 아날로그적인 크기가 반영된 값을 가진다. 도 3d에 도시된 바와 같이, 제k 펄스 신호 내지 제(k+3) 펄스 신호 각각의 평균을 적절히 처리(예를 들면, 라운딩하거나 필터의 계수를 적절히 선택)하면, 제k 펄스 신호 내지 제(k+3) 펄스 신호 각각의 평균이 양자화하여 얻어진 이진값에 대응된다. 종래 기술에 따르면, 도 3a 내지 도 3e에 도시된 제2 실시예와 같이 2개의 비교기를 사용하는 경우 1.5bit의 값(3개의 레벨)만 얻을 수 있다. 반면에, 본 발명에 따르면, 제k 펄스 신호 내지 제(k+3) 펄스 신호 각각의 평균이 샘플의 아날로그적인 크기가 반영된 값을 가지므로, 2개의 비교기를 사용하는 경우라도 펄스 신호의 평균이 8개 이상의 레벨로 구분된다. 즉, 도 3d에 도시된 바와 같이, 2개의 비교기를 사용하는 경우라도 3bit 이상의 양자화 장치를 구현할 수 있다.
도 3e는 다운샘플러(140)의 출력 신호를 도시한다. 도 3e를 참조하면, 다운샘플러(140)는 애버리징 필터(130)의 출력 신호인 애버리지 신호를 M배 다운샘플링하여 도 3e에 도시된 출력 신호를 생성한다. 도 3e에 도시된 출력 신호는 제k 펄스 신호 내지 제(k+3) 펄스 신호 각각에 대한 M개의 애버리지 값 중 M번째 값으로 애버리징 신호를 다운샘플링한 예이다. 그러나, 다운샘플링이 M번째 값으로 국한되는 것은 아니고, 필요에 따라, M개의 애버리지 값 중 적절한 값을 선택할 수도 있다.
도 3a 내지 도 3e는 임의의 4개의 샘플의 경우를 예시하고 있으나, 도 3a 내지 도 3e에 도시된 변조 과정이 제1 샘플 내지 제N 샘플이 입력되는 경우에도 적용될 수 있음은 당연하다고 할 것이다.
도 4는 본 발명에 따른 양자화 장치를 채용한 ADC와 종래 기술에 따른 양자화 장치를 채용한 ADC의 SN 비를 도시한 그래프로서, ●는 종래 기술에 따른 양자화 장치를 채용한 ADC의 SN 비를 나타내며, ■는 본 발명에 따른 양자화 장치를 채용한 ADC로서 차분기와 적분기를 구비하지 않은 경우의 SN 비를 나타내며, ▲는 본 발명에 따른 양자화 장치를 채용한 ADC로서 차분기와 적분기를 구비하는 경우의 SN 비를 나타낸다.
도 4를 참조하면, 본 발명에 따른 양자화 장치를 채용한 ADC는 종래 기술에 따른 양자화 장치를 채용한 ADC와 동일한 개수의 비교기를 가지는 경우라도 향상된 SN 비를 제공하는 것을 알 수 있다. 또한, 차분기와 적분기를 구비하는 경우 입력 신호의 값이 커지는 경우라도 SN 비의 감소가 크지 않다는 점을 알 수 있다.
이하에서는, 본 발명에 따른 ADC(Analog-to-Digital Converter)를 도 5를 참조하여 상세히 설명한다.
도 5는 본 발명에 따른 ADC(Analog-to-Digital Converter)를 도시한 블록도이다.
도 5를 참조하면, 본 발명에 따른 ADC(1)은 샘플러(3), 필터(5) 및 양자화 장치(10)을 포함한다.
샘플러(3)는 아날로그 신호를 샘플링하여 샘플링된 신호(sampled signal)을 생성한다.
필터(5)는 샘플링된 신호와 피드백된 신호의 차이에 해당하는 신호를 필터링한다. 필터(5)는 로우-패스 필터(Low-pass filter) 또는 밴드-패스 필터(band-pass filter) 등으로 구성될 수 있다.
양자화 장치(10)는 필터(5)의 출력 신호를 양자화한다. 양자화 장치(10)는 도 1에 도시된 양자화 장치와 동일하므로 이에 대한 상세한 설명은 생략한다.
이하에서는, 본 발명에 따른 양자화 방법을 도 6을 참조하여 상세히 설명한다.
도 6은 본 발명에 따른 양자화 방법을 도시한 흐름도이다.
도 6을 참조하면, 샘플링된 신호에 포함된 제1 샘플 내지 제N 샘플을 각각 반복하여 보간된 신호를 생성한다(S100).
다음에는, 보간된 신호를 시그마-델타 변조하여 시그마-델타 변조 신호를 생성한다(S200)
다음에는, 시그마-델타 변조 신호를 애버리징하여 애버리지 신호를 생성한다(S300).
다음에는, S300 단계에서 생성된 애버리지 신호를 다운샘플링한다(S400).
다음에는, S400 단계에서 다운샘플링하여 얻어진 신호를 적분하고 적분된 신호를 차분기로 전송한다(S500).
다음에는, 적분기의 출력 신호와 상기 샘플링된 신호의 차이를 신호 보간부에 입력한다(네거티브 피드백)(S600).
이하에서는 본 발명에 따른 양자화 방법의 바람직한 실시예를 도 7을 참조하여 상세히 설명한다.
도 7은 도 6에 도시된 본 발명의 바람직한 실시예에 따른 양자화 방법을 보다 구체적으로 도시한 흐름도로서, 샘플링된 신호를 M회 반복하는 경우이다.
도 7을 참조하면, 제1 샘플 내지 제N 샘플을 각각 M회 반복하여 M개의 제1 샘플 내지 M개의 제N 샘플, 즉 총 M*N개의 샘플을 생성한다(S110). 제1 샘플 내지 제N 샘플을 각각 M회 반복하여 M*N개의 샘플을 생성하는 신호 처리는 도 2b 또는 도 3b에 도시된 것과 동일하므로 이에 대한 상세한 설명은 생략한다.
다음에는, 비교기의 쓰레시홀드와 M개의 제1 샘플 내지 M개의 제N 샘플을 각각 비교하여 M개의 제1 샘플 내지 M개의 제N 샘플에 대응되는 제1 펄스 신호 내지 제N 펄스 신호를 생성한다(S210).
S210 단계는 도 1의 시그마-델타 변조부(120)에 의해 수행된다. M개의 제1 샘플 내지 M개의 제N 샘플 중 임의의 샘플인 제k 샘플 내지 제(k+3) 샘플을 시그마-델타 변조하여 이에 대응되는 제k 펄스 신호 내지 제(k+3) 펄스 신호를 생성하는 구체적인 예는 도 2c 및 도 3c를 참조하여 상세히 설명하였으므로 이에 대한 설명은 생략한다.
다음에는, 제1 펄스 신호 내지 제N 펄스 신호 각각에 대한 애버리징을 수행하여 얻어진 출력 신호를 생성한다(S310). 제1 펄스 신호 내지 제N 펄스 신호를 애버리징하는 신호 처리는 도 2d 및 도 3d에 도시된 것과 동일하므로 이에 대한 상세한 설명은 생략한다.
다음에는, S310 단계에서 얻어진 출력 신호를 M배 다운샘플링한다(S410). S310 단계에서 얻어진 출력 신호를 M배 다운샘플링하는 신호 처리는 도 2e 및 도 3e에 도시된 것과 동일하므로 이에 대한 상세한 설명은 생략한다.
1: ADC 3: 샘플러
5: 필터 10: 양자화 장치
100: 차분기 110: 신호 보간부
120: 시그마-델타 변조부 122: 시그마-델타 루프
125: 비교부 130: 애버리징 필터
140: 다운샘플러 150: 적분기

Claims (20)

  1. 샘플링된 신호에 포함된 제1 샘플 내지 제N 샘플을 각각 보간하여 보간된 신호를 생성하는 신호 보간부;
    상기 보간된 신호를 시그마-델타 변조하여 시그마-델타 변조 신호를 생성하는 시그마-델타 변조부;
    상기 시그마-델타 변조 신호를 애버리징하여 애버리지 신호를 생성하는 애버리징 필터;
    상기 애버리지 신호를 다운샘플링하는 다운샘플러;
    상기 다운샘플러의 출력 신호를 적분하여 출력하는 적분기; 및
    상기 적분기의 출력 신호와 상기 샘플링된 신호의 차이를 상기 신호 보간부로 입력하는 차분기
    를 포함하는 것을 특징으로 하는 양자화 장치(단 N은 자연수).
  2. 제1항에 있어서,
    상기 신호 보간부는 상기 제1 샘플 내지 제N 샘플을 각각 M회 반복하여 M*N개의 샘플을 생성하는 M배 샘플 리피터를 포함하는 것을 특징으로 하는 양자화 장치(단 M은 자연수).
  3. 제2항에 있어서,
    상기 다운샘플러는 상기 애버리지 신호를 M배 다운샘플링하는 M배 다운샘플러를 포함하는 것을 특징으로 하는 양자화 장치.
  4. 제2항에 있어서,
    상기 시그마-델타 변조부는 비교기 및 상기 비교기의 입력단과 출력단 사이에 연결된 시그마-델타 루프를 포함하는 것을 특징으로 하는 양자화 장치.
  5. 제4항에 있어서,
    상기 시그마-델타 변조부는 상기 비교기의 쓰레시홀드와 상기 M*N개의 샘플 각각의 크기를 비교하여 상기 쓰레시홀드와 상기 M*N개의 샘플 각각의 크기의 차이에 대응하는 제1 펄스 신호 내지 제N 펄스 신호를 상기 시그마-델타 변조 신호로 출력하는 것을 특징으로 하는 양자화 장치.
  6. 제5항에 있어서,
    상기 애버리징 필터는 상기 제1 펄스 신호 내지 제N 펄스 신호 각각에 대한 애버리징을 수행하여 얻어진 상기 애버리지 신호를 생성하는 것을 특징으로 하는 양자화 장치.
  7. 삭제
  8. (a) 샘플링된 신호에 포함된 제1 샘플 내지 제N 샘플을 각각 반복하여 보간된 신호를 생성하는 단계;
    (b) 상기 보간된 신호를 시그마-델타 변조하여 시그마-델타 변조 신호를 생성하는 단계;
    (c) 상기 시그마-델타 변조 신호를 애버리징하여 애버리지 신호를 생성하는 단계;
    (d) 상기 (c) 단계에서 생성된 애버리지 신호를 다운샘플링하는 단계;
    (e) 상기 (d) 단계에서 다운샘플링하여 얻어진 신호를 적분하는 단계; 및
    (f) 상기 (e) 단계에서 얻어진 적분된 신호와 상기 샘플링된 신호의 차이를 보간하는 단계
    를 포함하는 것을 특징으로 하는 양자화 방법(단 N은 자연수).
  9. 제8항에 있어서,
    상기 (a) 단계는 상기 제1 샘플 내지 제N 샘플을 각각 M회 반복하여 M*N개의 샘플을 생성하는 단계를 포함하는 것을 특징으로 하는 양자화 방법(단 M은 자연수).
  10. 제9항에 있어서,
    상기 (d) 단계는 상기 애버리지 신호를 M배 다운샘플링하는 단계를 포함하는 것을 특징으로 하는 양자화 방법.
  11. 제9항에 있어서,
    상기 (b) 단계는 쓰레시홀드와 상기 M*N개의 샘플 각각의 크기를 비교하여 상기 쓰레시홀드와 상기 M*N개의 샘플 각각의 크기의 차이에 대응하는 제1 펄스 신호 내지 제N 펄스 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 양자화 방법.
  12. 제11항에 있어서,
    상기 (c) 단계는 상기 제1 펄스 신호 내지 제N 펄스 신호 각각에 대한 애버리징을 수행하여 얻어진 상기 출력 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 양자화 방법.
  13. 삭제
  14. 아날로그 신호를 디지털 신호로 변환하는 ADC에 있어서,
    상기 아날로그 신호를 샘플링하여 얻어진 샘플링된 신호에 포함된 제1 샘플 내지 제N 샘플을 각각 보간하여 보간된 신호를 생성하는 신호 보간부; 상기 보간된 신호를 시그마-델타 변조하여 시그마-델타 변조 신호를 생성하는 시그마-델타 변조부; 상기 시그마-델타 변조 신호를 애버리징하여 애버리지 신호를 생성하는 애버리징 필터; 상기 애버리지 신호를 다운샘플링하는 다운샘플러; 상기 다운샘플러의 출력 신호를 적분하여 출력하는 적분기; 및 상기 적분기의 출력 신호와 상기 샘플링된 신호의 차이를 상기 신호 보간부로 입력하는 차분기를 포함하는 양자화 장치
    를 포함하는 것을 특징으로 하는 ADC(단 N은 자연수).
  15. 제14항에 있어서,
    상기 신호 보간부는 상기 제1 샘플 내지 제N 샘플을 각각 M회 반복하여 M*N개의 샘플을 생성하는 M배 샘플 리피터를 포함하는 것을 특징으로 하는 ADC(단 M은 자연수).
  16. 제15항에 있어서,
    상기 다운샘플러는 상기 애버리지 신호를 M배 다운샘플링하는 M배 다운샘플러를 포함하는 것을 특징으로 하는 ADC.
  17. 제15항에 있어서,
    상기 시그마-델타 변조부는 비교기 및 상기 비교기의 입력단과 출력단 사이에 연결된 시그마-델타 루프를 포함하는 것을 특징으로 하는 ADC.
  18. 제17항에 있어서,
    상기 시그마-델타 변조부는 상기 비교기의 쓰레시홀드와 상기 M*N개의 샘플 각각의 크기를 비교하여 상기 쓰레시홀드와 상기 M*N개의 샘플 각각의 크기의 차이에 대응하는 제1 펄스 신호 내지 제N 펄스 신호를 상기 시그마-델타 변조 신호로 출력하는 것을 특징으로 하는 ADC.
  19. 제18항에 있어서,
    상기 애버리징 필터는 상기 제1 펄스 신호 내지 제N 펄스 신호 각각에 대한 애버리징을 수행하여 얻어진 상기 애버리지 신호를 생성하는 것을 특징으로 하는 ADC.
  20. 삭제
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