JP3895325B2

JP3895325B2 - デルタ−シグマ変調器

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Publication number: JP3895325B2
Application number: JP2003435973A
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Inventors: 龍 ▲ヒー▼ 李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-01-03
Filing date: 2003-12-26
Publication date: 2007-03-22
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Description

本発明は、デルタ−シグマ変調器に係り、特にデジタル領域でエラーを訂正することによって量子化雑音を減少させることのできるデルタ−シグマ変調器に関する。

一般的に、低い周波数で動作し、高精密度の解像度が要求される特定応用分野の入出力段や送受信段では、デルタ−シグマ変調器（ｄｅｌｔａ−ｓｉｇｍａｍｏｄｕｌａｔｏｒ）と、デジタルフィルタで構成されているデルタ−シグマＡ／Ｄコンバータまたは、デルタ−シグマＤ／Ａコンバータとを利用して信号変換が行われる。デルタ−シグマ変調器には、オーバーサンプリング技術と雑音定形化（ｎｏｉｓｅｓｈａｐｉｎｇ）技術とが使用される。図１には雑音定形化技術を使用して信号帯域の雑音を減少させる方法が示されており、図２にはオーバーサンプリング技術と雑音定形化技術とを使用して信号帯域の雑音を減少させる方法が示されている。雑音定形化技術は、信号変換時に発生する量子化雑音を使用しない信号帯域に押し出す役割をし、その量はデルタ−シグマ変調器の次数によって異なる。オーバーサンプリング技術は、すべての帯域で一定な量子化雑音を、信号帯域を高め実際に使用する信号帯域では量子化雑音を減らす技術である。また、デルタ−シグマ変調器は、高域通過フィルタの役割を実行し、オーバーサンプリングを通じて信号帯域を高く維持する。この結果、小さい次数でも変換しようとする信号帯域の雑音比は相対的に小さくなり信号帯域内での信号対雑音比を向上させることができる。つまり、デルタ−シグマ変調方法は、雑音定形化技術とオーバーサンプリング技術とを利用して、使用する信号帯域での雑音を減らし高解像度を得ることができる方法である。

図３は、デルタ−シグマ変調器を使用して実現した従来のＡ／Ｄコンバータのブロック図である。図３のＡ／Ｄコンバータの特性は、オーバーサンプリング比（ｏｖｅｒｓａｍｐｌｉｎｇｒａｔｉｏ；ＯＳＲ）が一定な場合には、アナログループフィルタの次数（Ｌ）と量子化器（ｑｕａｎｔｉｚｅｒ）のビット数（Ｎ）とによって決定される。一般的に、デルタ−シグマ変調器を使用して実現したＡ／Ｄコンバータでは量子化器の非線形特性を避けるために１ビット量子化器を使用する。それで、デルタ−シグマ変調器を使用して実現されたＡ／Ｄコンバータは、１ビットＡ／Ｄコンバータとも呼ばれる。一般的に、応用分野別に要求される適切な雑音比の特性を得るために、変調器の次数（Ｌ）とＯＳＲとの間には反比例関係が成立する。例えば、音声周波数帯（ｖｏｉｃｅｂａｎｄ）（４ｋＨｚ、Ｆｓ＝８ｋＨｚ）への応用では、Ｌ＝２、ＯＳＲ＝２５６、Ｎ＝１が適切であり、可聴周波数帯（ａｕｄｉｏｂａｎｄ）（２０ｋＨｚ、Ｆｓ＝４４．１ｋＨｚ）への応用では、Ｌ＝４、ＯＳＲ＝６４、Ｎ＝１が適切である。ここで、Ｆｓはサンプリング周波数である。Ｌ値が小さいため発生する特性の劣化は、ＯＳＲを高めることで互いに相殺することができる。

しかし、オーバーサンプリング技術は、ナイキスト（Ｎｙｑｕｉｓｔ）周波数よりもＯＳＲだけ高い周波数で動作するため、信号帯域が高い応用では回路で実現するのに問題がある。仮に、ナイキスト周波数が２ｋＨｚである応用で、ＯＳＲが２５６である場合には動作周波数は５１２ｋＨｚになって問題となる。ＯＳＲを低くするためには変調器の次数（Ｌ）を増加させる必要があり、回路で実現した場合、雑音、電力消耗、及び製品単価（ｃｏｓｔ）面で種々の問題が生じる。特に、アナログ変調器の場合には、ほとんどの回路が雑音に敏感なアナログ回路で構成されるため雑音の影響を受け、実現することが難しい。

このような問題点を解決しようと最近では、低いＯＳＲと次数の低い変調器でも、応用に適した適切な特性を示す種々の方式が提案されてきた。このような提案のうち重要な方式として、量子化雑音を各段階（ｓｔａｇｅ）別に合算し、これをフィルターリングして除去する多段雑音整形（ｍｕｌｔｉ−ｓｔａｇｅｎｏｉｓｅｓｈａｐｉｎｇ；ＭＡＳＨ）方式や、１ビットとＮビットのデュアル量子化器を使用し、１ビット量子化器で生じる量子化雑音をアナログ方式で除去し、その出力をデジタル雑音定形を通じて実現する方式が例として挙げられる。１ビットとＮビットのデュアル量子化器を使用した後、デジタル訂正を使用して量子化雑音を除去する方式は、特許文献１のＦＩＧ．３に開示されている。同図に示された従来のデルタ−シグマ変調器は、１ビット量子化器を含むフィールドバックループによってアナログ入力信号を量子化することができ、Ｎビット量子化器を含むループを使用して量子化雑音訂正を実施することによって量子化雑音を減らすことを特徴とする。このデルタ−シグマ変調器では、量子化エラーを計算するために最終段（ｆｉｎａｌｓｔａｇｅ）積分器のアナログ出力信号で１ビットＤ／Ａコンバータの量子化されたアナログ出力信号を減算して１ビットＤ／Ａコンバータで生じる量子化雑音を除去することになる。しかし、減算器で減算する信号がアナログ信号であり、量子化雑音を除去する信号のループがアナログ回路であるため雑音の影響を多く受けることもある。
米国特許第６，３００，８９０号公報

前述したような問題点を解決するために、本発明によるデルタ−シグマ変調器は、１ビット量子化器とＮビット量子化器とエラー補正回路とを備え、Ｎビット量子化器のデジタル出力信号と１ビット量子化器のデジタル出力信号とを使用してデジタル領域でエラーを訂正することによって量子化雑音を減少させる。本発明では、訂正回路のループがデジタル領域で成り立つため、雑音に対する影響を最小化することができる。
本発明の目的は、量子化雑音を減少させ雑音の影響を最小化するデルタ−シグマ変調器を提供することにある。
本発明の他の目的は、Ｎビット量子化器によって発生しうるＤＣオフセットを除去できるデルタ−シグマ変調器を提供することにある。

本発明によるデルタ−シグマ変調器の第１形態は、入力端子より入力されるアナログ入力信号から１ビットＤ／Ａコンバータによって出力される量子化されたアナログ出力信号を減算する第１減算器及び前記第１減算器の出力を積分する積分器を有する一つ以上の段（ｓｔａｇｅ）を含む積分部と、前記積分部から出力される積分信号を量子化し、第１量子化デジタル信号を出力する１ビット量子化器と、前記第１量子化デジタル信号を量子化されたアナログ信号に変換する１ビットＤ／Ａコンバータと、前記積分部によって出力される前記積分信号を量子化し、第２量子化デジタル信号を出力するＮビット量子化器と、前記１ビット量子化器から前記第１量子化デジタル信号を、前記Ｎビット量子化器から前記第２量子化デジタル信号を受信し、前記第１量子化デジタル信号及び前記第２量子化デジタル信号の量子化エラーを補正したデジタルエラー信号を出力するエラー補正回路と、前記Ｎビット量子化器の出力を制限し、前記Ｎビット量子化器と前記エラー補正回路との間のＤＣオフセットを除去するリミッタと、前記１ビット量子化器から出力される前記第１量子化デジタル信号を遅延して出力する遅延素子と、前記遅延された第１量子化デジタル信号から前記デジタルエラー信号を減算し、減算された結果をデジタル出力信号として出力する第２減算器とを備えることを特徴とする。

前記エラー補正回路は、前記１ビット量子化器のデジタル信号から前記Ｎビット量子化器のデジタル信号を減算して１ビット量子化器で生じる量子化雑音とＮビット量子化器の雑音の相関関係を求めるための第３減算器と、前記第３減算器の出力信号を微分してビット量子化器で生じる雑音量に対して高域通過フィルタの機能を実現することにより、必要とする信号帯域での雑音量を最小化する雑音定型のための微分器とを含むことを特徴とする。

本発明によるデルタ−シグマ変調器によると、１ビット量子化器とＮビット量子化器とエラー補正回路とを備え、Ｎビット量子化器のデジタル出力信号と１ビット量子化器のデジタル出力信号とを使用してデジタル領域でエラーを訂正することによって量子化雑音を減少させる。この結果、Ｎビット量子化器によって発生することもあるＤＣオフセットを除去することができる。また、本発明によるデルタ−シグマ変調器は、信号対雑音比の向上を計ることができ、信号の帯域幅が広くなり、高いＯＳＲを実現することができない場合や高速動作に対する負担で高次の実現が難しい場合への応用として使用され、優れた特性を得ることができる。

以下、添付した図面を参照して本発明によるデルタ−シグマ変調器を説明する。
図５は、１ビット量子化器とＮビット量子化器とを使用して構成した本発明の第１実施例によるデルタ−シグマ変調器を示す図である。
図５のデルタ−シグマ変調器は、アナログ入力信号Ｘが入力される入力端子、デジタル出力信号Ｙが出力される出力端子、入力端子と出力端子との間に位置し、印加されるアナログ信号を量子化し、量子化されたデジタル信号を出力するための１ビット量子化器４２０、量子化されたデジタル信号を量子化されたアナログ信号に変換する１ビットＤ／Ａコンバータ４３０、減算器と積分器とを含む一つ以上の段（ｓｔａｇｅ）を含み、アナログ入力信号Ｘから１ビットＤ／Ａコンバータ４３０の量子化されたアナログ出力信号を減算し、積分してその出力を１ビット量子化器４２０に出力する入力積分回路シリーズ４１０、入力積分回路シリーズ４１０の出力信号を量子化し、量子化されたデジタル信号を出力するためのＮビット量子化器４４０、Ｎビット量子化器４４０のデジタル出力信号と１ビット量子化器４２０のデジタル出力信号とを受信してエラーを補正するエラー補正回路４５０、１ビット量子化器４２０の量子化されたデジタル信号を遅延するための遅延素子４６０、及び遅延素子４６０の出力信号からエラー補正回路４５０の出力信号を減算し、減算結果を出力するための減算器４７０を備える。

入力積分回路シリーズ４１０は、アナログ入力信号Ｘから１ビットＤ／Ａコンバータ４３０のアナログ出力信号を減算する減算器４１１、減算器４１１の出力信号を積分する積分器４１２、積分器４１２の出力信号から１ビットＤ／Ａコンバータ４３０のアナログ出力信号を減算する減算器４１３、及び減算器４１３の出力信号を積分する積分器４１４を含む。
エラー補正回路４５０は、１ビット量子化器４２０のデジタル出力信号からＮビット量子化器４４０のデジタル出力信号を減算して１ビット量子化器で生じる量子化雑音とＮビット量子化器の雑音との相関関係を求めるための減算器４５１、及び減算器４５１の出力信号を微分してビット量子化器で生じる雑音量に対して高域通過フィルタの機能を実現することによって必要とする信号帯域での雑音量を最小化する微分器４５２を含む。

以下、図５を参照して本発明の第１実施例によるデルタ−シグマ変調器の動作を説明する。
図５で入力積分回路シリーズ４１０は、減算器と積分器とで構成された一つ以上の段で構成され、図５には２段で構成された２次の場合を示した。アナログ入力信号Ｘは、１ビット量子化器４２０によって量子化され、デジタル信号に変換される。１ビット量子化器４２０と、１ビットＤ／Ａコンバータ４３０と、減算器４１１、４１３と、積分器４１２、４１４とからなるフィードバックループによって雑音が必要とする信号帯域の外に整形され、必要とする信号内では相対的に雑音が少なくなり、アナログ入力信号は続けて量子化が実行される。量子化する過程で量子化雑音Ｅが混ざることもあるので、１ビット量子化器４２０の出力信号は量子化雑音Ｅを含む信号となる。
Ｎビット量子化器４４０は、入力積分回路シリーズ４１０の出力信号、つまり１ビット量子化器４２０の入力信号Ｖｍを受信し、量子化されたデジタル信号を出力する。１ビット量子化器４２０と同様にＮビット量子化器４４０での量子化する過程で量子化雑音ＥＥが混ざることがあるので、Ｎビット量子化器４４０の出力信号は量子化雑音ＥＥを含む信号となる。
エラー補正回路４５０の減算器４５１は、１ビット量子化器４２０の出力信号からＮビット量子化器４４０の出力信号を減算し、微分器４５２はその結果を微分する。遅延素子４６０は、１ビット量子化器４２０の出力信号を受信して一定時間遅延させる機能をする。減算器４７０は、遅延素子４６０の出力信号からエラー補正回路４５０の出力信号を減算して出力端子に出力信号Ｙを発生させる。
このような過程で減算器４５１は、各ビット量子化器で生じる量子化雑音の相関関係を求め、微分器４５２は各ビット量子化器で生じる雑音量に対して高域通過フィルタの機能を実現することにより、必要とする信号帯域での雑音量を最小化する雑音整形の機能をする。結局、最終出力段では相対的に大きな１ビット量子化器雑音は除去され、相対的に少ないＮビット量子化器の雑音は微分器による雑音整形（ｎｏｉｓｅｓｈａｐｉｎｇ）を通じてその大きさがかなり小さくなるため、信号対雑音比の特性が向上する。

図６は、１ビット量子化器とＮビット量子化器とを使用して構成した本発明の第２実施例によるデルタ−シグマ変調器を示した図であり、図５に示された本発明の第１実施例によるデルタ−シグマ変調器に各段の利得の差を補正するための所定の利得要素とリミッタとをさらに備える。

図６のデルタ−シグマ変調器は、アナログ入力信号Ｘが入力される入力端子、デジタル出力信号Ｙが出力される出力端子、入力端子と出力端子との間に位置し、印加されるアナログ信号を量子化し、量子化されたデジタル信号を出力するための１ビット量子化器４２０、量子化されたデジタル信号を量子化されたアナログ信号に変換させる１ビットＤ／Ａコンバータ４３０、減算器と積分器とで構成された一つ以上の段（ｓｔａｇｅ）を含みアナログ入力信号Ｘから１ビットＤ／Ａコンバータ４３０の量子化されたアナログ出力信号を減算し、積分してその出力を１ビット量子化器４２０に出力する入力積分回路シリーズ４１０、１ビット量子化器４２０のデジタル出力信号に所定の利得を与えるための利得要素４８０、入力積分回路シリーズ４１０の出力信号を量子化し、量子化されたデジタル信号を出力するためのＮビット量子化器４４０、Ｎビット量子化器４４０のデジタル出力信号に所定の利得を与えるための利得要素５００、利得要素５００の出力信号を安定化させるリミッタ５１０、リミッタ５１０の出力信号と利得要素４８０の出力信号とを受信してエラーを補正するエラー補正回路４５０、利得要素４８０の出力信号に所定の利得を与えるための利得要素４９０、利得要素４９０の出力信号を遅延するための遅延素子４６０、及び遅延素子４６０の出力信号からエラー補正回路４５０の出力信号を減算し、減算結果を出力するための減算器４７０を備える。

入力積分回路シリーズ４１０は、アナログ入力信号Ｘから１ビットＤ／Ａコンバータ４３０のアナログ出力信号を減算する減算器４１１、減算器４１１の出力信号を積分する積分器４１２、積分器４１２の出力信号から１ビットＤ／Ａコンバータ４３０のアナログ出力信号を減算する減算器４１３、及び減算器４１３の出力信号を積分する積分器４１４を含む。
エラー補正回路４５０は、利得要素４８０の出力信号からリミッタ５１０の出力信号を減算する減算器４５１、及び減算器４５１の出力信号を微分する微分器４５２を含む。

図６に示す本発明の第２実施例によるデルタ−シグマ変調器は、各段の利得の差を互いに補正するための所定の利得要素と、Ｎビット量子化器を使用することによって生じることのあるＤＣオフセットを除去するために、Ｎビット量子化器の出力を一定のレベルで制限するリミッタとをさらに備えているという点以外には、図５に示す本発明の第１実施例によるデルタ−シグマ変調器と同一であるため、ここではその説明を省略する。

図７は、図６に示された２次のデルタ−シグマ変調器に対して具体的に伝達関数を求めて詳しく示した図である。
図７で、参照番号４１０は、入力積分回路シリーズを、参照番号４２０は１ビット量子化器を、参照番号４３０は１ビットＤ／Ａコンバータを、参照番号４４０はＮビット量子化器を、参照番号４５０はエラー補正回路を、参照番号４６０は遅延回路を、参照番号４７０は減算器を、参照番号４８０と４９０と５００は利得要素を、５１０はリミッタをそれぞれ示し、説明の便宜のためにこれらの参照番号は、図６と同一の番号を使用した。図７で利得要素の隣に記載された数値（ａ１＝１，ａ２＝１，ａ３＝１，ａ４＝０．７５，ａ５＝−１．５，ａ６＝１，ｂ１＝１，ｂ４＝１，ｂ５＝−２，ｂ６＝１，ｃ１＝０．５，ｃ２＝０．５，ｇ１＝２ ^３，ｇ２＝２ ^１０）は本発明の実施例で使用された伝達関数の係数値を示す。
信号伝達関数と雑音伝達関数を合わせた信号であるＹ１（ｚ）は数１のようになる。

減算器４５１の入力信号は、ｇ１（Ｘ２+Ｅ）−ｇ１（Ｘ２+ＥＥ）＝ｇ１（Ｅ−ＥＥ）となる。Ｎビット量子化器４４０を通過した信号は、1ビット量子化器と比べて相対的に小さい量子化雑音ＥＥを有している。図７に示された利得を使用して減算するとＸ３の値は数２になる。

図７のデルタ−シグマ変調器のフィードバックループには、雑音Ｅが存在するため出力Ｙ（ｚ）＝ｆ（Ｘ（ｚ），Ｅ（ｚ），ＥＥ（ｚ））となる。この関数の中にあるＥを除去すると、デルタ−シグマ変調器の出力は、Ｙ（ｚ）＝ｆ（Ｘ（ｚ）、ＥＥ（ｚ））となる。ＥＥ（ｚ）は相対的にエラーの量が少ないＮビット量子化器４４０のエラーである。こうすることによって雑音特性に一番多くの影響を与える雑音Ｅを除去してデルタ−シグマ変調器のフィードバックループにあるエラーの影響を除去できるため、図７に示すデルタ−シグマ変調器は雑音特性が優れる。
デルタ−シグマ変調器の量子化雑音Ｅを除去するためには出力信号Ｙ（ｚ）は数３のようにならなければならない。

数１と数２とを使用して出力信号Ｙ（ｚ）を求めると数４のようになる。

数４から量子化雑音Ｅは、相殺されて除去され、Ｎビット量子化器の量子化雑音ＥＥだけが残っていることがわかる。また、数式４から必要なデルタ−シグマ変調器は、遅延時間を有する２次の高域通過フィルタを含む構造であることがわかる。高域通過フィルタは、雑音ＥＥ（ｚ）を必要とする帯域外に押し出し、必要とする信号帯域内では少ない量の雑音を有するようにする雑音整形の特性を有し、これは、すなわち微分器と見ることができる。

図７に示すような本発明のデルタ−シグマ変調器は、元の信号の損失はなく相対的に大きい量子化雑音Ｅを除去し、相対的に少ない量子化雑音ＥＥを雑音整形化（ｎｏｉｓｅｓｈａｐｉｎｇ）することにより、必要とする信号帯域内で優れた信号対雑音比特性を有する。また、本発明のデルタ−シグマ変調器は、低いＯＳＲでもデジタル領域で雑音消去（ｎｏｉｓｅｃａｎｃｅｌｌａｔｉｏｎ）をすることによって優れた特性を有する。

図７で利得ｇ１、ｇ２は、アナログ信号がデジタル信号に変わる時、信号をビットに算定するためのもので信号の大きさだけに影響を与える。従って、Ｍビット以上の信号対雑音比特性の為には、ｇ１とｇ２の倍が最小２のＭ−１乗ができるようにする。万が一、１４ビット以上の特性を望むとすれば、ｇ１＝２ ^３でありｇ２＝２^１０ができなければならない。そして、量子化の後にエラー補正回路で演算を実行するために２の補数形態で演算を実行するようになるが、Ｍビットの信号を変換しようとする時、正常的な場合だと、＋（２^Ｍ−１−１）〜−（２^Ｍ−１）の範囲で演算しなければならない。しかし、このように演算したらその合計は０にならないので、Ｎビット量子化器４４０の出力段にＤＣ値が示される。これを防ぐためにＮビット量子化器４４０の出力を＋（２^Ｍ−１−１）〜−（２^Ｍ−１−１）に制限するとその合計を０にすることができる。このような機能は、Ｎビット量子化器の出力を一定のレベルに制限するリミッタ５１０によって実行される。

上述の説明では、簡単な２次シグマ−デルタ変調器を例にして説明した。一般的には、優秀な特性を得るために高次の変調器を使用してデータ変換を実行するが、この場合にもＯＳＲと変調器の特性との間に比例関係が成立する。従って、低いＯＳＲでは良い特性が出ないので、適切なＯＳＲを維持しなければならない。本発明で制限されている構造を使用すると、高次の変調器でも相対的に大きい量子化雑音を除去し、量子化雑音に起因する特性の損失を改善することができる。従って、本発明によるデルタ−シグマ変調器は、一般的なＡ／Ｄ変換器または、Ｄ／Ａ変換器に適用される。

図８は、本発明によるデルタ−シグマ変調器と従来のデルタ−シグマ変調器とに対してオーバーサンプリング比による信号対雑音比のシミュレーション結果を示した図である。図８で実線（ｓｏｌｉｄｌｉｎｅ）は、本発明の回路構造を利用して実現した２次デルタ−シグマ変調器に対するシミュレーション結果を示し、点線（ｄｏｔｔｅｄｌｉｎｅ）は従来のデルタ−シグマ変調器に対するシミュレーション結果を示す。図８に示すように、変調器の次数に適切なＯＳＲ（Ｏｖｅｒ−ＳａｍｐｌｉｎｇＲａｔｉｏ）を有する場合、即ち、図７の例でＯＳＲが２５６である場合には、本発明の変調器と従来の変調器とは特性の差異があまりないので、この値以上の場合には飽和状態となる。しかし、ＯＳＲが低い場合、例えば、図８でＯＳＲが６４である場合には、本発明の変調器と従来の変調器とは１５ｄＢ以上の特性の差異があることがわかる。即ち、同一の次数の変調器で同一のＯＳＲを有する条件で、即ち、飽和状態の条件ではない充分な変調器の特性を示す状態で、本発明の変調器は従来の変調器と比べて２．５ビット以上の特性の向上を計ることができる。これは、ＯＳＲを２倍、即ち、１２８まで上げて得た特性と等しい特性の向上である。つまり、本発明の変調器は、前記の条件で同一次数の場合、従来の変調器と比べてＯＳＲを２倍程度上げた効果を示す。

図９と図１０は、本発明によるデルタ−シグマ変調器と従来のデルタ−シグマ変調器とに対するマットラップ（ｍａｔｌａｂ）システムシミュレーション結果を示した図である。図９と図１０は変調器の次数が２次であり、ＯＳＲが６４である場合に対してのシミュレーション結果を示す。
図９で、ｓ−１は、入力信号−０．７０７〜＋０．７０７を示し、ｓ−２は従来方式による変調器の出力信号を示し、ｓ−３は本発明の変調器でＮビット量子化器を通過したリミッタの出力信号４ｂｉｔ、−７〜＋７を示し、ｓ−４は本発明の変調器の出力信号Ｙ（ｚ）を示し、ｓ−５は本発明によるデルタ−シグマ変調器と従来のデルタ−シグマ変調器とに対してシミュレーション結果をＦＦＴした結果を示し、ｓ−６はｓ−５の結果を信号帯域幅０．５まで拡大した結果を示し、ｓ−７は本発明によるデルタ−シグマ変調器の出力を４次のデジタルシンクフィルタ（ＤｉｇｉｔａｌＳｙｎｃＦｉｌｔｅｒ）に入れて出力を１６ダウンサンプリング（ｄｏｗｎｓａｍｐｌｉｎｇ）した結果を示し、ｓ−８はデジタルシンクフィルタの結果をＦＦＴした結果を示す。

ｓ−５で、上の部分は、本発明のデルタ−シグマ変調器に対するＦＦＴ結果を示し、下の部分は従来のデルタ−シグマ変調器に対するＦＦＴ結果を示す。ｓ−６でわかるように、ｓ−５の結果を信号帯域幅０．５まで拡大した結果、信号対雑音比の特性が１５ｄＢ（２．５ビット）良くなることがわかる。

図１０で、ｓ−９は本発明のデルタ−シグマ変調器の１ビット量子化器の出力信号とＮビット量子化器の出力信号とのエラー値の差異を求めた結果を示し、ｓ−１０は本発明のデルタ−シグマ変調器のデジタルエラー補正を実行した結果Ｙ２（ｚ）を示し、ｓ−１１はｓ−９とｓ−１０とに対してＦＦＴした結果を示し、ｓ−１２はデジタルシンクフィルタの結果（図８のｓ−８の結果）波形を示す。

ｓ−１１で一番上の波形は、ｓ−９の波形をＦＦＴした結果を示し、中間の波形はｓ−１０の波形をＦＦＴした結果を示し、一番下の波形は本発明のデルタ−シグマ変調器の最終出力信号の波形を示す。一番上の波形は、雑音整形化がされていない波形であり、中間の波形は雑音整形化がされた波形である。デルタ−シグマ変調器の特性に影響を多く与える量子化雑音Ｅは、エラー補正によって除去され、残りの量子化雑音ＥＥは、微分器で高域通過フィルターリングによって除去される。
前述では、本発明の望ましい実施例を参照して説明したが、当該技術分野の熟練した当業者は前記の特許請求の範囲に記載されている本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることが理解できるだろう。

雑音整形化技術を使用して信号帯域の雑音を減少させる方法を示した図である。オーバーサンプリング技術と雑音整形化技術とを使用して信号帯域の雑音を減少させる方法を示した図である。デルタ−シグマ変調器を使用して実現した従来のＡ／Ｄコンバータのブロック図である。１ビット量子化器とＮビット量子化器とを使用し、量子化雑音をアナログ方式に訂正して実現した従来のデルタ−シグマ変調器を示した図である。１ビット量子化器とＮビット量子化器とを使用して実現した本発明の第１実施例によるデルタ−シグマ変調器を示した図である。１ビット量子化器とＮビット量子化器とを使用して実現した本発明の第２実施例によるデルタ−シグマ変調器を示した図である。図６に示されたデルタ−シグマ変調器に対して具体的な伝達関数を求めて詳細に示した図である。本発明によるデルタ−シグマ変調器と従来の量子化雑音訂正をしてないデルタ−シグマ変調器とに対してオーバーサンプリング比による信号対雑音比のシミュレーション結果を示した図である。本発明によるデルタ−シグマ変調器と従来の量子化雑音訂正をしてないデルタ−シグマ変調器とに対するマットラップ（ｍａｔｌａｂ）システムシミュレーション結果を示した図である。本発明によるデルタ−シグマ変調器と従来の量子化雑音訂正をしてないデルタ−シグマ変調器とに対するマットラブ（ｍａｔｌａｂ）システムシミュレーション結果を示した図である。

符号の説明

４１０入力積分回路シリーズ
４１１、４１３、４５１、４７０減算器
４１２、４１４積分器
４２０１ビット量子化器
４３０１ビットＤ／Ａコンバータ
４４０Ｎビット量子化器
４５０エラー補正回路
４６０遅延素子
５００利得要素
５１０リミッタ

Claims

アナログ信号を入力してデジタル出力信号を発生するデルタ−シグマ変調器において、
入力端子より入力されるアナログ入力信号から１ビットＤ／Ａコンバータによって出力される量子化されたアナログ出力信号を減算する第１減算器及び前記第１減算器の出力を積分する積分器を有する一つ以上の段を含む積分部と、
前記積分部から出力される積分信号を量子化し、第１量子化デジタル信号を出力する１ビット量子化器と、
前記第１量子化デジタル信号を量子化されたアナログ信号に変換する１ビットＤ／Ａコンバータと、
前記積分部によって出力される前記積分信号を量子化し、第２量子化デジタル信号を出力するＮビット量子化器と、
前記１ビット量子化器から前記第１量子化デジタル信号を、前記Ｎビット量子化器から前記第２量子化デジタル信号を受信し、前記第１量子化デジタル信号及び前記第２量子化デジタル信号の量子化エラーを補正したデジタルエラー信号を出力するエラー補正回路と、
前記Ｎビット量子化器の出力を制限し、前記Ｎビット量子化器と前記エラー補正回路との間のＤＣオフセットを除去するリミッタと、
前記１ビット量子化器から出力される前記第１量子化デジタル信号を遅延して出力する遅延素子と、
前記遅延された第１量子化デジタル信号から前記デジタルエラー信号を減算し、減算された結果をデジタル出力信号として出力端子から出力する第２減算器とを具備することを特徴とするデルタ−シグマ変調器。
請求項１記載のデルタ−シグマ変調器において、
前記エラー補正回路は、
前記第１量子化デジタル信号から前記第２量子化デジタル信号を減算する第３減算器と、
前記第３減算器の出力信号を微分する微分器とを備えることを特徴とするデルタ−シグマ変調器。
請求項２記載のデルタ−シグマ変調器において、
前記微分器は、前記第３減算器の前記出力信号の高域フィルターリングを実行することを特徴とするデルタ−シグマ変調器。
請求項１記載のデルタ−シグマ変調器において、
前記デルタ−シグマ変調器は、２次デルタ−シグマ変調器として、アナログ信号をデジタル信号に変換するアナログデジタル変換器として適用されることを特徴とするデルタ−シグマ変調器。
アナログ信号を量子化し、第１量子化デジタル信号を出力するための１ビット量子化器と、
前記第１量子化デジタル信号を、量子化されたアナログ信号に変換させる１ビットＤ／Ａコンバータと、
第１減算器と前記第１減算器の出力を積分するための第１積分器とを含む１つ以上の段を含み、前記第１減算器は前記アナログ入力信号から前記１ビットＤ／Ａコンバータから出力される前記量子化されたアナログ出力信号を減算し、第２積分器は積分された信号を前記１ビット量子化器から出力する入力積分回路シリーズと、
前記第１量子化デジタル信号に第１所定利得を付与する第１利得素子と、
前記入力積分回路シリーズから出力される前記積分信号を量子化し、第２量子化デジタル信号を出力するＮビット量子化器と、
前記第２量子化デジタル信号に第２所定利得を付与する第２利得素子と、
前記第２利得素子の出力信号と前記第１利得素子の出力信号とを受信してエラーを補正し、結果デジタルエラー信号を出力するエラー補正回路と、
前記第１利得素子の出力信号に第３所定利得を付与する第３利得素子と、
前記第３利得素子の出力信号を遅延するための遅延素子と、
前記遅延素子から出力される前記第１量子化デジタル信号から前記エラー補正回路によって出力される前記デジタルエラー信号を減算し、その結果をデジタル信号として出力する第２減算器と、
を備えることを特徴とするデルタ−シグマ変調器。
請求項５記載のデルタ−シグマ変調器において、
前記エラー補正回路は、
前記第１利得素子の出力信号から前記第２利得素子の出力信号を減算する第３減算器と、
前記第３減算器の出力信号を微分する微分器と、
を含むことを特徴とするデルタ−シグマ変調器。
請求項６記載のデルタ−シグマ変調器において、
前記微分器は、前記第３減算器の前記出力信号の高域フィルターリングを実行することを特徴とするデルタ−シグマ変調器。
請求項５記載のデルタ−シグマ変調器において、
前記デルタ−シグマ変調器は、前記第２利得素子と前記エラー補正回路との間に連結されたリミッタをさらに備えることを特徴とするデルタ−シグマ変調器。
請求項５記載のデルタ−シグマ変調器において、
前記デルタ−シグマ変調器は、前記第１利得素子と前記第２利得素子とが同一な値を有することを特徴とするデルタ−シグマ変調器。
請求項５記載のデルタ−シグマ変調器において、
前記デルタ−シグマ変調器は、２次デルタ−シグマ変調器であり、アナログ信号をデジタル信号に変換するＡ／Ｄコンバータとして使用されることを特徴とするデルタ−シグマ変調器。