KR101961363B1 - 피드-포워드 델타-시그마 변조기 - Google Patents

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Abstract

본 발명은 델타-시그마 변조기에 관한 것으로, 양자화 노이즈를 적분하는 제 1 적분기, 상기 제 1 적분기의 출력신호를 제 2 적분기로 전달하며, 소정의 전달함수를 가지는 아날로그 신호처리 블록, 상기 아날로그 신호처리 블록의 출력신호를 적분하는 제 2 적분기, 입력신호의 피드포워드 신호 및 상기 제 2 적분기의 출력신호를 합산하는 덧셈기, 및 상기 덧셈기의 출력신호를 양자화하는 양자화기를 포함하고, 상기 아날로그 신호처리 블록은, 상기 제 1 적분기와 상기 덧셈기 사이의 피드포워드 경로를 대신하는 것을 특징으로 함으로써, 기존 피드-포워드 구조의 장점을 그대로 유지하면서 변조기의 면적과 전력을 줄일 수 있다.

Description

피드-포워드 델타-시그마 변조기{The second-order feed-forward delta-sigma modulator}
본 발명은 델타-시그마 변조기에 관한 것으로서, 더욱 상세하게는 기존의 저왜곡 피드포워드 델타-시그마 변조기 루프 필터 내 피드포워드 패스를 제거함으로써 전력 및 면적 효율이 향상된 델타-시그마 변조기에 관한 것이다.
델타 시그마 A/D 변환기는 델타 시그마 변조기와 디지털 low-pass filter로 구성된다. 델타 시그마 변조기는 오버샘플링과 잡음변형을 통하여 신호대역의 양자화 잡음을 매우 작게 할 수 있고, 또 신호 대역폭 대비 높은 샘플링 주파수를 사용하여 anti-aliasing 필터의 설계 사양을 완화시키는 장점이 있다. 그리고 디지털 low-pass filter는 대역폭 밖의 주파수성분에 대한 잡음을 제거하고, decimation 동작을 수행하여 오버샘플링된 주파수를 Nyquist 주파수로 낮춤과 동시에 이를 통하여 높은 비트 수의 출력 값을 얻을 수 있는 동작을 수행한다. 그러므로 이러한 델타 시그마 A/D 변환기는 델타 시그마 변조기의 다양한 구조 및 회로 구현방법에 의하여 소비전력과 해상도 등 성능이 결정된다.
고해상도의 델타 시그마 A/D 변환기를 구현하기 위한 방법으로는 변조기의 적분기 개수를 늘려 잡음전달함수의 차수를 증가시킴으로써 잡음을 대역폭 밖으로 밀어내는 잡음변형 기법과 오버샘플링 비율을 증가시켜 양자화 잡음을 줄이는 방법이 있다. 그러나 이러한 방법들은 A/D 변환기 전체 전력소모 증가를 야기한다. 이에 따라 고해상도와 저전력 특성을 동시에 얻기 위한 최적화된 델타 시그마 변조기 구조를 설계하는 것이 중요해졌다.
"양자화 잡음을 감소시킬 수 있는 델타 시그마 변조기" (국내공개특허:10-2004-0062823)
본 발명이 해결하고자 하는 과제는 기존의 저왜곡 피드포워드 델타-시그마 변조기 루프 필터 내 피드포워드 패스를 제거함으로써 면적과 전력소비를 줄인 델타-시그마 변조기를 제공하는 것이다.
본 발명은 상기 과제를 해결하기 위하여, 양자화 노이즈를 적분하는 제 1 적분기; 상기 제 1 적분기의 출력신호를 제 2 적분기로 전달하며, 소정의 전달함수를 가지는 아날로그 신호처리 블록; 상기 아날로그 신호처리 블록의 출력신호를 적분하는 제 2 적분기; 입력신호의 피드포워드 신호 및 상기 제 2 적분기의 출력신호를 합산하는 덧셈기; 및 상기 덧셈기의 출력신호를 양자화하는 양자화기를 포함하고, 상기 아날로그 신호처리 블록은, 상기 제 1 적분기와 상기 덧셈기 사이의 피드포워드 경로를 대신하는 것을 특징으로 하는 델타-시그마 변조기를 제공한다.
본 발명의 다른 실시예에 의하면, 상기 제 1 적분기의 함수, 상기 아날로그 신호처리 블록의 전달함수, 및 상기 제 2 적분기의 함수는, 상기 제 1 적분기와 상기 덧셈기 사이의 피드포워드 경로가 있을 때의 루프 필터의 특성과 상기 아날로그 신호처리 블록이 존재할 때의 루프 필터의 특성이 동일하도록 구현되는 것을 특징으로 하는 델타-시그마 변조기일 수 있다.
본 발명의 다른 실시예에 의하면, 상기 아날로그 신호처리 블록은, 상기 제 1 적분기의 출력신호를 증폭하는 증폭블록; 상기 제 1 적분기의 출력신호를 지연시키기 위한 샘플링블록; 및 상기 증폭블록의 출력신호 및 상기 샘플링블록의 출력신호를 합산하는 덧셈기를 포함하는 것을 특징으로 하는 델타-시그마 변조기일 수 있다.
본 발명의 다른 실시예에 의하면, 상기 아날로그 신호처리 블록은, 스위치드 커패시터로 구현되는 것을 특징으로 하는 델타-시그마 변조기일 수 있다.
본 발명의 다른 실시예에 의하면, 상기 아날로그 신호처리 블록은, 상기 제 2 적분기의 입력에 연결되는 2 개의 커패시터를 포함하고, 하나의 커패시터는 제 1 적분기의 출력신호와 항상 연결되며, 다른 하나의 커패시터는 제 1 적분기의 출력신호와 제 1 위상시 연결되고, 제 2 위상시 리셋되며, 제 1 위상시 상기 2 개의 커패시터에 샘플링된 신호가 상기 제 2 적분기로 인가되는 것을 특징으로 하는 델타-시그마 변조기일 수 있다.
본 발명에 따르면, 전력 및 면적 효율이 향상된 2차 피드-포워드 델타-시그마 모듈레이터를 구현할 수 있다. 기존 피드-포워드 구조의 장점을 그대로 유지하면서, 하나의 스위치-캐패시터 네트워크만을 추가로 사용하여 루프-필터 내부의 피드-포워드 경로를 제거하여 적분기의 부하 캐패시턴스를 줄임으로써 변조기의 면적과 전력을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 델타-시그마 변조기의 블록도이다.
도 2는 본 발명의 실시예에 따른 델타-시그마 변조기의 z-도메인 블록도이다.
도 3 및 4는 종래 델타-시그마 변조기의 z-도메인 블록도이다.
도 5는 본 발명의 실시예에 따른 아날로그 신호처리 블록 및 제 2 적분기의 회로도 및 타이밍 다이어그램이다.
도 6은 본 발명의 실시예에 따른 멀티-비트 플래쉬 양자화기와 패시브 덧셈기의 회로도이다.
도 7 및 도 8은 본 발명의 실시예에 따른 델타-시그마 변조기의 특성을 종래 델타-시그마 변조기와 비교한 그래프이다.
본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 또는 기술적 사상의 핵심을 우선 제시한다.
본 발명의 일 실시예에 따른 델타-시그마 변조기는, 양자화 노이즈를 적분하는 제 1 적분기, 상기 제 1 적분기의 출력신호를 제 2 적분기로 전달하며, 소정의 전달함수를 가지는 아날로그 신호처리 블록, 상기 아날로그 신호처리 블록의 출력신호를 적분하는 제 2 적분기, 입력신호의 피드포워드 신호 및 상기 제 2 적분기의 출력신호를 합산하는 덧셈기, 및 상기 덧셈기의 출력신호를 양자화하는 양자화기를 포함하고, 상기 아날로그 신호처리 블록은, 상기 제 1 적분기와 상기 덧셈기 사이의 피드포워드 경로를 대신하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 실시 예를 상세히 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 또는 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 본 발명의 일 실시예에 따른 델타-시그마 변조기의 블록도이다.
본 발명의 일 실시예에 따른 델타 시그마 변조기는 제 1 적분기(110), 아날로그 신호처리 블록(120), 제 2 적분기(130), 덧셈기(140), 및 양자화기(150)로 구성된다.
제 1 적분기(110)는 양자화 노이즈를 적분한다. 아날로그 신호처리 블록(120)은 소정의 전달함수를 가지고, 제 1 적분기(110)의 출력신호를 제 2 적분기(130)로 전달하며, 제 2 적분기(130)는 상기 아날로그 신호처리 블록의 출력신호를 적분한다. 덧셈기(140)는 입력신호의 피드포워드 신호 및 제 2 적분기(130)의 출력신호를 합산하고, 양자화기(150)는 덧셈기의 출력신호를 양자화한다. 여기서, 아날로그 신호처리 블록(120)은 제 1 적분기(110)와 덧셈기(140) 사이의 피드포워드 경로를 대신함으로써 기존 피드포워드 구조의 장점을 그대로 유지하면서 변조기의 면적과 전력을 줄일 수 있다.
보다 구체적인 설명을 위해, 이하 도 2 내지 도 4의 도면을 참조하여 설명하도록 한다. 도 2는 본 발명의 실시예에 따른 델타-시그마 변조기의 z-도메인 블록도이고, 도 3 및 4는 종래 델타-시그마 변조기의 z-도메인 블록도이다.
도 3과 같은 종래의 2차 피드포워드 델타 시그마 변조기는 아날로그 덧셈기(310)로 입력되는 경로는 3 개이다. 피드포워드 구조에서 아날로그 덧셈기(Analogue Adder)의 구조설계는 중요한 문제이며, 멀티 비트 구조(topology)에서는 특히 그렇다. 추가적인 op-amp를 이용하는 경우 소비전력과 면적이 증가하고, 스위치드 커패시터를 이용하는 passive 덧셈기의 경우도 적분기의 전체 부하 커패시턴스는 양자화기의 해상도에 상당히 영상을 받는바, 작은 스케일의 유닛 커패시터를 사용하더라도 전력소모가 증가한다. 특히, 스위치드 커패시터 구조 passive 덧셈기는 입력신호들이 합산하는 동안 신호가 감쇄되어 비교기의 정확도 요구가 증가한다.
도 4는 다른 형태의 종래 델타 시그마 변조기로, 적분기(INT2)의 입력으로 추가적인 피드백 DAC(digital-to-analogue converter)를 사용함으로써 적분기(INT1)의 피드포워드 경로를 제거할 수 있다. 하지만, 멀티 비트 델타 시그마 구조에서 양자화기 해상도에 따라 적분기(INT2)에 필요한 유닛 샘플링 커패시터의 수가 증가하므로 라우팅 및 면적 오버헤드의 증가로 인해 추가 기생 커패시턴스가 발생할 수 있다.
본 발명의 실시예에 따른 델타 시그마 변조기는 도 2의 델타 시그마 변조기의 구조에서 제 1 적분기(INT1)의 출력에서 덧셈기로의 피드포워드 경로(320)를 도 4와 같이 추가 피드백 DAC(410)를 사용하지 않고 제거함으로써, 제 1 적분기(INT1)의 전체 부하 커패시턴스와 제 2 적분기(INT2) 및 덧셈기에 필요한 단위 샘플링 커패시터의 수를 줄일 수 있고, 그 결과 총 소비 전력 및 변조기의 면적 오버 헤드가 감소된다.
본 발명의 실시예에 따른 델타 시그마 변조기는 보다 구체적으로 도 2와 같이 구현할 수 있다. 두 개의 적분기(210, 230), 덧셈기(240), 양자화기(250) 및 아날로그 신호처리 블록[H(z)](220)으로 구성되고, 아날로그 신호처리 블록(220)의 전달함수는 2-z- 1 이다. 도 2의 두 적분기(210, 230)는 기존 피드포워드 구조와 마찬가지로 양자화 잡음만 처리하며, 각각의 출력신호는 아래와 같다.
Figure 112017064642363-pat00001
Figure 112017064642363-pat00002
아날로그 신호처리 블록(220)을 사용함으로써 제 2 적분기(230) 입력단에 추가적인 DAC를 사용하지 않고도 제 1 적분기(210)로부터 덧셈기(240)까지의 피드포워드 경로를 제거할 수 있다.
제 1 적분기(210)의 전달함수, 아날로그 신호처리 블록(220)의 전달함수, 및 제 2 적분기(230)의 전달함수는 제 1 적분기(210)와 덧셈기(240) 사이의 피드포워드 경로가 있을 때의 루프 필터의 특성과 아날로그 신호처리 블록(220)이 존재할 때의 루프 필터의 특성이 동일하도록 구현된다. 도 3의 종래 델타 시그마 변조기 구조를 이용하여 구현하고자 하는 특성과 동일한 특성을 본 발명의 실시예에 따른 델타 시그마 변조기 구조로 구현하기 위하여, 제 1 적분기(210)의 전달함수, 아날로그 신호처리 블록(220)의 전달함수, 및 제 2 적분기(230)의 전달함수를 도출할 수 있다. 도 2와 도 3에서 도출되는 관계식은 아래와 같이 동일하다는 것을 알 수 있다.
Figure 112017064642363-pat00003
아날로그 신호처리 블록(220)은 도 2와 같이, 제 1 적분기(210)의 출력신호를 증폭하는 증폭블록(221), 제 1 적분기(210)의 출력신호를 지연시키기 위한 샘플링블록(222), 및 증폭블록(221)의 출력신호 및 샘플링블록(222)의 출력신호를 합산하는 덧셈기(223)로 구현될 수 있다. 샘플링블록(222)은 샘플링 회로로 구현될 수 있다.
아날로그 신호처리 블록(220)은 스위치드 커패시터로 구현될 수 있다. 아날로그 신호처리 블록(220)은 제 2 적분기의 입력에 연결되는 2 개의 커패시터를 포함하고, 하나의 커패시터는 제 1 적분기의 출력신호와 항상 연결되며, 다른 하나의 커패시터는 제 1 적분기의 출력신호와 제 1 위상시 연결되고, 제 2 위상시 리셋되며, 제 1 위상시 상기 2 개의 커패시터에 샘플링된 신호가 상기 제 2 적분기로 인가되도록 구현될 수 있다.
보다 구체적으로, 아날로그 신호처리 블록(220)과 제 2 적분기(230)는 도 5와 같은 회로로 구현될 수 있다. 도 5는 아날로그 신호처리 블록과 제 2 적분기가 결합된 회로를 single-ended 형태로 구현한 회로도 및 타이밍 다이어그램으로, V1에 붙은 음의 부호는 추가적인 블록 없이 fully-differential 회로에서 쉽게 구현이 가능하다. 도 5와 같이 아날로그 신호처리 블록의 전달함수를 구현하기 위해 두 개의 샘플링 커패시터를 이용할 수 있다. 두 샘플링 캐패시터 중 하나는 φ1 과 φ2 위상 동안 -V1에 계속해서 연결되어 있고, 다른 하나는 φ2 위상 동안 -V1에 연결되었다가 φ1 위상때는 리셋된다. 제 2 적분기의 출력은 아래와 같이 나타낼 수 있다.
Figure 112017064642363-pat00004
도 5에서와 같이
Figure 112017064642363-pat00005
이기 때문에, 제 2 적분기의 출력은 다시 하기와 같이 표현할 수 있다.
Figure 112017064642363-pat00006
위 식을 z-domain으로 변환하면 아래와 같다.
Figure 112017064642363-pat00007
도 4의 종래 피드포워드 구조와 달리 도 5의 제안하는 구조에 사용된 제 2 적분기의 스위치-캐패시터 네트워크는 양자화기의 해상도와 독립적이기 때문에, 멀티-비트 구조에서 더 적은 수의 샘플링 캐패시터를 사용한다.
도 6은 본 발명의 실시예에 따른 피드포워드 변조기에 사용된 single-ended 형태의 멀티-비트 플래쉬 양자화기와 passive 덧셈기를 나타낸다. 루프 필터 내부의 피드포워드 경로가 제거되었기 때문에, 두 개의 유닛 커패시터만으로도 passive 덧셈이 가능하다. 따라서 도 3의 기존 구조에 비해 덧셈기에 사용되는 유닛 커패시터의 개수를 반으로 줄일 수 있고, passive 덧셈으로 인한 신호 감쇄 역시 반으로 줄어들기 때문에 비교기의 설계 요구사항도 완화시킬 수 있다.
구조 제 2 적분기
샘플링 커패시턴스		 Passive 덧셈기
샘플링 커패시턴스		 제 1 적분기
전체 부하 커패시턴스
도 3 CS2 4·2N-1·CSC CS2 + 2·2N-1·CSC
도 4 (1+2N-1)·CS2 2·2N-1·CSC 2N-1·CS2
본 발명 2·CS2 2·2N-1·CSC 2·CS2
표 1은 제 1 적분기의 전체 부하 캐패시턴스와 제 2 적분기 및 덧셈기의 단위 샘플링 커패시턴스를 보여준다. 여기서 N, CS2와 CSC는 각각 양자화기의 비트 수, 제 2 적분기와 덧셈기의 유닛 샘플링 커패시턴스를 나타낸다. 표 1에서와 같이, 제안하는 구조는 멀티-비트 양자화기를 사용하였을 때 기존 구조에 비해 제 2 적분기와 덧셈기에 더 적은 수의 샘플링 캐패시터를 사용한다. 또한, 제 1 적분기의 부하 캐패시턴스가 줄었기 때문에 변조기 전체의 전력소모를 줄일 수 있음을 알 수 있다.
도 7 및 도 8은 본 발명의 실시예에 따른 델타-시그마 변조기의 특성을 종래 델타-시그마 변조기와 비교한 그래프이다.
본 발명의 실시예에 따른 델타-시그마 변조기의 특성을 종래 델타-시그마 변조기[1](도 3), [4](도 4)와 비교하기 위해 오버 샘플링 비율 64, 4 비트 양자화 기 및 -3 dBFS 입력, 각 델타-시그마 변조기의 풀 스케일 입력 전압은 ± VFS이다.
이상적인 op-amp를 갖는 제 1적분기(INT1) 및 제 2 적분기(INT2)의 출력 히스토그램은 도 7과 같다. 도 4[4]의 INT1 출력 스윙은 0.5의 이득 계수로 인해 다른 구조보다 작다. 본 발명와 도 4[4]의 INT2 출력은 도 3[1]보다 더 넓은 스윙 범위를 보여준다. 그러나 여전히 양자화 노이즈만을 처리하고 출력 전압의 스윙 범위가 증가함으로써 발생하게 되는 오차는 양자화 노이즈와 같이 2차로 쉐이핑된다. 도 8은 op-amp 이득에 대한 시뮬레이션된 신호대양자화잡음(SQNR) 성능을 보여준다. 본 발명의 실시예에 따른 델타 시그마 변조기가 기존의 피드포워드 델타 시그마 변조기와 유사한 SQNR을 달성함을 알 수 있다.
본 발명의 일 실시예에 따른 무선 디바이스는 상기 델타-시그마 변조기를 포함하며, 무선 디바이스에 포함되는 델타-시그마 변조기는, 양자화 노이즈를 적분하는 제 1 적분기, 상기 제 1 적분기의 출력신호를 제 2 적분기로 전달하며, 소정의 전달함수를 가지는 아날로그 신호처리 블록, 상기 아날로그 신호처리 블록의 출력신호를 적분하는 제 2 적분기, 입력신호의 피드포워드 신호 및 상기 제 2 적분기의 출력신호를 합산하는 덧셈기, 및 상기 덧셈기의 출력신호를 양자화하는 양자화기를 포함하고, 상기 아날로그 신호처리 블록은, 상기 제 1 적분기와 상기 덧셈기 사이의 피드포워드 경로를 대신하는 것을 특징으로 한다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
110: 제 1 적분기
120: 아날로그 신호처리 블록
130: 제 2 적분기
140: 덧셈기
150: 양자화기

Claims (6)

  1. 양자화 노이즈를 적분하는 제 1 적분기;
    상기 제 1 적분기의 출력신호를 제 2 적분기로 전달하며, 소정의 전달함수를 가지는 아날로그 신호처리 블록;
    상기 아날로그 신호처리 블록의 출력신호를 적분하는 제 2 적분기;
    입력신호의 피드포워드 신호 및 상기 제 2 적분기의 출력신호를 합산하는 덧셈기; 및
    상기 덧셈기의 출력신호를 양자화하는 양자화기를 포함하고,
    상기 아날로그 신호처리 블록은,
    상기 제 1 적분기와 상기 덧셈기 사이의 피드포워드 경로를 대신하는 것을 특징으로 하는 델타-시그마 변조기.
  2. 제 1 항에 있어서,
    상기 제 1 적분기의 함수, 상기 아날로그 신호처리 블록의 전달함수, 및 상기 제 2 적분기의 함수는,
    상기 제 1 적분기와 상기 덧셈기 사이의 피드포워드 경로를 제거하기 위하여 상기 피드포워드 경로가 있다고 가정할 때의 루프 필터의 특성과 상기 피드포워드 경로를 대신하는 상기 아날로그 신호처리 블록이 존재할 때의 루프 필터의 특성이 동일하도록 구현되는 것을 특징으로 하는 델타-시그마 변조기.
  3. 제 1 항에 있어서,
    상기 아날로그 신호처리 블록은,
    상기 제 1 적분기의 출력신호를 증폭하는 증폭블록;
    상기 제 1 적분기의 출력신호를 지연시키기 위한 샘플링블록; 및
    상기 증폭블록의 출력신호 및 상기 샘플링블록의 출력신호를 합산하는 덧셈기를 포함하는 것을 특징으로 하는 델타-시그마 변조기.
  4. 제 1 항에 있어서,
    상기 아날로그 신호처리 블록은,
    스위치드 커패시터로 구현되는 것을 특징으로 하는 델타-시그마 변조기.
  5. 제 4 항에 있어서,
    상기 아날로그 신호처리 블록은,
    상기 제 2 적분기의 입력에 연결되는 2 개의 샘플링 커패시터를 포함하고,
    하나의 샘플링 커패시터는 상기 제 1 적분기의 출력신호와 항상 연결되며, 다른 하나의 샘플링 커패시터는 상기 제 1 적분기의 출력신호와 제 1 위상시 연결되고, 상기 제 1 위상과 교번하는 제 2 위상시 리셋되며,
    상기 제 1 위상시 상기 2 개의 샘플링 커패시터에 샘플링된 신호가 상기 제 2 적분기로 인가되는 것을 특징으로 하는 델타-시그마 변조기.
  6. 제 1 항 내지 제 5 항 중 어느 한 항의 델타-시그마 변조기를 포함하는 무선 디바이스.
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