KR102629080B1 - 내부 피드-포워드 경로를 제거한 광대역 고차 델타-시그마 변조기 - Google Patents

내부 피드-포워드 경로를 제거한 광대역 고차 델타-시그마 변조기 Download PDF

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Abstract

내부 피드-포워드 경로를 제거한 광대역 고차 델타-시그마 변조기가 제공된다. 본 발명의 실시예에 따른 델타-시그마 변조기는, 입력 신호와 피드백되는 출력 신호의 차 신호를 적분하는 제1 적분기, 제1 적분기의 출력 신호를 필터링하는 아날로그 필터, 아날로그 필터에서 필터링된 신호를 적분하는 제2 적분기, 제2 적분기의 출력 신호를 적분하는 제3 적분기, 입력 신호와 제3 적분기의 출력 신호를 가산하는 아날로그 가산기 및 아날로그 가산기의 출력 신호를 양자화하여 출력하는 양자화기를 포함한다. 이에 의해, 내부 피드-포워드 경로를 제거하여 멀티비트 아날로그 가산기 구현에 필요한 면적을 감소시킬 수 있고, 각 적분기 부하 커패시턴스 감소에 따른 소비 전력을 개선할 수 있다.

Description

내부 피드-포워드 경로를 제거한 광대역 고차 델타-시그마 변조기{Wideband n-order delta-sigma modulator without internal feed-forward path}
본 발명은 델타-시그마 변조기에 관한 것으로, 더욱 상세하게는 일반적인 피드-포워드 구조의 구조적인 변경을 통해 변조기 구현에 필요한 소비 전력 및 면적을 개선한 델타-시그마 변조기에 관한 것이다.
피드-포워드 델타-시그마 변조기는 입력 신호 및 각 적분기 출력으로부터의 피드-포워드 경로 추가를 통해 적분기를 구성하는 증폭기 출력에 양자화 잡음만을 포함하게 함으로써 높은 선형성을 나타내는 출력 특성을 가진 변조기 구조이다. 하지만 각각의 피드-포워드 경로에서 전달된 신호를 처리하기 위한 아날로그 가산기 구현의 복잡도와 이에 따른 소비 전력 및 면적이 증가하게 되어 이를 해결하기 위한 연구개발이 지속적으로 이루어지고 있다.
특히 광대역 입력 신호 처리를 위한 변조기의 경우 변조기 동작 속도의 한계 및 전력효율을 고려하여 낮은 오버샘플링 비율 (OSR)의 적용이 필요하다. 이에 따라 신호 대 양자화 잡음비 (SQNR)의 확보를 위해 3차 이상의 루프 필터 차수 및 루프 안정성 확보를 위한 멀티비트 내부 양자화기의 사용이 일반적이며, 아날로그 가산기 구현에 필요한 복잡도가 더욱 증가하게 된다.
기존 피드-포워드 델타-시그마 변조기와 관련된 기술의 경우 2차의 피드-포워드 델타-시그마 변조기에 적용이 가능하지만, 입력 신호 대역폭 증가에 따른 3차 이상의 고차 델타-시그마 변조기에의 적용이 어렵기 때문에 이를 개선하기 위한 기술이 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 기존 고해상도 델타-시그마 변조기로 널리 사용되었던 피드-포워드 구조의 광대역 고차 루프 필터 적용을 위하여 다수의 내부 피드-포워드 경로를 간단한 아날로그 필터로 대체함으로써, 소비 전력 및 구현 면적을 개선한 광대역 고차 델타-시그마 변조기를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 델타-시그마 변조기는, 입력 신호와 피드백되는 출력 신호의 차 신호를 적분하는 제1 적분기; 제1 적분기의 출력 신호를 필터링하는 아날로그 필터; 아날로그 필터에서 필터링된 신호를 적분하는 제2 적분기; 제2 적분기의 출력 신호를 적분하는 제3 적분기; 입력 신호와 제3 적분기의 출력 신호를 가산하는 아날로그 가산기; 아날로그 가산기의 출력 신호를 양자화하여 출력하는 양자화기;를 포함한다.
아날로그 필터는, 제1 적분기로부터 아날로그 가산기로의 제1 피드 포워드 경로를 대체하기 위한 것이다. 아날로그 필터는, 제2 적분기로부터 아날로그 가산기로의 제2 피드 포워드 경로를 대체하기 위한 것이다.
델타-시그마 변조기의 전달 함수는, 아날로그 필터를 제거하고, 제1 피드 포워드 경로와 제2 피드 포워드 경로를 추가한 델타-시그마 변조기의 전달 함수와 동일할 수 있다.
제1 적분기, 제2 적분기 및 제3 적분기의 전달함수는, Z-1/2/(1-Z-1)이고, 아날로그 필터의 전달 함수는, 3 - 3Z-1 + Z-2일 수 있다.
아날로그 필터는, 다단 아날로그 딜레이들을 이용하여, 전달 함수를 구현할 수 있다. 그리고, 다단 아날로그 딜레이들은, 플로팅 스위치드 캐패시터 구조일 수 있다.
다단 아날로그 딜레이들을 구성하는 캐패시터들의 개수는, 양자화기의 비트수와 무관하게 동일할 수 있다.
아날로그 가산기에 구비되는 캐패시터의 개수는, 아날로그 필터를 제거하고, 제1 피드 포워드 경로와 제2 피드 포워드 경로를 추가한 델타-시그마 변조기의 아날로그 가산기에 구비되는 캐패시터의 개수 보다 적을 수 있다.
한편, 본 발명의 다른 실시예에 따른, 델타-시그마 변조 방법은, 제1 적분기가, 입력 신호와 피드백되는 출력 신호의 차 신호를 적분하는 단계; 아날로그 필터가, 제1 적분기의 출력 신호를 필터링하는 단계; 제2 적분기가, 아날로그 필터에서 필터링된 신호를 적분하는 단계; 제3 적분기가, 제2 적분기의 출력 신호를 적분하는 단계; 아날로그 가산기가, 입력 신호와 제3 적분기의 출력 신호를 가산하는 단계; 양자화기가, 아날로그 가산기의 출력 신호를 양자화하여 출력하는 단계;를 포함한다.
한편, 본 발명의 다른 실시예에 따른, 델타-시그마 변조기는, 양자화 잡음 적분을 수행하는 다수의 적분기들; 적분기들 사이에서 필터링을 수행하는 아날로그 필터; 입력 신호와 적분기들의 최종 출력 신호를 가산하는 아날로그 가산기; 아날로그 가산기의 출력 신호를 양자화하여 출력하는 양자화기;를 포함한다.
한편, 본 발명의 다른 실시예에 따른, 델타-시그마 변조 방법은, 다수의 적분기들이, 양자화 잡음 적분을 수행하는 단계; 아날로그 필터가 적분기들 사이에서 필터링을 수행하는 단계; 아날로그 가산기가, 입력 신호와 적분기들의 최종 출력 신호를 가산하는 단계; 양자화기가, 아날로그 가산기의 출력 신호를 양자화하여 출력하는 단계;를 포함한다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따르면, 내부 피드-포워드 경로 제거를 통해, 멀티비트 아날로그 가산기 구현에 필요한 면적을 감소시킬 수 있고, 각 적분기 부하 커패시턴스 감소에 따른 소비 전력을 개선할 수 있다.
도 1. 3차 피드-포워드 델타-시그마 변조기 블록 다이어그램
도 2. N-비트 아날로그 수동 가산기 회로 예시
도 3. 본 발명의 일 실시예에 따른 3차 피드-포워드 델타-시그마 변조기 블록 다이어그램
도 4. 아날로그 필터 H(z) 및 제2적분기 회로도와 동작 타이밍 다이어그램
도 5. 제안하는 구조에 사용 가능한 N-비트 아날로그 수동 가산기 회로 예시
도 6. 수동 아날로그 가산기 단위 캐패시터의 개수 비교
도 7. 256-point FFT 시뮬레이션 수행 결과
도 8. 칩 레이아웃
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 1은 3차 피드-포워드 델타-시그마 변조기의 블록 다이어그램을 나타내고 있다. 해당 변조기 구조는 입력 VIN과 제1 적분기와 제2 적분기의 출력 V1와 V2로부터의 피드-포워드 경로 (경로1/경로2/경로3) 추가를 통해 각 적분기 출력에 양자화 잡음 성분만이 존재하므로 적분기를 구성하는 증폭기의 비선형성과 입력 신호 성분의 상관관계를 최소화함으로써 전체 변조기 출력의 선형성을 개선할 수 있는 장점이 있다.
하지만 경로1과 경로2 및 경로3을 포함한 피드-포워드 경로의 추가 및 각각의 경로 이득에 따라 내부 양자화기 앞에 위치한 아날로그 가산기를 구성하는 단위 커패시터의 개수가 증가하게 되어 구현 면적 및 각 적분기 출력의 부하 커패시턴스가 증가하는 단점이 있다.
이는 3차 이상의 고차 델타-시그마 변조기에서 더욱 큰 문제가 될 수 있는데, 2차 이하의 델타-시그마 변조기와 달리 위상 변화가 180도를 넘게 되는 3차 이상의 변조기 구조에서 발생할 수 있는 루프 안정성을 확보하기 위해 일반적으로 멀티비트의 내부 양자화기 및 이를 처리하기 위한 아날로그 가산기가 필요하기 때문이다.
도 2는 도 1의 블록 다이어그램 계수를 반영한 일반적인 N-비트 아날로그 수동 가산기 단일 종단 형태의 회로도를 나타내고 있다. 3차 변조기의 피드-포워드 경로 이득 및 루프 안정화를 위한 멀티비트 양자화기 적용에 따라 수동 아날로그 가산기를 구성하는 단위 캐패시터의 개수가 내부 양자화기 해상도에 비례하여 증가함에 따라 변조기 전체 면적이 증가할 뿐만 아니라, 각 적분기를 구성하는 증폭기의 부하 커패시턴스가 증가함에 따라 소비 전력이 증가하게 된다.
도 3은 본 발명의 일 실시예에 따른 3차 피드-포워드 델타-시그마 변조기의 블록 다이어그램이다. 본 발명의 실시예에 따른 3차 피드-포워드 델타-시그마 변조기는, 도시된 바와 같이, 연산기(110), 제1 적분기(120), 아날로그 필터(130), 제2 적분기(140), 제3 적분기(150), 아날로그 가산기(160) 및 내부 양자화기(170)를 포함하여 구성된다.
제1 적분기(120)와 제2 적분기(140)의 출력에 연결된 피드-포워드 경로들인 경로2와 경로3을 제거하고, 내부에 아날로그 필터(130)를 추가함으로써, 경로2 및 경로3 제거 전의 도 1의 델타-시그마 변조기와 동일하며 전체 입출력 특성은 수식 (1)과 같다.
(1)
즉, 도 3에 도시된 델타-시그마 변조기의 전달 함수는 아날로그 필터(130)를 제거하고 경로2와 경로3을 추가한 도 1에 도시된 델타-시그마 변조기의 전달 함수와 동일하다고 할 수 있다.
연산기(110)는 입력 신호 VIN과 출력단에서 피드백되는 내부 양자화기(170)의 출력 신호 Do를 입력 받아 차 신호를 출력한다. 제1 적분기(120)는 연산기(110)에서 출력되는 입력 신호와 피드백되는 출력 신호의 차 신호를 적분한다.
아날로그 필터(130)는 제1 적분기(120)의 출력 신호 V3을 필터링한다. 아날로그 필터(130)는 도 1의 경로2[제1 적분기(120)로부터 아날로그 가산기(160)로의 피드 포워드 경로]와 경로3[제2 적분기(140)로부터 아날로그 가산기(160)로의 피드 포워드 경로]를 대체하기 위한 구성이다.
이에 따라 아날로그 필터(130)의 전달함수는, 본 발명의 실시예에 따른 경로2와 경로3이 제거된 델타-시그마 변조기의 입출력 전달함수를 도 1에 도시된 델타-시그마 변조기의 입출력 전달함수와 동일하게 하여 주는 전달함수로 결정된다.
본 발명의 실시예에서, 제1 적분기(120), 제2 적분기(140) 및 제3 적분기(150)의 전달함수는 Z-1/2/(1-Z-1)이고, 아날로그 필터의 전달 함수 H(z)는 3 - 3Z-1 + Z-2이다.
제2 적분기(140)는 아날로그 필터(130)에서 필터링된 신호를 적분하고, 제3 적분기(150)는 제2 적분기(140)의 출력 신호 V2를 적분한다.
아날로그 가산기(160)는 피드-포워드 되는 입력 신호 VIN과 제3 적분기(150)의 출력 신호 V3을 가산한다. 내부 양자화기(170)는 아날로그 가산기(160)의 출력 신호를 양자화하여 출력한다.
아날로그 필터(130)는 제2 적분기(140)과 함께 통합하여 구현할 수 있으며, 이 때 아날로그 필터(130)는 플로팅 스위치드 캐패시터 구조의 다단 아날로그 딜레이를 활용하여 구현할 수 있다. 아날로그 필터(130)를 포함한 제2 적분기(140)의 완전 차동 형태의 회로도 및 동작 타이밍 다이어그램은 도 4와 같다.
아날로그 필터(130)의 전달 함수 H(z)를 구현하기 위해 총 10개의 단위 캐패시터와 스위치로 구성되며, 이때 사용되는 총 단위 캐패시터의 개수는 내부 양자화기(170)의 비트 수와 무관하게 항상 동일하다. 이로 인해 고차 변조기 구조의 루프 안정성 확보를 위해 높은 비트 수의 내부 양자화기(170)를 사용하더라도 아날로그 가산기를 구성하는 단위 캐패시터 개수의 증가를 최소화할 수 있다.
해당하는 아날로그 도메인에서의 딜레이를 구현하기 위해 추가적인 클록 회로를 통한 클록 Φ1A/Φ2A/Φ1B/Φ2B의 생성이 필요하며, 각 클록에 맞추어 캐패시터는 플로팅 상태와 연결 상태를 반복하며 해당 전달 함수의 지연 동작을 수행하게 된다. 캐패시터의 플로팅 상태에 따라 누설 전류에 따른 전하량 변화가 있을 수 있지만, 오버샘플링을 사용하는 델타-시그마 변조기 특성에 따라 전하 누설에 따른 전달 함수 및 성능의 변화에 매우 둔감하다.
본 발명의 실시예에 따른 3차 델타-시그마 변조기에 사용되는 아날로그 가산기(160)의 회로도는 도 5와 같다. 도 2와 비교해 보면, 본 발명의 실시예에 따른 델타-시그마 변조기의 아날로그 가산기(160)에 구비되는 캐패시터의 개수는 기존의 델타-시그마 변조기의 아날로그 가산기에 구비되는 캐패시터의 개수 보다 적은 것을 확인할 수 있다. 경로2와 경로3이 제거됨에 따라 캐패시터 3CA,3CB가 생략되었기 때문이다.
기존 3차 델타-시그마 변조기와 내부 양자화기의 비트수에 따른 단위 캐패시터의 개수를 도 6에 비교하였다. 도 6에 제시된 비교표에 따르면, 4비트 해상도를 가지는 내부 양자화기에 적용할 경우, 필요한 단위 캐패시터의 개수를 1/3로 줄일 수 있음을 알 수 있다.
본 발명의 실시예에 따른 3차 피드-포워드 델타-시그마 변조기에 대해 4비트 내부 양자화기를 적용하여 FFT 시뮬레이션을 수행한 결과를 도 7에 제시하였으며, 칩 제작을 위한 레이아웃을 도 8에 제시하였다.
지금까지, 내부 피드-포워드 경로를 제거한 광대역 고차 델타-시그마 변조기에 대해 바람직한 실시예를 들어 상세히 설명하였다.
위 실시예에서는, 내부 피드-포워드 경로 제거를 통해 멀티비트 아날로그 가산기 구현에 필요한 단위 커패시터의 개수 및 복잡도를 감소시켜 변조기 구현에 필요한 면적을 줄였고, 내부 피드-포워드 경로 제거를 통해 각 적분기 출력의 부하 커패시턴스를 최소화함으로써 변조기 전력효율을 개선하였으며, 3차 이상의 고차 델타-시그마 변조기에 적용 가능함에 따라 처리 가능한 입력 신호 대역폭을 개선하였다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
110 : 연산기
120 : 제1 적분기
130 : 아날로그 필터
140 : 제2 적분기
150 : 제3 적분기
160 : 아날로그 가산기
170 : 내부 양자화기

Claims (12)

  1. 입력 신호와 피드백되는 양자화기의 출력 신호의 차 신호를 적분하는 제1 적분기;
    제1 적분기의 출력 신호를 필터링하는 아날로그 필터;
    아날로그 필터에서 필터링된 신호를 적분하는 제2 적분기;
    제2 적분기의 출력 신호를 적분하는 제3 적분기;
    입력 신호와 제3 적분기의 출력 신호를 가산하는 아날로그 가산기;
    아날로그 가산기의 출력 신호를 양자화하여 출력하는 양자화기;를 포함하고,
    제1 적분기, 제2 적분기 및 제3 적분기의 전달함수는,
    Z-1/2/(1-Z-1)이고,
    아날로그 필터의 전달 함수는,
    3 - 3Z-1 + Z-2인 것을 특징으로 하는 델타-시그마 변조기.
  2. 청구항 1에 있어서,
    아날로그 필터는,
    제1 적분기로부터 아날로그 가산기로의 제1 피드 포워드 경로를 대체하기 위한 것을 특징으로 하는 델타-시그마 변조기.
  3. 청구항 2에 있어서,
    아날로그 필터는,
    제2 적분기로부터 아날로그 가산기로의 제2 피드 포워드 경로를 대체하기 위한 것을 특징으로 하는 델타-시그마 변조기.
  4. 청구항 3에 있어서,
    델타-시그마 변조기의 전달 함수는,
    아날로그 필터를 제거하고, 제1 피드 포워드 경로와 제2 피드 포워드 경로를 추가한 델타-시그마 변조기의 전달 함수와 동일한 것을 특징으로 하는 델타-시그마 변조기.
  5. 삭제
  6. 청구항 1에 있어서,
    아날로그 필터는,
    다단 아날로그 딜레이들을 이용하여, 전달 함수를 구현한 것을 특징으로 하는 델타-시그마 변조기.
  7. 청구항 6에 있어서,
    다단 아날로그 딜레이들은,
    플로팅 스위치드 캐패시터 구조인 것을 특징으로 하는 델타-시그마 변조기.
  8. 청구항 7에 있어서,
    다단 아날로그 딜레이들을 구성하는 캐패시터들의 개수는,
    양자화기의 비트수와 무관하게 동일한 것을 특징으로 하는 델타-시그마 변조기.
  9. 청구항 3에 있어서,
    아날로그 가산기에 구비되는 캐패시터의 개수는,
    아날로그 필터를 제거하고, 제1 피드 포워드 경로와 제2 피드 포워드 경로를 추가한 델타-시그마 변조기의 아날로그 가산기에 구비되는 캐패시터의 개수 보다 적은 것을 특징으로 하는 델타-시그마 변조기.
  10. 제1 적분기가, 입력 신호와 피드백되는 양자화기의 출력 신호의 차 신호를 적분하는 단계;
    아날로그 필터가, 제1 적분기의 출력 신호를 필터링하는 단계;
    제2 적분기가, 아날로그 필터에서 필터링된 신호를 적분하는 단계;
    제3 적분기가, 제2 적분기의 출력 신호를 적분하는 단계;
    아날로그 가산기가, 입력 신호와 제3 적분기의 출력 신호를 가산하는 단계;
    양자화기가, 아날로그 가산기의 출력 신호를 양자화하여 출력하는 단계;를 포함하고,
    제1 적분기, 제2 적분기 및 제3 적분기의 전달함수는,
    Z-1/2/(1-Z-1)이고,
    아날로그 필터의 전달 함수는,
    3 - 3Z-1 + Z-2인 것을 특징으로 하는 델타-시그마 변조 방법.
  11. 양자화 잡음 적분을 수행하는 다수의 적분기들;
    적분기들 중 첫 번째 적분기와 두 번째 적분기 사이에서 필터링을 수행하는 아날로그 필터;
    입력 신호와 적분기들 중 마지막 적분기의 출력 신호를 가산하는 아날로그 가산기;
    아날로그 가산기의 출력 신호를 양자화하여 출력하는 양자화기;를 포함하고,
    적분기들의 전달함수는,
    Z-1/2/(1-Z-1)이고,
    아날로그 필터의 전달 함수는,
    3 - 3Z-1 + Z-2인 것을 특징으로 하는 델타-시그마 변조기.
  12. 다수의 적분기들이, 양자화 잡음 적분을 수행하는 단계;
    아날로그 필터가 적분기들 중 첫 번째 적분기와 두 번째 적분기 사이에서 필터링을 수행하는 단계;
    아날로그 가산기가, 입력 신호와 적분기들 중 마지막 적분기의 출력 신호를 가산하는 단계;
    양자화기가, 아날로그 가산기의 출력 신호를 양자화하여 출력하는 단계;를 포함하고,
    적분기들의 전달함수는,
    Z-1/2/(1-Z-1)이고,
    아날로그 필터의 전달 함수는,
    3 - 3Z-1 + Z-2인 것을 특징으로 하는 델타-시그마 변조 방법.
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