CN106788443B - 一种改进型的MASH结构Sigma-Delta调制器 - Google Patents

一种改进型的MASH结构Sigma-Delta调制器 Download PDF

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Abstract

本发明涉及一种改进型的MASH结构Sigma‑Delta调制器，包括一第一调制器单元模块和由一级以上依次级联的调制器级联单元模块组成的级联模块组；所述第一调制器单元模块与级联模块组相级联；所述第一调制器单元模块由第一调制器和第一加法器组成；所述第一调制器的输出端与级联模块组的输入端连接，所述第一加法器的输入端与所述第一调制器的输出端和级联模块组的输出端电连，所述第一调制器单元模块的输入端为第一调制器的输入端，所述第一调制器单元模块的输出端为第一加法器的输出端。本发明的有益效果在于：结构简单，并且操作更加方便，本发明提供的Sigma‑Delta调制器输出的序列长度与输入值和初始条件无关。

Description

一种改进型的MASH结构Sigma-Delta调制器
技术领域
本发明涉及小数分频频率技术领域，尤其涉及一种改进型的MASH结构 Sigma-Delta调制器。
背景技术
Sigma-Delta 调制技术自二十世纪六十年代诞生以来，经过若干年的发展，现已成为超大规模集成电路系统中实现高性能模数转换接口电路的主流技术之一。基于Sigma-Delta调制技术的Sigma-Delta数据转换器，结合应用过采样技术和噪声整形技术，能够把量化噪声推到高频端，从而显著地提高数据转换器的信噪比。简而言之，Sigma-Delta调制器用以将一连续时间，连续幅度的输入信号转换成为一离散时间，离散幅度的输出序列。
随着无线通信技术的迅速发展，人们对于频率合成器的性能要求也在不断提高。其中，基于Sigma-Delta调制器的小数N频率合成器因其能同时实现较高的频率分辨率和环路带宽，而得到广泛研究和应用。调制器在控制合成器分频比的同时，能够对量化噪声进行整形以实现高效抑制。在多种Sigma-Delta调制器中，MASH具有简单和稳定的优点，因而被广泛应用到小数N频率综合器中。由于Sigma-Delta调制器实质是为一个有限状态机（FSM），在输入为常量时其输出将为周期序列，进而造成量化噪声序列也将周期性地呈现。一般认为，序列长度或量化噪声的周期依赖于调制器的输入、初始条件和结构。研究发现较短的序列长度将在输出噪声功率密度谱中产生明显的杂散分量，这将直接降低了小数N频率合成器输出频谱的纯度。
针对Sigma-Delta调制器输出序列长度较短的问题，目前存在两类解决方案：扰动性方法和确定性方法。扰动性方法主要通过叠加随机抖动以破坏序列的周期性，但这种方法抬高了输出信号的噪底。相比之下，确定性方法主要通过结构改造延长输出序列长度而不会有增大噪声问题。确定性方法结构改造的一种方案是采用PM-MASH结构，PM-MASH结构如图3所示，它将一阶1-bit误差反馈型调制器（EFM1）的量化器模数设置为质数（Mp）。其产生的序列长度独立于输入值和初始条件，仅取决于第一级PM-EFM1的量化间隔。但PM-MASH需要通过增大量化间隔来增大序列长度，这无疑将增加硬件开销。另一种方案是采用SP-MASH结构，如图4所示，它的级联方式与传统MASH类似，但在级联单元之间增加了额外的前馈连接。这种方法在相同硬件成本下能够获得比传统结构更大的序列长度。但是该结构对于有些输入值，输出序列不够长，导致输出频谱存在杂散。2007年，K. Hosseini 和 M. P.Kennedy等人在IEEE Transactions on Circuits and Systems I: Regular Papers中发表的“Maximum sequence length MASH digital delta-sigma modulators”中提出了HK-MASH 结构，如图5所示，图中的HK-EFM1结构如图6所示，与传统EFM1相比，HK-EFM1在输出端引入一个反馈单元az-1到输入端，选择合适的a使（
Figure 100002_DEST_PATH_IMAGE002
-a）等于比
Figure 506909DEST_PATH_IMAGE002
小的最大质数，n0是调制器的数据位宽。HK-MASH结构的输出序列与输入值和初始条件无关，其序列长度为（
Figure 483436DEST_PATH_IMAGE002
-a）L，其中L为HK-MASH中HK-EFM1的个数，输入值X为范围在[1 ，M-a-1]的常数。
发明内容
为了解决PM-MASH结构和SP-MASH结构序列长度有限导致输出频谱存在杂散的问题，本发明提供了一种改进型的MASH结构 Sigma-Delta调制器，结构简单，输出的序列与输入值和初始条件无关。
本发明解决技术问题所采用的方案是：一种改进型的MASH结构 Sigma-Delta调制器，所述调制器包括一第一调制器单元模块和由一级以上依次级联的调制器级联单元模块组成的级联模块组；所述第一调制器单元模块与级联模块组相级联；所述第一调制器单元模块由第一调制器和第一加法器组成；所述第一调制器的输出端与级联模块组的输入端连接，所述第一加法器的输入端与所述第一调制器的输出端和级联模块组的输出端电连，所述第一调制器单元模块的输入端为第一调制器的输入端，所述第一调制器单元模块的输出端为第一加法器的输出端。
进一步的，所述级联模块组由第一级调制器级联单元模块至第N级调制器级联单元模块组成，所述调制器的总级数为L=N+1，其中L为大于或等于2的正整数；第一级调制器级联单元模块至第N级调制器级联单元模块均由第二调制器、第二加法器、第三加法器和第一锁存器组成，并且第一级调制器级联单元模块中第二调制器的输入端作为级联模块组的输入端，第一级调制器级联单元模块中第二加法器的输出端作为级联模块组的输出端。
进一步的，在所述级联模块组中，后一级的调制器级联单元模块的第二调制器的第一输入端和第二输入端分别与前一级的调制器级联单元模块的第二调制器的信号输出端与量化误差输出端电连；前一级的调制器级联单元模块中的第三加法器输入端与前一级调制器级联单元模块中的第二调制器的信号输出端和后一级的调制器级联单元模块的第二加法器的输出端电连；在所述级联模块组中，每级调制器级联单元模块中的第二加法器的输入端与其第三加法器的输出端和第一锁存器的输出端电连，并且每级调制器级联单元模块中的第一锁存器的输入端与其第三加法器的输出端电连；所述第N级的调制器级联单元模块的第三加法器的一个输入端接地，另一个输入端接其第二调制器的信号输出端。
进一步的，前一级调制器级联单元模块中的第三加法器用于将前一级调制器级联单元模块中的第二调制器的信号输出端输出的值和后一级的调制器级联单元模块的第二加法器的输出端输出的值相加，每级调制器级联单元模块中的第二加法器用于将该级调制器级联单元模块中第三加法器的输出端输出的值与该级调制器级联单元模块中第一锁存器的输出端输出的值相减。
进一步的，所述第一调制器和第二调制器均包括第一输入端、第二输入端、信号输出端和量化误差输出端；所述第一级调制器级联单元模块中第二调制器的第一输入端和第二输入端作为级联模块组的输入端，所述第一调制器的信号输出端和量化误差输出端分别与所述第一级调制器级联单元模块中第二调制器的第一输入端和第二输入端电连；所述第一调制器的信号输出端与第一加法器的输入端电连；所述第一调制器的第一输入端和第二输入端作为所述第一调制器单元模块的输入端。
进一步的，所述第一调制器和第二调制器均为SH-EFM1结构，所述SH-EFM1结构由第四加法器、第五加法器、量化器、乘法器和第二锁存器组成，其中第四加法器包括第一输入端、第二输入端和第三输入端，所述第四加法器的第一输入端和第二输入端作为所述第一调制器或第二调制器的第一输入端和第二输入端，所述第四加法器的第三输入端与第二锁存器的输出端电连，所述第五加法器的输入端与第四加法器的输出端和乘法器的输出端电连，所述第五加法器的输出端与第二锁存器的输入端电连；所述第四加法器的输出端与量化器的输入端连接，所述量化器的输出端与乘法器的输入端连接，所述第五加法器的输出端作为所述第一调制器或第二调制器的量化误差输出端；所述量化器的输出端作为所述第一调制器和第二调制器的信号输出端；所述第五加法器用于将第四加法器输出的值与乘法器输出的值相减；所述第四加法器用于将第四加法器的第一、第二和第三输入的值相加。
进一步的，所述量化器的量化间隔为Mp,其中Mp为质数。
进一步的，所述的量化间隔Mp是比
Figure 325490DEST_PATH_IMAGE002
小的最大质数，n0是所述的第一调制器和第二调制器的数据位宽，并且所述第一调制器和第二调制器的数据位宽相同。
进一步的，所述第一调制器的第一输入端输入的值为X，所述第一调制器的第二输入端接地，X的范围为[1 ，Mp-1]的常数。
与现有技术相比，本发明有以下有益效果：实现在相同数据位宽情况下，本发明的输出序列长度与HK-MASH一样，但调制器结构比HK-MASH更简单，而且其输出序列长度也独立于输入值和初始条件，并且具有相当的噪声整形能力，输出噪声频谱不存在明显杂散。
附图说明
下面结合附图对本发明专利进一步说明。
图1为本发明实施例提供的改进型的MASH 1-1-1 结构 Sigma-Delta调制器的结构框图；
图2为本发明实施例提供的改进型的MASH 1-1-1 结构 Sigma-Delta调制器的SH-EFM1结构的结构框图；
图2中：
1-第四加法器；2-第五加法器；3-第二锁存器；4-量化器；5-乘法器。
图3 是PM-MASH 1-1-1结构Sigma-Delta调制器结构框图。其中PM-EFM1表示量化间隔为质数Mp的EFM1，ei[n]和yi[n]分别表示PM-EFM1的量化误差输出端和信号输出端信号，其中i=1,2,3。X为PM-MASH 1-1-1结构的输入端，y[n]为PM-MASH 1-1-1结构的输出端。
图4 是SP-MASH 1-1-1 结构Sigma-Delta调制器结构框图。其中SP-EFM1为SP-MASH 1-1-1结构的基本组成单元。ei[n]和yi[n]分别表示SP-EFM1的量化误差输出端和信号输出端，其中i=1,2,3。X为SP-MASH 1-1-1结构的输入端，y[n]为SP-MASH 1-1-1结构的输出端。
图5是 HK-MASH 1-1-1结构Sigma-Delta调制器结构框图。其中HK-EFM1为HK-MASH1-1-1结构的基本组成单元。ei[n]和yi[n]分别表示HK-EFM1的量化误差输出端和信号输出端，其中i=1,2,3。X为HK-MASH 1-1-1结构的输入端，y[n]为HK-MASH 1-1-1结构的输出端。
图6是HK-EFM1调制器的结构框图。它在输出端引入一个反馈单元az-1到输入端，ei-1[n]连接到第i-1级HK-EFM1的量化误差输出端，ei[n]和yi[n]分别表示HK-EFM1的量化误差输出端和信号输出端。
图7是输入9-bit PM-MASH 1-1-1结构、19-bit PM-MASH 1-1-1和9-bit本发明提供的MASH 1-1-1结构对噪声的整形效果对比，其中对应的输入分别为256、262144和256。
图8是输入X为256时，数据位宽同为9-bit的SP-MASH 1-1-1结构和本发明提供的MASH 1-1-1结构对噪声的整形效果对比。
图9是输入X为256时，数据位宽同为9-bit的HK-MASH 1-1-1结构和本发明提供的MASH 1-1-1对噪声的整形效果对比。
图7-9中，SH-MASH 1-1-1表示本发明提供的MASH 1-1-1结构。
具体实施方式
下面结合附图和具体实施方式对本发明进一步说明。
如图1所示，本实施例的一种改进型的MASH结构 Sigma-Delta调制器，包括一第一调制器单元模块和由一级以上依次级联的调制器级联单元模块组成的级联模块组；所述第一调制器单元模块与级联模块组相级联；所述第一调制器单元模块由第一调制器和第一加法器组成；所述第一调制器的输出端与级联模块组的输入端连接，所述第一加法器的输入端与所述第一调制器的输出端和级联模块组的输出端电连，所述第一调制器单元模块的输入端为第一调制器的输入端，所述第一调制器单元模块的输出端为第一加法器的输出端。
从上述可知，本发明的有益效果在于：在不明显增加数据位宽的情况下，其输出序列长度独立于输入值和初始条件，并且具有良好的噪声整形能力，输出噪声频谱不存在明显杂散。
在本实施例中，所述级联模块组由第一级调制器级联单元模块至第N级调制器级联单元模块组成，调制器总的级数L=N+1，其中L为大于或等于2的正整数；第一级调制器级联单元模块至第N级调制器级联单元模块均由第二调制器、第二加法器、第三加法器和第一锁存器组成，并且第一级调制器级联单元模块中第二调制器的输入端作为级联模块组的输入端，第一级调制器级联单元模块中第二加法器的输出端作为级联模块组的输出端。如图1所示，其中N等于2,L等于3，即所述级联模块组包括第一级调制器级联单元模块和第二级调制器级联单元模块，所述级联模块组与第一调制器单元模块构成三级调制。如图1所示，本发明提供的一种改进型的MASH结构 Sigma-Delta调制器，由第一调制器单元模块s1、第一级调制器级联单元模块s2和第二级调制器级联单元模块s3组成，其中所述的第一调制器单元模块s1，包括第一调制器100与第一加法器101，所述第一调制器单元模块s1中的第一调制器100有第一输入端x11、第二输入端x12、信号输出端y1以及量化误差输出端e1。所述第一调制器单元模块s1的第一调制器100的信号输出端y1和量化误差输出端e1分别连接到第一级调制器级联单元模块s2的第二调制器200的第一输入端x21和第二输入端x22；
所述第一级调制器级联单元模块s2，包括第二调制器200、第二加法器201、第三加法器202和第一锁存器203。所述第一级调制器级联单元模块s2中的第二调制器200有第一输入端x21、第二输入端x22、信号输出端y2和量化误差输出端e2。
所述第二级调制器级联单元模块s3，包括第二调制器300、第二加法器301、第三加法器302、第一锁存器303。所述的第二级调制器级联单元模块s3中的第二调制器300有第一输入端x31、第二输入端x32、信号输出端y3和量化误差输出端e3。
其中，第一加法器101对所述第一调制器100的信号输出端y1的输出信号和所述第一级调制器级联单元模块s2中第二加法器201的输出信号进行相加并输出控制信号y[n]，所述第一调制器100的第一输入端x11接输入常数X，其第二输入端x12接地电位。
所述第一级调制器级联单元模块s2中的第二加法器201用于对其第三加法器202的输出信号和其第一锁存器203的输出信号作减法运算，并输出到所述第一加法器101；
所述第一级调制器级联单元模块s2中的第三加法器202用于对其第二调制器200的信号输出端y2的输出信号与第二级调制器级联单元模块s3中的第二加法器301的输出信号相加，并输出到第一级调制器级联单元模块s2中的第二加法器201的输入端和第一级调制器级联单元模块s2中的第一锁存器203的输入端；
所述的第二级调制器级联单元模块s3中的第二调制器300、第二加法器301、第三加法器302、第一锁存器303的连接关系与所述的第一级调制器级联单元模块s2的第二调制器200、第二加法器201、第三加法器202、第一锁存器203的连接关系类似，不同之处在于第二级调制器级联单元模块s3的第三加法器302的一个输入端接地电位。
当N等于2时的Sigma-Delta调制器的具体控制方法如下：
将直流信号提供给第一调制器100的第一输入端x11，将第一调制器的第二输入端x12接地电位；将第一调制器100的信号输出端y1的输出信号和量化误差输出端e1的输出信号分别输入至第一级调制器级联单元模块s2中的第二调制器200的第一输入端x21和第二输入端x22；
将第一级调制器级联单元模块s2中的第二调制器200的信号输出端y2的输出信号和量化误差输出端e2的输出信号分别输入到第二级调制器级联单元模块s3中的第二调制器300的第一输入端x31和第二输入端x32；
第二级调制器级联单元模块s3中的第三加法器302将第二调制器300的信号输出端y3的输出信号与零信号相加，并输出到第二级调制器级联单元模块s3中的第二加法器301和第一锁存器303；
第二级调制器级联单元模块s3中第二加法器301将第二级调制器级联单元模块s3中第三加法器302的输出信号和第一锁存器303的输出信号作减法运算，并输出到第一级调制器级联单元模块s2中第三加法器202；
第一级调制器级联单元模块s2中第三加法器202将第二级调制器级联单元模块s3中的第二加法器301的输出信号与第一级调制器级联单元模块s2中第二调制器200的信号输出端y2的输出信号相加，并输出到第一级调制器级联单元模块s2中第二加法器201和第一锁存器203的输入端；
第一级调制器级联单元模块s2中的第二加法器201将其第三加法器202输出信号和其第一锁存器203的输出信号作减法运算，并输出到所述第一加法器101；
所述第一加法器101将第一级调制器级联单元模块s2中第二加法器201的输出信号与第一调制器100的信号输出端y1的输出信号相加，并输出控制信号y[n]。
在本实施例中，在所述级联模块组中，后一级的调制器级联单元模块的第二调制器的第一输入端和第二输入端分别与前一级的调制器级联单元模块的第二调制器的信号输出端与量化误差输出端电连；前一级的调制器级联单元模块中的第三加法器输入端与前一级调制器级联单元模块中的第二调制器的信号输出端和后一级的调制器级联单元模块的第二加法器的输出端电连；在所述级联模块组中，每级调制器级联单元模块中的第二加法器的输入端与其第三加法器的输出端和第一锁存器的输出端电连，并且每级调制器级联单元模块中的第一锁存器的输入端与其第三加法器的输出端电连。所述第N级的调制器级联单元模块的第三加法器的一个输入端接地。如当N等于2时，第二级调制器级联单元模块s3的第三加法器302的一个输入端接地电位。
在本实施例中，前一级调制器级联单元模块中的第三加法器用于将前一级调制器级联单元模块中的第二调制器的信号输出端输出的值和后一级的调制器级联单元模块的第二加法器的输出端输出的值相加，每级调制器级联单元模块中的第二加法器用于将该级调制器级联单元模块中第三加法器的输出端输出的值与该级调制器级联单元模块中第一锁存器的输出端输出的值相减。
在本实施例中，所述第一调制器和第二调制器均包括第一输入端、第二输入端、信号输出端和量化误差输出端；所述第一级调制器级联单元模块中第二调制器的第一输入端和第二输入端作为级联模块组的输入端，所述第一调制器的信号输出端和量化误差输出端分别与所述第一级调制器级联单元模块中第二调制器的第一输入端和第二输入端电连；所述第一调制器的信号输出端与第一加法器的输入端电连；所述第一调制器的第一输入端和第二输入端作为所述第一调制器单元模块的输入端。
在本实施例中，所述第一调制器和第二调制器均为SH-EFM1结构，所述SH-EFM1结构由第四加法器1、第五加法器2、量化器4、乘法器5和第二锁存器3组成，其中第四加法器1包括第一输入端、第二输入端和第三输入端，所述第四加法器1的第一输入端和第二输入端作为所述第一调制器和第二调制器的第一输入端和第二输入端，所述第四加法器1的第三输入端与第二锁存器3的输出端电连，所述第五加法器2的输入端与第四加法器1的输出端和乘法器5的输出端电连，所述第五加法器2的输出端与第二锁存器3的输入端电连；所述第四加法器1的输出端与量化器4的输入端连接，所述量化器4的输出端与乘法器5的输入端连接，所述第五加法器2的输出端作为所述第一调制器或第二调制器的量化误差输出端；所述量化器4的输出端作为所述第一调制器或第二调制器的信号输出端；所述第五加法器2用于将第一加法器输出的值与乘法器5输出的值相减；所述第四加法器1用于将第四加法器1的第一、第二和第三输入的值相加。如图2所示，所述的SH-EFM1结构具有第一输入端xi1、第二输入端xi2、信号输出端yi和量化误差输出端ei。其中，所述的量化器4的量化间隔为一个质数Mp。所述的第四加法器1用于对第一输入端xi1的输入信号、第二输入端xi2的输入信号以及第二锁存器3的输出信号相加，并输出到量化器4和第五加法器2的输入端。所述的量化器4用于对所述的第四加法器1的输出信号进行量化，并输出到信号输出端yi，所述乘法器5用于对信号输出端yi的信号乘以质数Mp运算，并输出到所述第五加法器2。所述第五加法器2用于对第四加法器1的输出信号和所述乘法器5的输出信号作减法运算，并输出到第二锁存器3的输入端，所述第二锁存器3用于对所述第五加法器2的输出信号进行锁存延时并输出到所述第四加法器1。
在本实施例中，所述量化器4的量化间隔为Mp,其中Mp为质数。
在本实施例中，所述的量化间隔Mp是比
Figure 110913DEST_PATH_IMAGE002
小的最大质数，n0是所述的第一调制器和第二调制器的数据位宽，并且所述第一调制器和第二调制器的数据位宽相同。
在本实施例中，所述第一调制器的第一输入端输入的值为X，所述第一调制器的第二输入端接地，X的范围为[1 ，Mp-1]的常数。
如图7所示，如图所示，9-bit 本发明提供的MASH 1-1-1结构和19-bit PM-MASH1-1-1具有相当的输出频谱平滑效果，而PM-MASH的噪声能量略微较高。这说明9-bit 本发明可以达到和19-bit PM-MASH 1-1-1 一样的噪声整形能力。此外，9-bit PM-MASH 1-1-1的输出频谱存在大量杂散。
如图8-9所示，在数据位宽相同的情况下，本发明提供的改进型的MASH 1-1-1结构Sigma-Delta调制器与HK-MASH 1-1-1结构和SP-MASH 1-1-1结构相比，本发明具有平滑的输出频谱，而SP-MASH 1-1-1的频谱含有较高杂散分量。此外，本发明的输出频谱和HK-MASH1-1-1 结构基本一致，表明在数据位宽相同的情况下，本发明具有和HK-MASH 1-1-1相当的噪声整形能力。
综上所述，本发明提供的一种改进型的MASH结构 Sigma-Delta调制器，可以实现在相同数据位宽情况下，本发明的输出序列长度与HK-MASH一样，但调制器结构比HK-MASH更简单，而且其输出序列长度也独立于输入值和初始条件，并且具有相当的噪声整形能力，输出噪声频谱不存在明显杂散。
上列较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种改进型的MASH结构 Sigma-Delta调制器，其特征在于：所述调制器包括一第一调制器单元模块和由一级以上依次级联的调制器级联单元模块组成的级联模块组；所述第一调制器单元模块与级联模块组相级联；所述第一调制器单元模块由第一调制器和第一加法器组成；所述第一调制器的输出端与级联模块组的输入端连接，所述第一加法器的输入端与所述第一调制器的输出端和级联模块组的输出端电连，所述第一调制器单元模块的输入端为第一调制器的输入端，所述第一调制器单元模块的输出端为第一加法器的输出端；所述级联模块组由第一级调制器级联单元模块至第N级调制器级联单元模块组成，所述调制器总级数为L=N+1，其中L为大于或等于2的正整数；第一级调制器级联单元模块至第N级调制器级联单元模块均由第二调制器、第二加法器、第三加法器和第一锁存器组成，并且第一级调制器级联单元模块中第二调制器的输入端作为级联模块组的输入端，第一级调制器级联单元模块中第二加法器的输出端作为级联模块组的输出端；所述第一调制器和第二调制器均包括第一输入端、第二输入端、信号输出端和量化误差输出端；所述第一级调制器级联单元模块中第二调制器的第一输入端和第二输入端作为级联模块组的输入端，所述第一调制器的信号输出端和量化误差输出端分别与所述第一级调制器级联单元模块中第二调制器的第一输入端和第二输入端电连；所述第一调制器的信号输出端与第一加法器的输入端电连；所述第一调制器的第一输入端和第二输入端作为所述第一调制器单元模块的输入端；所述第一调制器和第二调制器均为SH-EFM1结构，所述SH-EFM1结构由第四加法器、第五加法器、量化器、乘法器和第二锁存器组成，其中第四加法器包括第一输入端、第二输入端和第三输入端，所述第四加法器的第一输入端和第二输入端作为所述第一调制器或第二调制器的第一输入端和第二输入端，所述第四加法器的第三输入端与第二锁存器的输出端电连，所述第五加法器的输入端与第四加法器的输出端和乘法器的输出端电连，所述第五加法器的输出端与第二锁存器的输入端电连；所述第四加法器的输出端与量化器的输入端连接，所述量化器的输出端与乘法器的输入端连接，所述第五加法器的输出端作为所述第一调制器或第二调制器的量化误差输出端；所述量化器的输出端作为所述第一调制器和第二调制器的信号输出端；所述第五加法器用于将第四加法器输出的值与乘法器输出的值相减；所述第四加法器用于将第四加法器的第一、第二和第三输入的值相加；所述量化器的量化间隔为Mp，其中Mp为质数；所述的量化间隔Mp是比
Figure DEST_PATH_IMAGE002
小的最大质数，n0是所述的第一调制器和第二调制器的数据位宽，并且所述第一调制器和第二调制器的数据位宽相同；所述第一调制器的第一输入端输入的值为X，所述第一调制器的第二输入端接地，X的范围为[1 ，Mp-1]的常数；
当所述调制器总级数L=3时；
所述第一级调制器级联单元模块中的第二加法器用于对其第三加法器的输出信号和其第一锁存器的输出信号作减法运算，并输出到所述第一加法器；
所述第一级调制器级联单元模块中的第三加法器用于对其第二调制器的信号输出端的输出信号与第二级调制器级联单元模块中的第二加法器的输出信号相加，并输出到第一级调制器级联单元模块中的第二加法器的输入端和第一级调制器级联单元模块中的第一锁存器的输入端；
所述第二级调制器级联单元模块的第三加法器的一个输入端接地电位；
将第一级调制器级联单元模块中的第二调制器的信号输出端的输出信号和量化误差输出端的输出信号分别输入到第二级调制器级联单元模块中的第二调制器的第一输入端和第二输入端；
第二级调制器级联单元模块中的第三加法器将第二调制器的信号输出端的输出信号与零信号相加，并输出到第二级调制器级联单元模块中的第二加法器和第一锁存器；
第二级调制器级联单元模块中第二加法器将第二级调制器级联单元模块中第三加法器的输出信号和第一锁存器的输出信号作减法运算，并输出到第一级调制器级联单元模块中第三加法器；
所述第一加法器将第一级调制器级联单元模块中第二加法器的输出信号与第一调制器的信号输出端的输出信号相加，并输出控制信号。
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