CN102394654A - 一种适用于小数分频的δ-∑调制器 - Google Patents

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何松柏
杜冰
张渤海
游飞
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Abstract

本发明提供一种适用于小数分频的Δ-∑调制器，包括2个或2个以上的误差反馈调制器，控制接口单元，各误差反馈调制器进行级联，还包括反馈滤波单元、输入加法器；控制接口单元的小数值输出端连接输入加法器的一个输入端；输入加法器的输出端连接第一级误差反馈调制器的输入端，输入加法器的另一个输入端连接反馈滤波单元的输出端，反馈滤波单元的输入端连接最后一级误差反馈调制器的误差信号输出端。由于本发明采用了使用了反馈滤波单元，将最后一级误差反馈调制器输出的量化误差信号反馈至第一级反馈调制器的输入端，在输入为常数的情况下，增大Δ-∑调制器输出序列长度，达到减少量化噪声落在低频处的能量。

Description

一种适用于小数分频的Δ-∑调制器
技术领域
本发明涉及无线通信技术领域，尤其涉Δ-∑调制器。 
背景技术
锁相式频率合成器作为现代通信必须的一部分，起着同步、变频和信道切换等重要作用。锁相式小数分频频率合成器以在同样的参考频率下实现更高的频率分辨率的优点逐渐取代了传统的整数分频频率合成器。然而，在现有的技术条件下，还无法实现小数分频，只能用可变整数分频器采取一种平均的方法来实现小数分频的功能。 
但这种平均式小数分频器本身存在一定缺陷。当环路锁定时，输入到鉴相器两端信号的频率之间会存在一定的相位差，而这个相位差会随着时间不断的累积，当相位差恰好为2π时，会进入另外一个循环周期。从时域上观察，相位误差是一个具有丰富频谱分量的阶梯型电压，其中低频分量很容易无衰减的通过环路滤波器直接加到压控振荡器(VCO)上，这会使得VCO的输出信号产生很多杂散，严重恶化信号性能。 
为了解决此问题，传统的方法采取模拟相位内插技术，该技术需要很高的精度，而且效果不是很好。此外，一种新的消除杂散的方法为Δ-∑数字调制技术。该技术可以将鉴相器上产生的锯齿形相位误差的频谱能量推到高频段，这样通过锁相环路的低通滤波器很容易将其滤除。 
考虑到稳定性的问题，在一般的小数分频芯片中均采用多级噪声成型结构(MASH)，即将多个一阶误差反馈调制器进行级联。根据理论分析，MASH结构的阶数越高，噪声抑制的效果越明显。但是如果仅仅增加调制器级数的话，又必然会增加硬件的开销。如何在不增加硬件开销的情况下，增强Δ-∑调制器的噪声抑制效果是Δ-∑调制器实现的重点和难点。 
发明内容
本发明所要解决的技术问题是，提供一种适用于小数分频的Δ-∑调制器，包括2个或2个以上的误差反馈调制器，控制接口单元、输出加法器、与误差反馈调制器数量相同的延迟器、与误差反馈调制器数量相同的级联加法器；各误差反馈调制器进行级联，第2级或第2级以上的每级误差反馈调制器的输入端连接上一级误差反馈调制器的误差信号输出端，每级误差反馈调制器的量化信号输出端分别与同级加法器的一个输入端相连，第2级或第2级以上的每级加法器的输出端连接上一级加法器的一个输入端；最后一级误差反馈调制器的量化信号输出端还连接最后一级延时器的输入端，除最一级之外的每级延时器的输入端均与上一级加法器的输出端相连，每级延时器的输出端均与同级加法器的一个输入端相连；控制接口 单元的整数值输出端连接输出加法器的一个输入端，第一级加法器的输出端与输出加法器的另一个输入端相连，输出加法器输出端为Δ-∑调制器的输出端；其特征在于，还包括反馈滤波单元、输入加法器；控制接口单元的小数值输出端连接输入加法器的一个输入端；输入加法器的输出端连接第一级误差反馈调制器的输入端，输入加法器的另一个输入端连接反馈滤波单元的输出端，反馈滤波单元的输入端连接最后一级误差反馈调制器的误差信号输出端。 
根据研究发现，由于定点数Δ-∑调制器是一个有限状态机，因此对于常数输入，其输出是一个周期序列，如增大输出序列长度的话，量化噪声落在低频处得能量就会减少，从而使得Δ-∑调制器输出性能更优。由于本发明采用了使用了反馈滤波单元，将最后一级误差反馈调制器输出的量化误差信号反馈至第一级反馈调制器的输入端，在输入为常数的情况下，增大Δ-∑调制器输出序列长度，达到减少量化噪声落在低频处的能量。 
本发明的有益效果是，在不增加现有误差反馈调制器的阶数或级数的情况下，增强Δ-∑调制器的噪声抑制效果。 
附图说明
图1是本发明实施例提供的Δ-∑调制器结构框图； 
图2是本发明实施例提供的一阶误差反馈调制器结构框图； 
图3是本发明实施例提供的二阶误差反馈调制器结构框图； 
图4是本发明实施例提供的有限长滤波器FIR1结构框图； 
图5是本发明实施例提供的有限长滤波器FIR2结构框图； 
图6是本发明实施例提供的基于改进型Δ-∑调制器的频率合成器结构框图。 
具体实施方式
在下文中，将参照本发明实施例的附图详细描述本发明。 
如图1所示，根据本发明实施例的Δ-∑调制器包括：控制接口，由3个误差反馈调制单元组成的3级误差反馈调制模块，多个加法器61、62、63、64、65，其中加法器61为输出加法器，加法器62、63、64分别为第一级加法器、第二级加法器、第三级加法器，加法器65为输入加法器。 
与误差反馈调制模块数量相同的延时器51、52、53，一个有限长滤波器(FIR1)40作为反馈滤波单元。3级误差反馈调制模块中的第一级误差反馈调制单元为一阶误差反馈调制单元(EFM1)10，第二级误差反馈调制单元为二阶误差反馈调制单元(EFM2)30，第三级误差反馈调制单元为一阶误差反馈调制单元(EFM1)20。有限长滤波器40为高通滤波器。 
接口控制单元70输出目标分频比的整数值N、小数值F。如目标分配比为10.001，则N＝10，F＝[0.001*232]，[]表示取整运算。 
一阶误差反馈调制单元10作为3级误差反馈调制模块的第一级，其输入为接口控制单元70输出的小数值F以及从滤波器FIR140滤波之后的输出信号v[n]经加法器65进行相加后得到的小数值F+v[n]，n表示当前时刻。一阶误差反馈调制单元10的量化信号输出端输出1比特的量化信号y1[n]，一阶误差反馈调制单元10的误差信号输出端输出量化误差信号e1[n]，并将量化误差信号e1[n]作为二阶误差反馈调制单元30的输入。二阶误差反馈调制单元30的量化信号输出端输出1比特量化信号y2[n]，误差信号输出端输出量化误差信号e2[n]，并将量化误差信号e2[n]作为一阶误差反馈调制单元20的输入。一阶误差反馈调制单元20的量化信号输出端输出1比特量化信号y3[n]，误差信号输出端输出量化误差信号e3[n]，并将量化误差信号e3[n]作为滤波器(FIR1)40的输入。 
加法器64将量化信号y3[n]与量化信号y3[n]经延时器53进行延时处理一个周期后的信号y3[n-1]进行减运算后输出结果y3[n]-y3[n-1]＝a3[n]至加法器63的一个输入端。加法器64输出的运算结果a3[n]经延时器52进行延时处理后输入a3[n-1]至加法器63的一个输入端，量化信号y2[n]输入至加法器63的一个输入端，加法器63进行y2[n]+a3[n]-a3[n-1]运算得到结果a2[n]，并将结果输入至加法器62的一个输入端。结果a2[n]输入延时器51，经延时处理后得到a2[n-1]并输入至加法器62的一个输入端。量化信号y1[n]输入至加法器62一个输入端。加法器63进行y1[n]+a2[n]-a2[n-1]运算得到结果dN。结果dN为调制器输出分频比的小数部分。结果dN经加法器61与整数值N相加后得到调制器输出小数分频比。 
如图2所示，一阶误差反馈调制器包括加法器11、12，量化器13和延时器14。一阶误差反馈调制器的输入端连接加法器11的一输入端，延时器14的输出端连接加法器11的另一输入端，加法器11的输出端分别与量化器13的输入端、加法器12的一个输入端相连，量化器13的输出端即为一阶误差反馈调制器的输出端；量化器13的输出的信号一方面输出一阶误差反馈调制器，另一方面反馈回加法器12的另一个输入端，加法器12的输出端与延时器14的输入端相连。 
加法器11实现信号运算v1[n]＝x1[n]+s1[n]；加法器12实现信号运算e1[n]＝v1[n]-p1[n]。量化器实现信号运算p1[n]＝<v1[n]>，<>表示量化运算。本实施例中调制器数据位宽为32位，则量化操作如下：当v1[n]≥232时，p1[n]＝1，否则p1[n]＝0。延时器14实现信号运算s1[n]＝e1[n-1]。 
如图3所示，二阶误差反馈调制器包括加法器31、32，量化器33和有限长滤波器(FIR2)34。二阶误差反馈调制器的输入端连接加法器31的一输入端，有限长滤波器34的输出端连接加法器31的另一输入端，加法器31的输出端分别与量化器33的输入端、加法器32的一个输入端相连，量化器33的输出端即为二阶误差反馈调制器的输出端；量化器33的输出的信号一方面输出二阶误差反馈调制器，另一方面反馈回加法器32的另一个输入端，加法器 32的输出端与延时器34的输入端相连。 
加法器31实现信号运算v3[n]＝x3[n]+s3[n]；加法器32实现信号运算e3[n]＝v3[n]-p3[n]。量化器实现信号运算p3[n]＝<v3[n]>，量化操作如下：当v3[n]≥232时，p3[n]＝1，否则p3[n]＝0。有限长滤波器34将e3[n]进行滤波得到s3[n]。 
如图4所示，有限长滤波器(FIR1)40，包括延时器41、42、43，常系数为-2的乘法器44，加法器45。滤波器40的输入为延时器41的输入端，延时器41的一个输出端与延时器42相连，另一个输出端与乘法器44的一个输入端相连；延时器42的一个输出端延时器43相连，另一个输出端与常系数乘法器44的输入端相连；延时器43的输出端与加法器45的一个输入端相连，常系数乘法器44的输出端与加法器45的一个输入端相连，加法器的输出端为有限长滤波器40的输出端，形成传递函数为H(z)＝z-1(1-z-1)2的滤波器。 
如图5所示，有限长滤波器(FIR2)34，其传递函数为H(z)＝2z-1-z-2。包括延时器341、342，常系数为2的乘法器343、常系数为-1的乘法器344，加法器345。滤波器34的输入为延时器341的输入端，延时器341的一个输出端与延时器342的输入端相连，延时器341的另一个输出端与常系数乘法器343的输入端相连，常系数乘法器343的输出端与加法器345的一个输入端相连，延时器342的输出端与常系数乘法器344的输入端相连，常系数乘法器344的输出端与加法器345的另一个输入端相连，加法器345的输出端为有限长滤波器34的输出端。 
本发明的Δ-∑调制器不限于3个误差反馈调制器级联结构以及使用的每个反馈调制器阶数，各反馈调制器、有限长滤波器的具体结构本领域技术人员也能根据实际需求进行常规变换。当采用3级误差反馈调制器时，为了更好地抑制噪声，可使用一个2阶的误差反馈调制器。申请人经测试发现，将2阶的误差反馈调制器作为第2级，能使噪声性能达到最优。 
如图6所示，将本发明实施例提供的基于改进型Δ-∑调制器应用于频率合成器结构。包括：鉴相器、压控振荡器(VCO)、环路滤波器(LPF)、Δ-∑调制器、可变分频器以及VCO高速比较器。参考时钟输入鉴相器、鉴相器与LPF相连，LPF与VCO相连，VCO输出返回VCO高速比较器，VCO高速比较器与可变分频器相连，可变分频器与鉴相器相连，Δ-∑调制器与可变分频器相连。VCO高速比较器将VCO的模拟信号转换成数字信号。Δ-∑调制器采用FPGA实现，其控制时钟由VCO分频频率提供，当VCO完成一次分频时，Δ-∑调制器产生新的分频比供下次分频使用。频率合成器设置如下：鉴相频率1MHz，滤波器带宽为2kHz，当VCO输出频率为50.001MHz时，相位噪声在以下频偏处的指标为-96dBc/Hz1kHz，-110dBc/Hz10kHz，-114dBc/Hz100kHz，-117dBc/Hz1MHz，带内带外杂散抑制程度优于-70dBc，测试频率步进为100Hz。从本实施例可以看出，由于采用改进型32位Δ-∑调制器， 从很大程度上抑制了VCO输出小数杂散水平，保证了输出频率具有良好的相位噪声性能。 

Claims (7)

1.一种适用于小数分频的Δ-∑调制器，包括2个或2个以上的误差反馈调制器，控制接口单元，各误差反馈调制器进行级联，其特征在于，还包括反馈滤波单元、输入加法器；控制接口单元的小数值输出端连接输入加法器的一个输入端；输入加法器的输出端连接第一级误差反馈调制器的输入端，输入加法器的另一个输入端连接反馈滤波单元的输出端，反馈滤波单元的输入端连接最后一级误差反馈调制器的误差信号输出端。
2.如权利要求1一种适用于小数分频的Δ-∑调制器，其特征在于，所述反馈滤波单元为有限长滤波器。
3.如权利要求1或2一种适用于小数分频的Δ-∑调制器，其特征在于，所述误差反馈调制器为一阶误差反馈调制器或二阶误差反馈调制器。
4.如权利要求3一种适用于小数分频的Δ-∑调制器，其特征在于，采用3级误差反馈调制器级联，第一级采用一阶误差反馈调制器，第二级采用二阶误差反馈调制器，第三级采用一阶误差反馈调制器。
5.如权利要求3一种适用于小数分频的Δ-∑调制器，其特征在于，所述一阶误差反馈调制器包括第一加法器、第二加法器、量化器和延时器；
一阶误差反馈调制器的输入端为第一加法器的一输入端，延时器的输出端连接第一加法器的另一输入端，第一加法器的输出端分别与量化器的输入端、第二加法器的一个输入端相连，量化器的输出端即为一阶误差反馈调制器的输出端；量化器的输出还连接第二加法器的另一个输入端，第二加法器的输出端与延时器的输入端相连。
6.如权利要求3一种适用于小数分频的Δ-∑调制器，其特征在于，所述二阶误差反馈调制器包括第一加法器、第二加法器、量化器和内部有限长滤波器；
二阶误差反馈调制器的输入端为第一加法器的一输入端，内部有限长滤波器的输出端连接第一加法器的另一输入端，第一加法器的输出端分别与量化器的输入端、第二加法器的一个输入端相连，量化器的输出端即为二阶误差反馈调制器的输出端；量化器的输出还与第二加法器的另一个输入端相连，第二加法器的输出端与内部有限长滤波器的输入端相连。
7.如权利要求6一种适用于小数分频的Δ-∑调制器，其特征在于，所述内部有限长滤波器包括第一延时器341、第二延时器342、第一常系数乘法器、第二常系数乘法器、加法器；所述第一常系数乘法器的常系数为2，第二常系数乘法器的常系数为-1；
内部有限长滤波器的输入端为第一延时器的输入端，第一延时器的一个输出端与第二延时器的输入端相连，第一延时器的另一个输出端与第一常系数乘法器的输入端相连，第一常系数乘法器的输出端与加法器的一个输入端相连，第二延时器的输出端与第二常系数乘法器的输入端相连，第二常系数乘法器的输出端与加法器的另一个输入端相连，加法器的输出端为内部有限长滤波器的输出端。
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