CN107534444A - 为锁相环生成可重构的小数分频频率 - Google Patents

为锁相环生成可重构的小数分频频率 Download PDF

Info

Publication number
CN107534444A
CN107534444A CN201680024640.3A CN201680024640A CN107534444A CN 107534444 A CN107534444 A CN 107534444A CN 201680024640 A CN201680024640 A CN 201680024640A CN 107534444 A CN107534444 A CN 107534444A
Authority
CN
China
Prior art keywords
signal
frequency
output
input
operable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680024640.3A
Other languages
English (en)
Other versions
CN107534444B (zh
Inventor
P·乌帕德亚雅
A·M·贝克勒
梅莱克 D·Z·图尔克
Z·D·吴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xilinx Inc
Original Assignee
Xilinx Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xilinx Inc filed Critical Xilinx Inc
Publication of CN107534444A publication Critical patent/CN107534444A/zh
Application granted granted Critical
Publication of CN107534444B publication Critical patent/CN107534444B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H04B1/50—Circuits using different frequencies for the two directions of communication

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

在一个示例中，一种锁相环PLL电路(108)，其包括：误差检测器(202)，其可操作成产生误差信号(218)；振荡器(204)，其可操作成：基于所述误差信号和频带选择信号，提供具有输出频率的输出信号，所述输出频率为频率乘数乘以所述参考频率；分频器(208)，其可操作成：基于分频器控制信号来分频所述输出信号的输出频率，以产生所述反馈信号；总和增量调制器SDM(209)，其可操作成：基于表示所述频率乘数的整数值和小数值的输入，以产生所述分频器控制信号，响应于阶选择信号，所述SDM可操作以选择所述SDM的阶；和状态机，其可操作成：在获取状态下，产生所述频带选择信号并通过所述阶选择信号设置所述SDM的阶。

Description

为锁相环生成可重构的小数分频频率
技术领域
本公开的示例大致涉及电子电路，更具体地，涉及为锁相环生成可重构的小数分频频率(fractional-n frequency)。
背景技术
诸如现场可编程门阵列(FPGA)的可编程集成电路(IC)可以以各种模式工作。一种特定的工作模式涉及：以彼此之间非整数倍的不同的线路速率来操作可编程IC中的多个收发器。例如，当可编程IC用于从具有不同参考频率的多个源接收数据的通信应用中时，会出现这种工作模式。要想生成用于以不同线路速率工作的收发器的时钟，通常需要使用多个参考振荡器，这增加了成本并消耗了宝贵的可编程IC中的输入/输出(IO)资源。此外，从可编程IC的不同来源接收数据可能会需要各种不同的要求，例如不同的精度要求。
发明内容
描述了为锁相环PLL提供生成可重构小数分频频率的技术。在一个示例中，PLL电路包括误差检测器，其可操作成：响应具有参考频率的参考信号和具有反馈频率的反馈信号的比较，产生误差信号。PLL电路还包括振荡器，其耦接到所述误差检测器，所述振荡器可操作成：基于所述误差信号和频带选择信号，提供具有输出频率的输出信号，所述输出频率为频率乘数乘以所述参考频率。PLL电路还包括分频器，其耦接到所述振荡器，所述分频器可操作成：基于分频器控制信号来分频所述输出信号的输出频率，以产生所述反馈信号。PLL电路还包括总和增量调制器SDM，其耦接到所述分频器，所述SDM可操作成：基于表示所述频率乘数的整数值和小数值的输入，产生分频器控制信号，响应于阶选择信号，所述SDM可操作成选择所述SDM的阶。PLL电路还包括状态机，其可操作成：在获取状态下，产生所述频带选择信号并通过所述阶选择信号设置所述SDM的阶。
在另一示例中，集成电路IC包括至少一个收发器、可操作以从参考振荡器接收具有参考频率的参考信号的输入，以及耦接到所述至少一个收发器中每一个的PLL。PLL包括误差检测器，其可操作成：响应具有参考频率的参考信号和具有反馈频率的反馈信号的比较，产生误差信号。PLL还包括振荡器，其耦接到所述误差检测器，所述振荡器可操作成：基于所述误差信号和频带选择信号，提供具有输出频率的输出信号，所述输出频率为频率乘数乘以所述参考频率。PLL还包括分频器，其耦接到所述振荡器，所述分频器可操作成：基于分频器控制信号来分频所述输出信号的输出频率，以产生所述反馈信号。PLL还包括SDM，其耦接到所述分频器，所述SDM可操作成：基于表示所述频率乘数的整数值和小数值的输入，产生分频器控制信号，响应于阶选择信号，所述MASH SDM可操作成选择所述MASH SDM的阶。PLL还包括状态机，其可操作成：在获取状态下，产生频带选择信号并通过所述阶选择信号设置所述SDM的阶。
在另一示例中，操作PLL电路的方法包括：响应于具有参考频率的参考信号和具有反馈频率的反馈信号的比较，产生误差信号；基于所述误差信号和频带选择信号，控制振荡器以产生具有输出频率的输出信号，所述输出频率是频率乘数乘以所述参考频率；基于分频器控制信号，分频所述输出信号的所述输出频率，以产生所述反馈信号；基于表示所述频率乘数的整数值和小数值的输入，使用总和增量调制器SDM产生所述分频器控制信号，响应于阶选择信号，所述SDM可操作成选择所述SDM的阶；以及在获取状态下，产生所述频带选择信号，并通过所述阶选择信号设置所述SDM的阶。
参考以下详细描述可以理解这些和其它方面。
附图说明
为了能够详细地理解上述特征的方式，可以通过参考示例性实施方式对上述简要的总结进行更具体的描述，其中一些在附图中示出。然而，应当注意，附图仅示出了典型的示例性实施方式，因此不应被认为是限制其范围。
图1是描绘示例性集成电路(IC)系统的框图。
图2是描绘锁相环(PLL)电路的示例的框图。
图3是描绘与图2的PLL电路一起使用的误差检测器的示例的框图。
图4是描绘与图2的PLL电路一起使用的电荷泵的示例的示意图。
图5是描绘与图2的PLL电路一起使用的分频器的示例的框图。
图6示出了图5所示的分频器工作时的示例信号。
图7是描绘与图2的PLL电路一起使用的基于总和增量调制器(SDM)的多级噪声整形(MASH)电路的示例的框图。
图8是描绘与图2的PLL电路一起使用的有限状态机(FSM)的示例的框图。
图9示出了可以使用图2的PLL电路的现场可编程门阵列(FPGA)的示例架构。
图10是描绘操作PLL电路的示例方法的流程图。
为了便于理解，在可能的情况下，使用相同的附图标记来表示图中相同的元件。可以预期，一个示例的元件可以有益地并入其他示例中。
具体实施例
下面参考附图以描述各种特征。应当注意，附图可以按比例绘制，也可以不按比例绘制，并且在整个附图中，相似结构或功能的元件由相似的附图标记表示。应当注意，附图仅旨在便于对特征的描述，而不旨在作为所要求保护的发明的详尽描述或作为对所要求保护的发明的范围的限制。此外，所示出的示例不一定具有展示的所有方面或优点。结合特定示例描述的方面或优点不一定限于该示例，而可以在任何其他示例中实践，即使没有如此示出，或者没有如此明确地描述。
描述了为锁相环(PLL)提供生成可重构小数分频频率的技术。传统上，在以不同线路速率操作IC中的多个收发器时，需要多个参考振荡器。本申请描述的PLL可用于采用单个参考振荡器为多个收发器生成时钟信号。PLL使用快速获取和可重构宽频带小数分频PLL来实现。PLL使用可编程阶(programmable order)的总和增量调制器(sigma-deltamodulator,SDM)和细调分频比，以将振荡器输出锁定至具有高百万分率(parts per mi llion,PPM)精度的本地参考。在获取过程中，PLL动态调整SDM的阶(order)，实现快速获取。PLL采用一个或多个宽带振荡器、使用互补金属氧化物半导体(CMOS)逻辑实现的并具有脉冲扩展器的分频器、具有自动频带选择的粗调有限状态机(finite state machine,FSM)、以及具有宽动态范围以实现宽带低抖动小数合成的可重构SDM和电荷泵。以下描述了这些和其他方面。
图1是描绘示例性集成电路(IC)系统100的框图。IC系统100包括耦接到参考振荡器104的IC 102。IC 102可以是可编程IC，诸如现场可编程门阵列(FPGA)，复杂可编程逻辑器件(CPLD)等。或者，IC 102可以是掩模定义的IC，诸如专用集成电路(IC)、专用标准产品(ASSP)等。参考振荡器104可以是晶体振荡器，或者可操作以输出具有参考频率的参考信号的类似振荡器。尽管示出了单个参考振荡器104，但是IC 102可以耦接到多个参考振荡器104。
IC 102包括一个或多个收发器106，其包括一个或多个PLL 108(也称为PLL电路108)。PLL 108的输入116被耦接以接收来自参考振荡器104的参考信号。PLL 108的输入/输出(IO)接口112被耦接以接收控制信号并提供状态信号。每个PLL 108都被耦接以向收发器106提供具有输出频率的输出信号。收发器106可以使用输出信号来发送和/或接收数据。下面参考图2描述PLL 108的示例。在一些示例中，IC 102可以包括多个PLL 108，每个PLL 108基于单个参考振荡器104输出不同的输出频率。如本文所述，每个PLL 108通过动态地调整嵌入式的基于总和增量调制器(SDM)的多级噪声整形(MASH)电路的可编程阶，来对期望输出频率进行快速获取。每个PLL 108都可在宽的工作频率上进行重配置，并提供细调的分频比(基于小数)，以便将输出信号锁定到具有高百万分率(parts per mi ll ion,PPM)精度的参考信号。
图2是描绘PLL 108的示例的框图。PLL 108包括误差检测器202、振荡器204、分频器208、总和增量调制器(SDM)209和有限状态机(FSM)214。误差检测器202的输入216被耦接以接收具有参考频率(Fref)的参考信号(REF)。例如，误差检测器202可以从参考振荡器104接收参考信号REF。在另一示例中，可以从参考振荡器104输出的参考信号导出参考信号REF(例如，通过参考振荡器104输出的参考信号可以乘以或除以整数，以生成参考信号REF)。误差检测器202还接收具有频率Ffed的反馈信号(FB)。误差检测器202比较参考频率Fref和反馈频率Ffed，以在输出218处产生误差信号(ERR)。下面会参照图3描述误差检测器202的示例。
振荡器204的输入耦接到误差检测器202的输出218。振荡器204使用误差信号ERR来调节其振荡频率。振荡器204包括输出210，其耦接以提供具有频率Fout的输出信号(OUT)。例如，输出210可以是PLL 108的输出。或者，输出210可以通过一个或多个电路(未所示)耦接到PLL 108的输出。如本文所述，PLL 108被构造为使得频率Fout等于N.F*Fref，其中“N”是频率乘数“N.F”的整数部分，“.F”是频率乘数“N.F”的小数部分。换句话说，输出频率Fout和参考频率Fref的比等于N.F。
振荡器204可以包括一个或多个压控振荡器(VCO)206。在所示的示例中，振荡器204包括两个VCO 206-1和206-2。振荡器204可以包括多路复用器205。多路复用器205的输入耦接到VCO 206-1和206-2的输出。多路复用器205的输出耦接到输出210。虽然在该示例中示出了两个VCO 206-1和206-2，但是振荡器204可以包括两个以上的VCO 206。在振荡器204仅包括单个VCO 206时，省略多路复用器205。
在一个示例中，每个VCO 206包括具有电压可调电容(例如，变容二极管)的基于电感器-电容器(LC)的振荡器。可以使用本领域已知的其它类型的VCO 206。在一个示例中，振荡器204包括可从中选择特定频带的多个频带。振荡器204的输入226可以接收频带选择信号(FBS)，其可操作以选择频带之一。输入226允许通过选择频带之一来进行粗糙的频率选择。在一个示例中，振荡器204可以包括多个VCO 206，其中每个VCO可在一个或多个频带(例如，一个或多个高频带VCO和一个或多个低频带VCO)内操作。振荡器204的另一输入227可以接收自动频带控制信号(AUTO)，其可操作以控制振荡器204是否以自动频带选择模式运行。这特别有利于使得VOC在经历PVT变化时使VOC的调谐范围最大化。
分频器208的输入耦接到振荡器204的输出210。分频器208的另一输入224被耦接以从SDM 209接收分频器控制信号(Y[n])。分频器控制信号(Y[n])提供分频器208的除数以分频输出信号的频率。除数由SDM 209高频抖动而产生，以使得除数有效地变成“N.F”。分频器208包括输出222，其提供具有反馈频率Ffed的反馈信号FB。反馈频率Ffed有效地等于Fout/N.F。下面会参考图5描述分频器208的示例。
SDM 209包括耦接以接收输入信号N的输入228，和耦接以接收输入信号F<k:0>的输入230。在该示例中，输入228是h位输入，输入230包括m位输入，其中m是正整数。信号N提供表示频率乘数整数部分的h位的值。在一个例子中，h＝8，但是h可以大于或等于8。信号F<k：0>提供了一个值，该值表示频率乘数的小数部分.F，其中k小于m。具体而言，频率乘数的小数部分“.F”等于F<k:0>/2^k。在一个示例中，可以从多个不同的宽度动态地选择值k。例如，如果m＝24位，则可以选择k以具有12位、16位、20位或24位的宽度。最大宽度m可以具有大于或小于24的其他值，且可选择的宽度k可以不是12、16、20和24。以这种方式，通过为F<k:0>值选择不同的宽度，频率乘数小数部分“.F”的有效数字的数量以及进而PLL 108的PPM精度可以被增加或减小。
SDM 209可以包括多个级212。在一个示例中，每个级212本身是一阶SDM。SDM级212可以级联以实现具有可编程阶的多级噪声整形(MASH)结构。这样，每个级212在本文中也称为“MASH转换器”。SDM 209包括耦接以接收阶选择信号(MO)的输入232。SDM 209基于阶选择信号MO选择一个阶。例如，SDM 209可以包括三个级212，并且可以从一阶(1)、二阶(1-1)和三阶(1-1-1)中进行选择。SDM 209可以包括大于或小于三的其他数量的级212，并且因此可以具有不同数量的可选阶。SDM 209为反馈信号的每个周期n输出值Y[n]。在本示例中，值Y[n]包括h位。在一个示例中，h＝8位，但是SDM 209的输出值Y[n]可以含有多于或少于8位。SDM 209还可以包括用于接收初始化信号INIT的输入231。初始化信号INIT可利用初始条件来使级212初始化，以减少周期性并改善杂散响应。SDM 209还可以包括用于接收宽度选择信号WSEL的输入233。宽度选择信号WSEL可用于选择输入230的宽度k。
SDM 209包括耦接以从分频器208的输出222接收反馈信号FB的输入。在一个示例中，SDM 209还可以包括耦接以接收参考信号REF的输入。SDM 209使用反馈信号FB作为时钟信号，以为反馈信号的每个周期产生不同的值Y[n]。Y[n]的值在N-O到N+O+1之间变化，其中O是所选择的阶(例如，O＝1,2或3分别对应一阶，二阶或三阶)，并且N是输入228的整数值。SDM 209的操作使得Y[n]的平均值等于N+F<k:0>/2^k。分频器208使用Y[n]的不同值作为除数来分频输出信号OUT的频率Fout，并产生反馈信号FB的频率Ffed。以这种方式，输出信号OUT的频率Fout被有效地除以N.F。下面会参照图7描述SDM 209的示例。
FSM 214包括耦接到分频器208的输出222以接收反馈信号FB的输入。FSM 214包括耦接以接收参考信号REF的另一输入。FSM 214耦接到IO接口112，从而为PLL 108接收控制信号并提供状态信号。FSM 214包括耦接到振荡器204输入端226的j位输出FBS。FSM 214包括耦接到振荡器204输入端227的输出AUTO。FSM 214包括耦接到SDM 209输入232的输出MO。
在操作中，FSM 214实施粗糙的频率选择，并向振荡器204提供j位的频带选择信号FBS。在一个示例中，j＝5，并且振荡器204具有32个不同的粗糙频带以供选择。在其他示例中，j可以大于或小于5，并且振荡器204可以具有多于或少于32个粗糙频带。FSM 214可以包括“自动选择”模式，在该模式下，FSM 214执行二进制搜寻操作，从而基于Fref和Ffed的比较来找到用于VCO 206的合适频带。在这种情况下，PLL 108接收值N和值F<k:0>,自动获得对参考频率Fref的锁定，并将输出频率Fout控制成N.F*Fref。FSM 214还可以通过在IO接口112上输入控制信号来支持对频带的手动选择。FSM 214还可以跟踪PLL 108的锁定状态，并在IO接口112上输出锁定信号。FSM 214还可以通过IO接口112接收阶选择信号，阶选择信号可用于设置SDM209的阶。在一个示例中，FSM 214可以在获取状态期间动态地调整SDM 209的阶，以实现快速获取。以下会参考图8讨论FSM 214的示例。
图3是描绘误差检测器202的示例的框图。误差检测器202包括相位频率检测器(PFD)302，电荷泵304和低通滤波器(LPF)308。PFD 302包括：耦接到误差检测器202的输入216的输入、耦接到分频器208的输出222的输入、以及耦接到电荷泵304的输入的输出310。电荷泵304包括耦接到LPF 308的输入的输出312。LPF 308包括耦接到误差检测器202的输出218的输出。
PFD 302将参考频率Fref与反馈频率Ffed进行比较，并且基于相位差输出上下控制信号(UD)以激活电荷泵304。当相位差大于±2π时，PFD 302控制电荷泵304根据参考频率Fref和反馈频率Ffed中哪一个较高来流出(source)或灌入(sink)恒定电流(I)。如果参考频率Fref大于反馈频率Ffed，则PFD 302控制电荷泵304流出恒定电流(+I)，而如果参考频率Fref低于反馈频率Ffed，则灌入恒定电流(-I)。LPF 308对电流进行整合，并为振荡器204输出不断变化的控制电压。一旦相位差小于2π，PFD 302就控制电荷泵304，使得电荷泵304仅对每一个相位检测器周期中的与两个信号之间的相位差成比例一部分来说是有源的，其。一旦两个信号之间的相位差达到零，PLL 108就进入锁相状态。
电荷泵304可以包括一个或多个电荷泵电路306，其可操作以响应于来自PFD 302的上下控制信号UD来提供或灌入电流。如果电荷泵304包括多个电荷泵电路306，则一些或所有电荷泵电路306可以是有源的，并且与拉电流或灌电流(source or sink current)并联操作。LPF 308可以包括电阻电容(RC)电路。在一个示例中，LPF 308是三阶RC电路，尽管可以使用其他类型的电路来实施LPF 308。下面在图4中示出了LPF 308的示例。
图4是示出电荷泵304的示例的示意图。电荷泵304包括多个电荷泵电路306-1至306-X，其中X是正整数。每个电荷泵电路306被类似地配置，并且仅示出了电荷泵电路306-1的细节。电荷泵304还包括在电荷泵电路306之间共享的偏置电路406。尽管示出了多个电荷泵电路306，但是在其它示例中，电荷泵304可以包括被配置成如图所示的电荷泵电路306-1的单个电荷泵电路306。
电荷泵电路306-1包括一对电流源Iup和Idown、由晶体管M1至M4形成的电流导引电路、以及差分放大器402。晶体管M1和M2是n沟道场效应晶体管(FET)，例如n型金属氧化物半导体FET(MOSFET)。晶体管M3和M4是p沟道FET，例如p型MOSFET。
晶体管M1和M2的源极耦接在一起。电流源Idown耦接在晶体管M1及M2的源极和诸如电接地的参考电压之间。电流源Idown从晶体管M1和M2灌入电流。晶体管M1和M2的栅极被耦接到从通过PFD 302产生的下控制信号导出的差分输入上。具体而言，晶体管M2的栅极耦接到真实的下控制信号Pdn_b，而晶体管M1的栅极耦接到补偿的下控制信号P。晶体管M2的漏极耦接到电荷泵304的输出312(也称为节点Vctrl)。晶体管M1的漏极耦接到被称为Vx的节点。节点Vctr1和Vx包括电荷泵电路306-1的差分输出端。节点Vctrl提供误差信号ERR。
晶体管M3和M4的源极耦接在一起。电流源Iup耦接在晶体管M3及M4的源极和电源电压Vdd之间。电流源Iup给晶体管M3和M4提供电流。晶体管M3和M4的栅极被耦接到从通过PFD302产生的上控制信号导出的差分输入。具体而言，晶体管M3的栅极耦接到真实的上控制信号Pup，而晶体管M4的栅极耦接到补偿的上控制信号Pup_b。晶体管M4的漏极耦接到电荷泵304的输出端312。晶体管M3的漏极耦接到被称为Vx的节点。
差分放大器402耦接在电荷泵电路306-1的差分输出的端部之间。具体而言，差分放大器402的非反相输入耦接到节点Vctr1，并且差分放大器402的反相输入耦接到节点Vx。差分放大器402的输出耦接到节点Vx。这样，差分放大器402在差分输出的端部之间充当单位增益缓冲器。
在该示例中，LPF 308包括与电容器Cz串联的电阻器Rz。电阻器Rz和电容器Cz的串联组合耦接在节点Vctr1和参考电压(电接地)之间。电阻器Rz和电容器Cz的串联组合与电容器Cp并联。这样，LPF 308提供三阶低通滤波器。
偏置电路406包括电流源Iref、Iup_rep和Idown_rep、晶体管M5、M6和M7、电容器Cref和Cbias以及差分放大器404。晶体管M7是N沟道FET，比如n型MOSFET。晶体管M7的漏极耦接到晶体管M7的栅极(例如，M7是“二极管连接”)。晶体管M7的源极耦接到参考电压(电接地)。电流源Iref耦接在电源电压Vdd和晶体管M7的漏极之间。电流源Iref给晶体管M7的漏极提供电流。晶体管M7的栅极为电流源Idown_rep提供偏置电压。
电流源Iup_rep和Idown_rep、晶体管M5和M6、电容器Cref和差分放大器404构成参考电路408。晶体管M5是p沟道FET，比如p型MOSFET。晶体管M6是n沟道FET，比如n型MOSFET。晶体管M5和M6的漏极耦接在一起以形成节点Vref。晶体管M5的栅极耦接到参考电压(电接地)。晶体管M6的栅极耦接到电源电压Vdd。电流源Iup_rep耦接在电源电压Vdd和晶体管M5的源极之间。电流源Iup_rep向晶体管M5的源极提供电流。电流源Idown_rep耦接在晶体管M6的源极和参考电压(电接地)之间。电流源Idown_rep吸收晶体管M6的电流。由电流源Iup_rep提供的电流为电荷泵电路306-1中的电流源Iup产生偏置电压Vpbias。由电流源Idown_rep吸收的电流为电荷泵电路306-1中的电流源Idown产生偏置电压Vnbias。
电容器Cref耦接在节点Vref和参考电压(电接地)之间。差分放大器404的反相输入耦接到节点Vref。差分放大器404的非反相输入耦接到LPF 308中电阻器Rz和电容器Cz之间的节点Vz。差分放大器404的输出耦接到节点Vpbias。电容器Cpbias耦接在节点Vnbias和参考电压(电接地)之间。
在运行中，电流源Iref提供参考电流，其被镜像成电流源Iup_rep和Idown_rep。电流源Iup和Idown被偏置以分别成为电流源Iup_rep和Idown_rep的镜像。晶体管M5和M6接通并导通电流Iref以产生节点电压Vref。理想情况下，由电流源Iup提供的电流和电流源Idown灌入的电流是匹配的。然而，在实际应用中，电流源Iup和Idown之间的进程失配会导致电流出现少许失配。电流源Iup和Idown之间的电流的任何失配都将导致节点电压Vz和Vref之间的微小差异。作为响应，差分放大器404调整节点电压Vpbias，从而使得电流源Iup提供的电流发生调整。通过这种反馈机制，差分放大器404驱使电流源Iup匹配电流源Idown。电容Cpbias过滤节点电压Vpbias中的高频变化。偏置电路406可以向一个或多个电荷泵电路306提供偏置电压Vpbias和Vnbias。
电荷泵电路306-1通过向LPF 308流出电流或从LPF 308灌入电流而进行操作。当PFD 302断言上控制信号(逻辑高电平)时，晶体管M3关闭并且晶体管M4导通。当上控制信号被断言时，下控制信号(逻辑低电平)被取消断言。因此，晶体管M1导通，而晶体管M2关闭。这样，由电流源Iup提供的电流通过晶体管M4提供给LPF 308。
反之，当PFD 302断言下控制信号时，晶体管M2导通，晶体管M1关闭。当下控制信号被断言时，上控制信号被解除断言。因此，晶体管M3导通，晶体管M4截止。这样，电流源Idown通过晶体管M2从LPF 308吸收电流。
当PFD 302取消断言上和下控制信号时，晶体管M4和M2均关闭，而晶体管M3和M1均导通。因此，电荷泵电路306-1不向LPF 308引入电流或从LPF 308灌入电流。差分放大器402操作以均衡节点电压Vx和Vctr1。因此，当上和下控制信号被断言和解除断言时，电荷泵电路306-1将拒绝共模输入(例如，共模噪声)。
图5是描绘分频器208的示例的框图。分频器208包括行波减法计数器502、控制逻辑506、触发器508、锁存器510、行波减法计数器512和或门514。行波减法计数器502包括多个触发器504。在该示例中，行波减法计数器502是8位计数器，并且包括八个触发器504-1至504-8。行波减法计数器502的宽度与SDM 209提供的分频器控制信号Y[n]的宽度相匹配。因此，行波减法计数器502可以具有其它宽度，并包括其它数量的触发器504。
分频器208包括分频器输入(divider in)，其从具有频率Fout的振荡器204的输出信号OUT导出。分频器输入信号是频率为Fout的脉冲序列。分频器输入信号可以从接收振荡器204的输出信号OUT的缓冲器或其它电路导出。分频器208包括分频器输出(dividerout)，其提供具有频率Ffed的反馈信号FB。分频器208还包括从SDM209接收分频器控制信号Y[n]的输入224。
每个触发器504均包括时钟输入、数据输入(DP)、真实输出(QP)，补偿输出(QN)、负载值输入(LV)和负载启用输入(LE)。触发器504-1(第一触发器)的时钟输入耦接到分频器输入。触发器504-1的真实输出(QP)耦接到下一个触发器504-2的时钟输入；触发器504-2的真实输出(QP)耦接到下一个触发器504-3的时钟输入；以此类推，直到触发器504-7的真实输出(QP)耦接到最后一个触发器504-8的时钟输入。因此，行波减法计数器502是异步逻辑块。对于每个触发器504，数据输入(DP)耦接到补偿输出(QN)。触发器504-1至504-8的负载值输入(LV)也耦接以在输入224上接收分频控制字(Y[n])的相应位(例如，触发器504-1的负载值输入(LV)接收Y[n]<0>，触发器504-2的负载值输入(LV)接收Y[n]<1>，依此类推，直到负触发器504-8的负载值输入(LV)接收Y[n]<7>)。触发器504-1至504-8的负载启用输入(LE)被耦接以从触发器508接收负载信号(LOAD)。行波减法计数器502可操作以：响应于负载信号(LOAD)的断言，用分频控制字(Y[n])的各个位来加载触发器504。当负载信号(LOAD)被取消断言时，行波减法计数器502从负载值向下计数到零。行波减法计数器502为分频器输入信号的每个周期递减一次。
控制逻辑506的输入耦接到触发器504的真实输出(QP)。控制逻辑506可操作以检测行波减法计数器502何时达到零的计数(例如，当每个触发器504均存储逻辑“0”)。控制逻辑506的输出耦接到触发器508的数据输入(DP)。控制逻辑506在检测到行波减法计数器502已经达到零时，断言其输出(逻辑“1”)。
触发器508包括耦接以接收具有频率Fout的分频器输入的时钟输入。当控制逻辑506断言其输出时，触发器508在分频器输入信号的下一个周期加载逻辑“1”。触发器508的真实输出(QP)提供负载信号LOAD。当触发器508加载逻辑“1”时，负载信号LOAD被断言。负载信号LOAD耦接到锁存器510的设定端口(S)、控制逻辑506的复位端口和行波减法计数器502的负载端口。当负载信号LOAD被断言(逻辑“1”)时，控制逻辑506被复位并使其输出被取消断言，而行波减法计数器502加载分频控制字Y[n]。值得注意的是，负载信号LOAD只被断言分频器输入信号的大约一个周期Tout。负载信号的逻辑“1”脉冲在频率Fout除以分频器控制字Y[n]时出现。如上所述，SDM 209改变分频器控制字Y[n]的频率，因此负载信号LOAD的脉冲频率略有变化。以这种方式，负载信号LOAD的频率一般来说等于Fout/N.F。
锁存器510、行波减法计数器512和或门514形成脉冲宽度扩展电路511。在该示例中，行波减法计数器512包括3位计数器。在其他示例中，行波减法计数器512可以具有其它宽度，这取决于负载脉冲所需的延伸。或门514的一个输入耦接到锁存器510的输出(Q)。或门514的一组输入接到行波减法计数器512的输出总线(Q<2:0>)。或门514的输出提供分频器输出。锁存器510的复位输入(R)被耦接以接收由行波减法计数器512输出的最高有效位(MSB)Q<2>。行波减法计数器512的复位栏输入(reset_bar input,RSTb)被耦接以接收分频器输出。如上所述，锁存器510的设定输入(S)被耦接以接收负载信号LOAD。
脉冲宽度扩展电路511操作以扩展负载信号LOAD的脉冲宽度。如上所述，负载信号LOAD的脉冲宽度与分频器输入信号的周期Tout相当。周期Tout的持续时间可能太短而无法被误差检测器202用作反馈信号FB。此外，周期Tout持续时间可能太短，而不能被SDM 209用作时钟。脉冲宽度扩展由行波减法计数器512的宽度确定。在本示例中，行波减法计数器512的宽度为三位，因此脉冲宽度扩展了分频器输入信号的八个周期。对于负载信号LOAD的每个脉冲，锁存器510被均被设定，并且或门514断言分频器输出信号。分频器输出信号的断言使行波减法计数器512从八开始向下计数。当向下计数时，输出Q<2:0>会使得或门514继续断言分频器输出，即使在负载信号LOAD已被取消断言之后。一经复位，输出Q<2:0>的MSB被设定，这也就复位了锁存器510。当行波减法计数器512计数达到零时，或门514对分频器输出信号取消断言。当分频器输出信号被取消断言时，行波减法计数器512被保持复位并停止计数。
图6示出了在图5所示的分频器208运行期间的分频器输入信号、负载信号和分频器输出信号的示例。如图所示，分频器输入信号(Divider In)包括在输出频率Fout上的一系列脉冲输出。假设分频器值Y[n]＝14后面跟着分频器值Y[n]＝15。负载信号LOAD的第一脉冲使行波减法计数器502加载该值Y[n]＝14。在分频器输入信号的Y[n]+2个周期之后(例如16个周期)，负载信号LOAD再次被断言。因此，加载Y[n]＝14的脉冲和负载Y[n]＝15的脉冲间隔16个周期。负载信号LOAD的脉冲宽度与分频器输入信号的脉冲宽度相当。相反，分频器输出信号的脉冲宽度是分频器输入信号的8个周期，假定行波减法计数器512的宽度为3位。
图5所示的分频器208提供了可以使用互补金属氧化物半导体(CMOS)逻辑来实现的同步分频器。分频器208包括异步行波减法计数器(行波减法计数器502)，以实现分频比范围和灵活性。分频器208包括同步触发器(触发器508)以产生负载信号LOAD，其使得生成分频器208的脉冲宽度扩展输出。从分频器208输入到其输出的延迟不取决于分频比或任何级联的分频级。相反，延迟是通过同步触发器(触发器508)、SR锁存器510和或门514确定的。从输入到输出的有限数量的延迟级减少了抖动。此外，脉冲宽度扩展电路511加宽了脉冲宽度，以确保输出脉冲宽度是固定的。脉冲宽度延长电路511还将输出脉冲宽度与工艺、电压和温度(process,voltage,and temperature,PVT)变化相分离。
图7是描绘SDM 209的示例的框图。SDM 209包括三个MASH转换器212-1至212-3和求和逻辑702。MASH转换器212-1的输入被耦接以接收信号F<K:0>。MASH转换器212-1的输出耦接到MASH转换器212-2的输入。MASH转换器212-2的输出耦接到MASH转换器212-3的输入。MASH转换器212-1至212-3的时钟输入被耦接以接收反馈信号FB。MASH转换器212-1至212-3的宽度选择输入被耦接以接收宽度选择信号(WSEL)。
MASH转换器212-1至212-3中的每一个均包括多路复用器704和累加器706。为了清楚起见，仅详细示出了MASH转换器212-1。应当理解，MASH转换器212-2和212-3被配置为类似于MASH转换器212-1。多路复用器704的输入被耦接以接收待累加的值(例如，F<k:0>或来自前一级的累加器输出)和逻辑零信号(m'b0)。多路复用器704的输出耦接到累加器706的输入。累加器706的一个输出提供累加值，并且累加器706的另一个输出提供进位位(溢出位)。累加器706的时钟输入被耦接以接收反馈信号FB。多路复用器704的一个控制输入被耦接以接收宽度选择信号WSEL。多路复用器704的另一控制输入被耦接以接收阶选择信号MO的位。阶选择信号MO的位M<2:0>确定MASH转换器212-1至212-3中的哪一个被启用(例如，SDM 209的阶)。
假设SDM 209以三阶(1-1-1)被配置。MASH转换器212-1将值F<k:0>与其每个反馈信号FB周期的累加值相加。MASH转换器212-2将MASH转换器212-1的累加值与其反馈信号FB的每个周期的累加值相加。MASH转换器212-3将MASH转换器212-2的累加值与其反馈信号FB每个周期的累加值相加。MASH转换器212-1至212-3的进位(溢出)位耦接到求和逻辑702的输入(指定成溢出1、溢出2和溢出3)。如果MASH转换器212-1至212-3中任何一个被阶选择信号MO禁用，则相应的进位(溢出)位为零。
求和逻辑702具有耦接以接收反馈信号FB的时钟输入、用于接收整数值N的输入以及耦接以接收MASH阶信号(MO<2:0>)的输入。求和逻辑702的输出提供分频器控制信号Y[n]。求和逻辑702将溢出的值与整数值N组合，以产生用于反馈信号FB的每个周期的输出值Y[n]。MASH阶信号MO<2:0>确定计算中使用的MASH转换器212-1至212-3的数量。对于一阶计算，仅使用来自MASH转换器212-1的溢出1。对于二阶计算，仅使用分别来自MASH转换器212-1和212-2的溢出1和溢出2。对于三阶计算，使用所有溢出1、2和3。Y[n]的值在N-O到N+O+1之间变化，其中O是所选择的阶(例如，分别用于一阶、二阶或三阶的O＝1,2或3)。
图8是描绘FSM 214的示例的框图。FSM 214包括频率比较单元802、粗调控制单元804、锁定检测单元806、复位单元808、参数单元810和时钟丢失检测单元812。频率比较单元802包括耦接以接收参考信号REF和反馈信号FB的输入。频率比较单元802可操作以将参考频率Rref与反馈频率Ffb进行比较，并输出相位误差。频率比较单元802向锁定检测单元806和粗调控制单元804两者均输出相位误差。锁定检测单元806可以基于由频率比较单元802确定的相位误差来产生锁定信号(Lock)。参数单元810可以包括输入(Param Input)，指定由频率比较单元802执行的频率比较的精度。参数单元810可以包括耦接到频率比较单元802的输入的输出，以用于设置比较操作的精度。
在经由细调启用信号使PLL获取环被启用之前，粗调控制单元804可操作以将频带选择信号FBS和自动VCO选择信号AUTO提供至振荡器204。粗调控制单元804能接收可用于选择特定频带的控制输入，或者指示粗调控制单元804自动选择频带的控制输入。在自动模式中，粗调控制单元804基于频率比较单元802确定的相位误差来执行二进制搜寻操作，以选择振荡器204的特定频带。一旦频率搜寻产生正确的频带，则粗调控制单元804对细调启用信号取消断言，以启动PLL获取。在VCO和VCO频带选择期间，细调启用信号可以保持在固定电压(是可编程的)值。
粗调控制单元804可以实施多个状态。粗调控制单元804可以基于上述各种输入从一种状态转变到另一种状态。一个状态被称为“获取状态”。在获取状态下，粗调控制单元804可以为耦接到振荡器204的频带选择信号FBS产生一个或多个值。粗调控制单元804可以自动地生成FBS值，或者响应于由控制输入接收到的特定输入而生成FBS值。当处于获取状态时，粗调控制单元804还可以设置MASH阶信号MO以选择SDM 209的一阶。这允许在频带搜寻期间快速获取PLL 108的选定输出频率。一旦频带搜寻完成，粗调控制单元804可以设置MASH阶信号MO以选择SDM 209的不同阶，或者允许外部控制输入提供SDM 209的阶。例如，当FBS固定时，SDM 209可以配置为三阶，这能够增加精度和减少抖动。这是在对细调启用信号取消断言之前完成的。
复位单元808被配置为：响应于复位信号，复位频率比较单元802、锁定检测单元806和粗调控制单元804。时钟丢失检测单元812被配置为：响应于参考信号REF或反馈信号FB的丢失而断言时钟丢失信号。
图9展示了FPGA架构900，其包括大量不同的可编程单元，包括多千兆位收发器(“MGT”)901、可配置逻辑模块(“CLB”)902、随机存取存储器模(“BRAM”)903、输入/输出模块(“IOB”)904、配置逻辑和时钟逻辑(“CONFIG/CLOCKS”)905、数字信号处理模块(“DSP”)906、专用输入/输出模块(“I/O”)907(例如，配置端口和时钟端口)，以及其它可编程逻辑908，例如数字时钟管理器、模数转换器、系统监控逻辑等。一些FPGA也包括专用处理模块(“PROC”)910。
在一些FPGA中，每个可编程单元均包括至少一个可编程逻辑互连元件(“INT”)911，INT 911具有与相邻单元内的可编程互连元件的输入和输出端子920的连接，如图9顶部的例子所示。每个可编程互连元件911(也被称为“互连元件911”)还可以包括到同一单元或其它单元中可编程互连元件的互连部分922的连接。每个可编程互连元件911还可以包括在逻辑块(未示出)之间连接通用路线资源的互连部分924的连接。通用路线资源可以包括逻辑块(未示出)之间的路线通道，路线通道包含互连部分(例如，互连部分924)的轨道和用于连接互连部分的开关块(未示出)。通用路线资源的互连部分(例如，互连部分924)可以跨越一个或多个逻辑块。可编程互连元件911与通用路线资源一起，能够实施用于图示FPGA的可编程互连结构(“可编程互连”)。如下面进一步描述的，在一些示例中，部分或全部互连元件911可以包括用于有效实现TCAM的附加电路。
在一些实施例中，CLB 902可以包括可配置逻辑元件(“CLE”)912，CLE 912可以被编程以实现用户逻辑加上单个可编程互连元件(“INT”)911。除了包括一个或多个可编程互连元件之外，BRAM 903可以包括BRAM逻辑元件(“BRL”)913。通常地，单元内包括的互连元件的数量取决于单元的高度。在图示的实施例中，BRAM单元具有的高度和5个CLB相同，但是也可以使用其他的数量(例如，4个)。除了包括合理数量的可编程互连元件之外，DSP单元906可以包括DSP逻辑元件(“DSPL”)914。除了一个可编程互连元件911的实例之外，IOB 904可以包括，例如，两个输入/输出逻辑元件(“IOL”)915的实例。本领域的技术人员十分清楚，诸如被连接至I/O逻辑元件915的实际的I/O焊盘，通常不会被局限于输入/输出逻辑元件915的区域。
在图示的示例中，靠近晶粒(图9所示)中部的水平区域被用作配置逻辑、时钟逻辑以及其他控制逻辑。从该水平区域或纵列延伸出来的垂直纵列909被用于横跨FPGA的宽度来分配时钟信号和配置信号。
使用图9中展示的架构的一些FPGA包括额外的逻辑模块，这些组成FPGA很大一部分的逻辑模块拆散了常规的柱状结构。额外的逻辑模块可以是可编程模块和/或专用逻辑。例如，处理器模块910跨越了CLB和BRAM的一些纵列。处理器模块910可以包括各种部件，范围可以从单个微处理器至由微处理器、存储控制器、外围设备等等组成的完整可编程处理系统。
需要注意的是，图9只意图展示示例性的FPGA架构。例如，一行中逻辑模块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑模块的类型、逻辑模块的相对大小以及图9的顶部包括的互连/逻辑实现方式都仅仅是示例性的。例如，在实际的FPGA中，无论CLB出现在哪里，都通常包括不止一个相邻行的CLB，以便于用户逻辑的有效实现，但是相邻CLB行的数量随着FPGA的总体大小的变化而变化。在另一示例中，作为处理器模块910的替代或除了处理器模块910之外，FPGA包括整个处理系统(例如，处理器、存储器、外围设备等)。在该实施方式中，片上系统(Soc)可以包括与处理系统进行通信的可编程结构(FPGA 900中显示的可编程逻辑)
在一个示例中，FPGA 900可以包括如上所述的一个或多个PLL 108。PLL 108可用于向MGT 901提供时钟信号。这允许FPGA 900以彼此之间不是整数倍的不同线路速率来操作多个MGT 901。PLL 108可以使用单个参考振荡器(图9中未示出)以小数倍产生不同的时钟。由于仅需要单个参考振荡器，所以PLL 108保存了FPGA 900的有价值的IO资源。PLL 108还可以被配置为具有不同的PPM精度要求，这可以由MGT 901的不同应用来确定。
图10是描绘操作PLL电路的示例性方法1000的流程图。方法1000可以由上述PLL电路108执行。在操作1002，PLL电路108响应于具有参考频率的参考信号和具有反馈频率的反馈信号的比较，从而产生误差信号。在操作1004，PLL电路108基于误差信号和频带选择信号来控制振荡器，以产生具有输出频率的输出信号。在操作1006，PLL电路108基于分频器控制信号将输出信号的输出频率分频，以产生反馈信号。在操作1008，PLL电路108基于表示频率乘数的整数值和小数值的输入，从而使用SDM来产生分频器控制信号。在操作1010，在获取状态下，PLL 108产生频带选择信号，并设置SDM的阶。
如下还有一些其他示例。
在一个示例中，可以提供锁相环PLL电路。该PLL可以包括：误差检测器，其可操作成：响应具有参考频率的参考信号和具有反馈频率的反馈信号的比较，产生误差信号；振荡器，其耦接到所述误差检测器，所述振荡器可操作成：基于所述误差信号和频带选择信号，提供具有输出频率的输出信号，所述输出频率为频率乘数乘以所述参考频率；分频器，其耦接到所述振荡器，所述分频器可操作成：基于分频器控制信号来分频所述输出信号的输出频率，以产生所述反馈信号；总和增量调制器SDM，其耦接到所述分频器，所述SDM可操作成：基于表示所述频率乘数的整数值和小数值的输入，产生分频器控制信号，响应于阶选择信号，所述SDM可操作成选择所述SDM的阶；和状态机，其可操作成：在获取状态下，产生所述频带选择信号并通过所述阶选择信号设置所述SDM的阶。
在一些这样的PLL电路中，所述状态机可操作成：在所述获取状态下将所述SDM的阶改变为一阶，并且其中所述状态机可操作成：在锁定状态下将所述SDM的阶设置为选定阶。
在一些这样的PLL电路中，所述误差检测器包括：相位频率检测器PFD，其被耦接以接收所述参考信号和所述反馈信号；电荷泵，其被耦接以接收所述PFD的输出；和低通滤波器LPF，其被耦接以接收所述电荷泵的输出并提供所述误差信号。
在一些这样的PLL电路中，所述电荷泵包括：至少一个电荷泵电路，其每个均具有一对电流源；和偏置电路，其可操作成：偏置所述至少一个电荷泵电路中的每一个的一对电流源。
在一些这样的PLL电路中，所述至少一个电荷泵电路中的每一个均包括：电流导引电路，其被耦接在相应的一对电流源之间，所述电流导引电路具有一对差分输入，该对差分输入耦接到所述PFD的输出和差分输出；以及差分放大器，其具有分别耦接到所述差分输出端部的输入，和耦接到所述差分输出的第一端的输出；其中所述差分输出的第二端耦接到所述LPF。
在一些这样的PLL电路中，所述偏置电路包括：参考电路，其可操作以产生参考电压；和差分放大器，其具有多个输入和输出，所述多个输入耦接以分别接收所述参考电压和所述LPF中的电容器两端的电压，所述输出耦接到所述至少一个电荷泵电路中的每一个内的一对电流源中的一个电流源。
在一些这样的PLL电路中，所述SDM包括：多个级联多级噪声整形MASH转换器，其中输入MASH转换器被耦接以接收指示所述小数值的输入；和求和电路，其耦接到所述多个MASH转换器，所述求和电路可操作成将指示所述整数值的所述输入与从选定数量的MASH转换器的输出导出的值相加，所述选定数量基于所述阶选择信号。
在一些这样的PLL电路中，所述振荡器包括所述振荡器包括至少一个压控振荡器VCO。
在一些这样的PLL电路中，所述状态机包括：频率比较单元，其可操作成将所述参考信号与所述反馈信号进行比较；粗调控制单元，其可操作成至少部分地基于所述频率比较单元的输出，通过所述频带选择信号选择所述振荡器的多个频带中的一个频带；和锁定检测单元，其可操作成检测所述PLL的锁定状态。
在一些这样的PLL电路中，所述分频器包括：行波减法计数器，其被耦接以接收从所述振荡器的所述输出信号导出的输入时钟以及从所述分频器控制信号导出的分频器值，所述行波减法计数器响应负载信号而加载所述分频器值；控制电路，其可操作成检测所述行波减法计数器何时达到零；触发器，其具有耦接到所述控制电路的输出的数据输入、提供所述负载信号的数据输出、以及耦接以接收所述输入时钟的时钟输入；和脉冲宽度扩展电路，其被耦接以接收所述输入时钟和所述负载信号，并且可操作成产生所述反馈信号。
在一些这样的PLL电路中，所述脉冲宽度扩展电路包括：另一行波减法计数器，其具有耦接以接收所述输入时钟的时钟端口、输出端口和复位端口；设置-复位SR锁存器，其具有耦接以接收所述负载信号的设置端口、耦接到所述另一波减法计数器的所述输出端口的复位端口、以及输出端口；以及或门，其具有耦接到所述SR锁存器的所述输出端口的第一输入端口、耦接到所述另一行波减法计数器的所述输出端口的第二输入端口、以及耦接到所述另一行波减法计数器的所述复位端口并提供所述反馈信号的输出端口。
在另一示例中，可提供集成电路IC。该IC可包括：至少一个收发器；可操作以从参考振荡器接收具有参考频率的参考信号的输入；以及耦接到所述至少一个收发器中的每一个的锁相环PLL。该PLL可以包括：误差检测器，其可操作成：响应具有参考频率的参考信号和具有反馈频率的反馈信号的比较，产生误差信号；振荡器，其耦接到所述误差检测器，所述振荡器可操作成：基于所述误差信号和频带选择信号，提供具有输出频率的输出信号，所述输出频率为频率乘数乘以所述参考频率；分频器，其耦接到所述振荡器，所述分频器可操作成：基于分频器控制信号来分频所述输出信号的输出频率，以产生所述反馈信号；总和增量调制器SDM，其耦接到所述分频器，所述SDM可操作成：基于表示所述频率乘数的整数值和小数值的输入，产生分频器控制信号，响应于阶选择信号，所述SDM可操作成选择所述SDM的阶；和状态机，其可操作成：在获取状态下，产生所述频带选择信号并通过所述阶选择信号设置所述SDM的阶。
在一些这样的IC中，所述状态机可操作成：在所述获取状态下将所述SDM的阶改变为一阶，并且其中所述状态机可操作成：在锁定状态下将所述SDM的阶设置为选定阶。
在一些这样的IC中，所述误差检测器包括：相位频率检测器PFD，其被耦接以接收所述参考信号和所述反馈信号；电荷泵，其被耦接以接收所述PFD的输出；和低通滤波器LPF，其被耦接以接收所述电荷泵的输出并提供所述误差信号。
在一些这样的IC中，所述电荷泵包括：至少一个电荷泵电路，其每个均具有一对电流源；和偏置电路，其可操作成：偏置所述至少一个电荷泵电路中的每一个的一对电流源。
在一些这样的IC中，所述至少一个电荷泵电路中的每一个均包括：电流导引电路，其被耦接在相应的一对电流源之间，所述电流导引电路具有一对差分输入，该对差分输入耦接到所述PFD的输出和差分输出；以及差分放大器，其具有分别耦接到所述差分输出端部的输入，和耦接到所述差分输出的第一端的输出；其中所述差分输出的第二端耦接到所述LPF。
在一些这样的IC中，所述偏置电路包括：参考电路，其可操作以产生参考电压；和差分放大器，其具有多个输入和输出，所述多个输入耦接以分别接收所述参考电压和所述LPF中的电容器两端的电压，所述输出耦接到所述至少一个电荷泵电路中的每一个内的一对电流源中的一个电流源。
在一些这样的IC中，所述SDM包括：多个级联多级噪声整形MASH转换器，其中输入MASH转换器被耦接以接收指示所述小数值的输入；和求和电路，其耦接到所述多个MASH转换器，所述求和电路可操作成将指示所述整数值的所述输入与从选定数量的MASH转换器的输出导出的值相加，所述选定数量基于所述阶选择信号。
在一些这样的IC中，所述振荡器包括所述振荡器包括至少一个压控振荡器VCO。
在一些这样的IC中，所述状态机包括：频率比较单元，其可操作成将所述参考信号与所述反馈信号进行比较；粗调控制单元，其可操作成至少部分地基于所述频率比较单元的输出，通过所述频带选择信号选择所述振荡器的多个频带中的一个频带；和锁定检测单元，其可操作成检测所述PLL的锁定状态。
在一些这样的IC中，所述分频器包括：行波减法计数器，其被耦接以接收从所述振荡器的所述输出信号导出的输入时钟以及从所述分频器控制信号导出的分频器值，所述行波减法计数器响应负载信号而加载所述分频器值；控制电路，其可操作成检测所述行波减法计数器何时达到零；触发器，其具有耦接到所述控制电路的输出的数据输入、提供所述负载信号的数据输出、以及耦接以接收所述输入时钟的时钟输入；和脉冲宽度扩展电路，其被耦接以接收所述输入时钟和所述负载信号，并且可操作成产生所述反馈信号。
在一些这样的IC中，所述脉冲宽度扩展电路包括：另一行波减法计数器，其具有耦接以接收所述输入时钟的时钟端口、输出端口和复位端口；设置-复位SR锁存器，其具有耦接以接收所述负载信号的设置端口、耦接到所述另一波减法计数器的所述输出端口的复位端口、以及输出端口；以及或门，其具有耦接到所述SR锁存器的所述输出端口的第一输入端口、耦接到所述另一行波减法计数器的所述输出端口的第二输入端口、以及耦接到所述另一行波减法计数器的所述复位端口并提供所述反馈信号的输出端口。
在另一示例中，可以提供操作PLL电路的方法。该操作PLL电路的方法可以包括：响应于具有参考频率的参考信号和具有反馈频率的反馈信号的比较，产生误差信号；基于所述误差信号和频带选择信号，控制振荡器以产生具有输出频率的输出信号，所述输出频率是频率乘数乘以所述参考频率；基于分频器控制信号，分频所述输出信号的所述输出频率，以产生所述反馈信号；基于表示所述频率乘数的整数值和小数值的输入，使用总和增量调制器SDM产生所述分频器控制信号，响应于阶选择信号，所述SDM可操作成选择所述SDM的阶；以及在获取状态下，产生所述频带选择信号，并通过所述阶选择信号设置所述SDM的阶。
尽管上述内容涉及具体示例，但是可以在不脱离其基本范围的情况下设计其他进一步的示例，并且其范围由所附权利要求确定。

Claims (12)

1.一种锁相环PLL电路，包括：
误差检测器，其可操作成：响应具有参考频率的参考信号和具有反馈频率的反馈信号的比较，产生误差信号；
振荡器，其耦接到所述误差检测器，所述振荡器可操作成：基于所述误差信号和频带选择信号，提供具有输出频率的输出信号，所述输出频率为频率乘数乘以所述参考频率；
分频器，其耦接到所述振荡器，所述分频器可操作成：基于分频器控制信号来分频所述输出信号的输出频率，以产生所述反馈信号；
总和增量调制器(SDM)，其耦接到所述分频器，所述SDM可操作成：基于表示所述频率乘数的整数值和小数值的输入，产生分频器控制信号，响应于阶选择信号，所述SDM可操作成选择所述SDM的阶；和
状态机，其可操作成：在获取状态下，产生所述频带选择信号并通过所述阶选择信号设置所述SDM的阶。
2.根据权利要求1所述的PLL电路，其特征在于，所述状态机可操作成：在所述获取状态下将所述SDM的阶改变为一阶，并且其中所述状态机可操作成：在锁定状态下将所述SDM的阶设置为选定阶。
3.根据权利要求1或2所述的PLL电路，其特征在于，所述误差检测器包括：
相位频率检测器PFD，其被耦接以接收所述参考信号和所述反馈信号；
电荷泵，其被耦接以接收所述PFD的输出；和
低通滤波器LPF，其被耦接以接收所述电荷泵的输出并提供所述误差信号。
4.根据权利要求3所述的PLL电路，其特征在于，所述电荷泵包括：
至少一个电荷泵电路，其每个均具有一对电流源；和
偏置电路，其可操作成：偏置所述至少一个电荷泵电路中的每一个的一对电流源。
5.根据权利要求4所述的PLL电路，其特征在于，所述至少一个电荷泵电路中的每一个均包括：
电流导引电路，其被耦接在相应的一对电流源之间，所述电流导引电路具有一对差分输入，该对差分输入耦接到所述PFD的输出和差分输出；以及
差分放大器，其具有分别耦接到所述差分输出端部的输入，和耦接到所述差分输出的第一端的输出；
其中所述差分输出的第二端耦接到所述LPF。
6.根据权利要求5所述的PLL电路，其特征在于，所述偏置电路包括：
参考电路，其可操作以产生参考电压；和
差分放大器，其具有多个输入和输出，所述多个输入耦接以分别接收所述参考电压和所述LPF中的电容器两端的电压，所述输出耦接到所述至少一个电荷泵电路中的每一个内的一对电流源中的一个电流源。
7.根据权利要求1-6中任一项所述的PLL电路，其特征在于，所述SDM包括：
多个级联多级噪声整形MASH转换器，其中输入MASH转换器被耦接以接收指示所述小数值的输入；和
求和电路，其耦接到所述多个MASH转换器，所述求和电路可操作成将指示所述整数值的所述输入与从选定数量的MASH转换器的输出导出的值相加，所述选定数量基于所述阶选择信号。
8.根据权利要求1-7中任一项所述的PLL电路，其特征在于，所述振荡器包括至少一个压控振荡器VCO。
9.根据权利要求1-8中任一项所述的PLL电路，其特征在于，所述状态机包括：
频率比较单元，其可操作成将所述参考信号与所述反馈信号进行比较；
粗调控制单元，其可操作成：至少部分地基于所述频率比较单元的输出，通过所述频带选择信号选择所述振荡器的多个频带中的一个频带；和
锁定检测单元，其可操作成检测所述PLL的锁定状态。
10.根据权利要求1-9中任一项所述的PLL电路，其特征在于，所述分频器包括：
行波减法计数器，其被耦接以接收从所述振荡器的所述输出信号导出的输入时钟以及从所述分频器控制信号导出的分频器值，所述行波减法计数器响应负载信号而加载所述分频器值；
控制电路，其可操作成检测所述行波减法计数器何时达到零；
触发器，其具有耦接到所述控制电路的输出的数据输入、提供所述负载信号的数据输出、以及耦接以接收所述输入时钟的时钟输入；和
脉冲宽度扩展电路，其被耦接以接收所述输入时钟和所述负载信号，并且可操作成产生所述反馈信号。
11.根据权利要求10所述的PLL电路，其特征在于，所述脉冲宽度扩展电路包括：
另一行波减法计数器，其具有耦接以接收所述输入时钟的时钟端口、输出端口和复位端口；
设置-复位SR锁存器，其具有耦接以接收所述负载信号的设置端口、耦接到所述另一波减法计数器的所述输出端口的复位端口、以及输出端口；以及
或门，其具有耦接到所述SR锁存器的所述输出端口的第一输入端口、耦接到所述另一行波减法计数器的所述输出端口的第二输入端口、以及耦接到所述另一行波减法计数器的所述复位端口并提供所述反馈信号的输出端口。
12.一种操作锁相环PLL电路的方法，包括：
响应于具有参考频率的参考信号和具有反馈频率的反馈信号的比较，产生误差信号；
基于所述误差信号和频带选择信号，控制振荡器以产生具有输出频率的输出信号，所述输出频率是频率乘数乘以所述参考频率；
基于分频器控制信号，分频所述输出信号的所述输出频率，以产生所述反馈信号；
基于表示所述频率乘数的整数值和小数值的输入，使用总和增量调制器SDM产生所述分频器控制信号，响应于阶选择信号，所述SDM可操作成选择所述SDM的阶；以及
在获取状态下，产生所述频带选择信号，并通过所述阶选择信号设置所述SDM的阶。
CN201680024640.3A 2015-04-30 2016-04-26 为锁相环生成可重构的小数分频频率 Active CN107534444B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/700,695 2015-04-30
US14/700,695 US10623008B2 (en) 2015-04-30 2015-04-30 Reconfigurable fractional-N frequency generation for a phase-locked loop
PCT/US2016/029361 WO2016176205A1 (en) 2015-04-30 2016-04-26 Reconfigurable fractional-n frequency generation for a phase-locked loop

Publications (2)

Publication Number Publication Date
CN107534444A true CN107534444A (zh) 2018-01-02
CN107534444B CN107534444B (zh) 2021-09-28

Family

ID=56015090

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680024640.3A Active CN107534444B (zh) 2015-04-30 2016-04-26 为锁相环生成可重构的小数分频频率

Country Status (6)

Country Link
US (1) US10623008B2 (zh)
EP (1) EP3289687B1 (zh)
JP (1) JP6663931B2 (zh)
KR (1) KR102502245B1 (zh)
CN (1) CN107534444B (zh)
WO (1) WO2016176205A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110581706A (zh) * 2018-06-08 2019-12-17 恩智浦有限公司 分频电路系统和方法
CN112514318A (zh) * 2018-05-29 2021-03-16 斯威特科技有限公司 用于多频带毫米波5g通信的宽频带锁相环

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9065470B2 (en) * 2012-12-19 2015-06-23 Intel Corporation Low power analog to digital converter
US10224978B1 (en) * 2017-08-16 2019-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Clock and data recovery circuit
KR102107568B1 (ko) * 2017-12-21 2020-05-07 인하대학교 산학협력단 전하 펌프를 이용한 에러 피드백 3차 델타-시그마 시간-디지털 변환 회로
US10348310B1 (en) * 2018-05-30 2019-07-09 Xilinx, Inc. Programmable digital sigma delta modulator
DE102018121687B4 (de) * 2018-09-05 2023-12-14 Infineon Technologies Ag Radarvorrichtung, Überwachungsvorrichtung, Phasenregelschaltung und Verfahren zum Überwachen einer Signalverarbeitungsschaltung
CN109213042B (zh) * 2018-09-25 2020-06-09 北京北广科技股份有限公司 一种基于单片机和fpga的自动调谐控制系统
US10819358B2 (en) * 2019-02-22 2020-10-27 Nxp B.V. Phase-frequency detector with frequency doubling logic
US10715153B1 (en) 2019-07-19 2020-07-14 Xilinx, Inc. Multi-port inductors and transformers for accurately predicting voltage-controlled oscillator (VCO) frequency
US11595030B2 (en) * 2020-05-05 2023-02-28 Omnivision Technologies, Inc. Ramp generator providing high resolution fine gain including fractional divider with delta-sigma modulator
US11923859B2 (en) * 2020-09-25 2024-03-05 Intel Corporation High-resolution and agile frequency measurement
CN112653327B (zh) * 2020-12-24 2022-07-01 重庆邮电大学 一种宽锁定范围低电流失配的电荷泵
US11431939B1 (en) * 2021-03-30 2022-08-30 Omnivision Technologies, Inc. Analog to digital converter clock control to extend analog gain and reduce noise
US20230136561A1 (en) * 2021-11-04 2023-05-04 Arn Limited Circuits and Methods for Set and Reset Signals
KR20230079723A (ko) * 2021-11-29 2023-06-07 삼성전자주식회사 위상 쉬프터를 포함하는 분수 분주기 및 이를 포함하는 분수 분주형 위상 고정 루프
US11689207B1 (en) * 2022-03-14 2023-06-27 Xilinx, Inc. Wide frequency range voltage controlled oscillators

Citations (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010048329A1 (en) * 1999-01-29 2001-12-06 Sanyo Electric Co., Ltd. PLL device and programmable frequency-division device
US20040036539A1 (en) * 2001-02-22 2004-02-26 Markus Hammes Trimming method and trimming device for a PLL circuit for two-point modulation
US20050047384A1 (en) * 2003-08-27 2005-03-03 Wavion Ltd. WLAN capacity enhancement using SDM
CN1633745A (zh) * 2002-02-12 2005-06-29 因芬尼昂技术股份公司 具pll电路之单点调变器
US6995618B1 (en) * 2003-09-11 2006-02-07 Xilinx, Inc. VCO feedback loop to reduce phase noise
JP2006041580A (ja) * 2004-07-22 2006-02-09 Renesas Technology Corp 通信用半導体集積回路
US20070008199A1 (en) * 2005-07-11 2007-01-11 Texas Instruments Incorporated Negative contributive offset compensation in a transmit buffer utilizing inverse clocking
WO2008047333A2 (en) * 2006-10-17 2008-04-24 University College Cork - National University Of Ireland, Cork A delta-sigma modulator
US7439812B1 (en) * 2005-09-30 2008-10-21 Cypress Semiconductor Corporation Auto-ranging phase-locked loop
US20080266000A1 (en) * 2007-04-26 2008-10-30 Ngo Hung C Digital Frequency Multiplier Circuit
US20090079605A1 (en) * 2007-09-25 2009-03-26 Mediatek Inc. Mash modulator and frequency synthesizer using the same
CN101588176A (zh) * 2009-06-18 2009-11-25 广州润芯信息技术有限公司 具有环路增益校正功能的锁相环频率综合器
CN101789770A (zh) * 2009-01-22 2010-07-28 联发科技股份有限公司 调谐数字补偿滤波器的方法、数字补偿滤波器和校准电路
CN101882928A (zh) * 2009-05-08 2010-11-10 联发科技股份有限公司 锁相环
US20110032013A1 (en) * 2010-07-19 2011-02-10 Analog Devices, Inc. Digital Phase-Locked Loop Clock System
EP2294596A1 (en) * 2008-06-02 2011-03-16 Richard Landry Gray Line syncronized electrical device and controlling method thereof
CN102122955A (zh) * 2010-12-07 2011-07-13 中国科学院半导体研究所 基于分数分频频率综合器的多标准i/q正交载波产生装置
US8010072B1 (en) * 2008-06-18 2011-08-30 Atheros Communications, Inc. Charge pump current compensation for phase-locked loop frequency synthesizer systems
WO2012012042A1 (en) * 2010-07-19 2012-01-26 Analog Devices, Inc. A digital phase-locked loop clock system
CN102394654A (zh) * 2011-10-10 2012-03-28 电子科技大学 一种适用于小数分频的δ-∑调制器
CN103001631A (zh) * 2011-09-16 2013-03-27 英飞凌科技奥地利有限公司 小数n锁相环路
US20140091843A1 (en) * 2012-10-02 2014-04-03 Xilinx, Inc. Plesiochronous clock generation for parallel wireline transceivers
US8953730B2 (en) * 2012-04-20 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Auto frequency calibration for a phase locked loop and method of use

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872532A (en) * 1994-09-30 1999-02-16 Kabushiki Kaisha Toshiba Selection apparatus
US6717998B2 (en) * 1999-12-13 2004-04-06 Matsushita Electric Industrial Co., Ltd. Frequency synthesizer apparatus equipped with fraction part control circuit, communication apparatus, frequency modulator apparatus, and frequency modulating method
US6584162B1 (en) * 2000-07-31 2003-06-24 Sigmatel, Inc. Method and apparatus sample rate conversions in an analog to digital converter
US6522275B2 (en) * 2001-02-08 2003-02-18 Sigmatel, Inc. Method and apparatus for sample rate conversion for use in an analog to digital converter
US6567027B2 (en) * 2001-02-08 2003-05-20 Sigmatel, Inc. Method and apparatus for analog to digital conversion utilizing a moving sum
US7042970B1 (en) * 2001-06-15 2006-05-09 Analog Devices, Inc. Phase frequency detector with adjustable offset
US6873213B2 (en) * 2001-10-02 2005-03-29 Nec Compound Semiconductor Devices, Ltd. Fractional N frequency synthesizer
WO2003039002A2 (en) * 2001-10-31 2003-05-08 Sirf Technologies, Inc. Fractional-r- frequency synthesizer
US6621353B2 (en) * 2001-11-07 2003-09-16 International Business Machines Corporation Phase locked loop reconfiguration
CA2480258C (en) * 2002-03-28 2013-08-20 Kaben Research Inc. Phase error cancellation circuit and method for fractional frequency dividers and circuits incorporating same
US20050186920A1 (en) * 2004-02-19 2005-08-25 Texas Instruments Incorporated Apparatus for and method of noise suppression and dithering to improve resolution quality in a digital RF processor
US7064591B1 (en) * 2004-05-11 2006-06-20 Rf Micro Devices, Inc. Coarse tuning for fractional-N synthesizers
DE102005029819B4 (de) * 2005-06-27 2010-03-18 Infineon Technologies Ag Sigma-Delta-Umsetzer und Verwendung desselben
KR100682279B1 (ko) * 2005-07-14 2007-02-15 (주)에프씨아이 주파수 합성기의 적응 주파수 조정장치
US7801262B2 (en) * 2005-10-19 2010-09-21 Texas Instruments Incorporated All digital phase locked loop architecture for low power cellular applications
US20080007365A1 (en) 2006-06-15 2008-01-10 Jeff Venuti Continuous gain compensation and fast band selection in a multi-standard, multi-frequency synthesizer
DE102006038020B4 (de) * 2006-08-14 2015-02-05 Infineon Technologies Ag Sigma-Delta Modulator
US8321489B2 (en) * 2006-09-15 2012-11-27 National Semiconductor Corporation Software reconfigurable digital phase lock loop architecture
US7570182B2 (en) * 2006-09-15 2009-08-04 Texas Instruments Incorporated Adaptive spectral noise shaping to improve time to digital converter quantization resolution using dithering
KR100847687B1 (ko) * 2006-10-20 2008-07-23 (주)에프씨아이 주파수합성기 및 주파수조절방법
US7649428B2 (en) * 2007-03-13 2010-01-19 Pine Valley Investments, Inc. Method and system for generating noise in a frequency synthesizer
US7809927B2 (en) * 2007-09-11 2010-10-05 Texas Instruments Incorporated Computation parallelization in software reconfigurable all digital phase lock loop
US8126401B2 (en) * 2008-06-30 2012-02-28 Texas Instruments Incorporated Transmitter PLL with bandwidth on demand
US8049540B2 (en) * 2008-09-19 2011-11-01 Analog Devices, Inc. Calibration system and method for phase-locked loops
US8299826B2 (en) * 2009-08-25 2012-10-30 Sitime Corporation Phase locked loop circuitry having switched resistor loop filter circuitry, and methods of operating same
US8228431B2 (en) * 2009-08-31 2012-07-24 Silicon Laboratories Inc. Digital phase lock loop configurable as a frequency estimator
US8339165B2 (en) * 2009-12-07 2012-12-25 Qualcomm Incorporated Configurable digital-analog phase locked loop
JP5834377B2 (ja) * 2010-01-13 2015-12-24 富士通株式会社 フィルタ回路
TW201126910A (en) 2010-01-20 2011-08-01 Univ Nat Chiao Tung Phase lock frequency synthesizer and circuit locking method thereof
US8179174B2 (en) * 2010-06-15 2012-05-15 Mstar Semiconductor, Inc. Fast phase locking system for automatically calibrated fractional-N PLL
US9344100B2 (en) * 2010-10-05 2016-05-17 Qualcomm Incorporated Reconfigurable local oscillator for optimal noise performance in a multi-standard transceiver
US9413362B2 (en) * 2011-01-18 2016-08-09 Peregrine Semiconductor Corporation Differential charge pump
US8451067B2 (en) * 2011-06-08 2013-05-28 Asahi Kasei Microdevices Corporation Variable modulus modulator for fractional-N frequency synthesizers
US8258835B1 (en) * 2011-06-15 2012-09-04 Asahi Kasei Microdevices Corporation Cancellation system for phase jumps at loop gain changes in fractional-N frequency synthesizers
US8933733B2 (en) * 2013-01-07 2015-01-13 Mediatek Singapore Pte. Ltd. Method and system for fast synchronized dynamic switching of a reconfigurable phase locked loop (PLL) for near field communications (NFC) peer to peer (P2P) active communications
US9577650B2 (en) * 2013-02-22 2017-02-21 Microchip Technology Incorporated Phase lock loop lock indicator
US8866519B1 (en) * 2013-02-28 2014-10-21 Pmc-Sierra Us, Inc. System and method for reducing spectral pollution in a signal
US8841948B1 (en) * 2013-03-14 2014-09-23 Xilinx, Inc. Injection-controlled-locked phase-locked loop
US9484936B2 (en) * 2015-02-25 2016-11-01 Freescale Semiconductor, Inc. Phase locked loop having fractional VCO modulation
DE102015103942A1 (de) * 2015-03-17 2016-09-22 Infineon Technologies Ag Frequenzrampenerzeugung
US10348310B1 (en) * 2018-05-30 2019-07-09 Xilinx, Inc. Programmable digital sigma delta modulator

Patent Citations (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010048329A1 (en) * 1999-01-29 2001-12-06 Sanyo Electric Co., Ltd. PLL device and programmable frequency-division device
US20040036539A1 (en) * 2001-02-22 2004-02-26 Markus Hammes Trimming method and trimming device for a PLL circuit for two-point modulation
CN1633745A (zh) * 2002-02-12 2005-06-29 因芬尼昂技术股份公司 具pll电路之单点调变器
US20050047384A1 (en) * 2003-08-27 2005-03-03 Wavion Ltd. WLAN capacity enhancement using SDM
US6995618B1 (en) * 2003-09-11 2006-02-07 Xilinx, Inc. VCO feedback loop to reduce phase noise
JP2006041580A (ja) * 2004-07-22 2006-02-09 Renesas Technology Corp 通信用半導体集積回路
US20070008199A1 (en) * 2005-07-11 2007-01-11 Texas Instruments Incorporated Negative contributive offset compensation in a transmit buffer utilizing inverse clocking
US7439812B1 (en) * 2005-09-30 2008-10-21 Cypress Semiconductor Corporation Auto-ranging phase-locked loop
WO2008047333A2 (en) * 2006-10-17 2008-04-24 University College Cork - National University Of Ireland, Cork A delta-sigma modulator
US20080266000A1 (en) * 2007-04-26 2008-10-30 Ngo Hung C Digital Frequency Multiplier Circuit
US20090079605A1 (en) * 2007-09-25 2009-03-26 Mediatek Inc. Mash modulator and frequency synthesizer using the same
EP2294596A1 (en) * 2008-06-02 2011-03-16 Richard Landry Gray Line syncronized electrical device and controlling method thereof
US8010072B1 (en) * 2008-06-18 2011-08-30 Atheros Communications, Inc. Charge pump current compensation for phase-locked loop frequency synthesizer systems
CN101789770A (zh) * 2009-01-22 2010-07-28 联发科技股份有限公司 调谐数字补偿滤波器的方法、数字补偿滤波器和校准电路
CN101882928A (zh) * 2009-05-08 2010-11-10 联发科技股份有限公司 锁相环
CN101588176A (zh) * 2009-06-18 2009-11-25 广州润芯信息技术有限公司 具有环路增益校正功能的锁相环频率综合器
US20110032013A1 (en) * 2010-07-19 2011-02-10 Analog Devices, Inc. Digital Phase-Locked Loop Clock System
WO2012012042A1 (en) * 2010-07-19 2012-01-26 Analog Devices, Inc. A digital phase-locked loop clock system
CN102122955A (zh) * 2010-12-07 2011-07-13 中国科学院半导体研究所 基于分数分频频率综合器的多标准i/q正交载波产生装置
CN103001631A (zh) * 2011-09-16 2013-03-27 英飞凌科技奥地利有限公司 小数n锁相环路
CN102394654A (zh) * 2011-10-10 2012-03-28 电子科技大学 一种适用于小数分频的δ-∑调制器
US8953730B2 (en) * 2012-04-20 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Auto frequency calibration for a phase locked loop and method of use
US20140091843A1 (en) * 2012-10-02 2014-04-03 Xilinx, Inc. Plesiochronous clock generation for parallel wireline transceivers

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
M.A.ALDAJANI;A.H.SAYED: "Stability and performance analysis of an adaptive sigma-delta modulator", 《IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II: ANALOG AND DIGITAL SIGNAL PROCESSING》 *
T. AKIS ZOURNTOS: "Robust delta-sigma modulators based on variable-structure control", 《ENGINEERING SOLUTIONS FOR THE NEXT MILLENNIUM. 1999 IEEE CANADIAN CONFERENCE ON ELECTRICAL AND COMPUTER ENGINEERING (CAT. NO.99TH8411)》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112514318A (zh) * 2018-05-29 2021-03-16 斯威特科技有限公司 用于多频带毫米波5g通信的宽频带锁相环
CN110581706A (zh) * 2018-06-08 2019-12-17 恩智浦有限公司 分频电路系统和方法

Also Published As

Publication number Publication date
US20160322979A1 (en) 2016-11-03
KR20170141794A (ko) 2017-12-26
EP3289687A1 (en) 2018-03-07
CN107534444B (zh) 2021-09-28
JP6663931B2 (ja) 2020-03-13
JP2018518886A (ja) 2018-07-12
WO2016176205A1 (en) 2016-11-03
KR102502245B1 (ko) 2023-02-20
US10623008B2 (en) 2020-04-14
EP3289687B1 (en) 2019-12-18

Similar Documents

Publication Publication Date Title
CN107534444A (zh) 为锁相环生成可重构的小数分频频率
EP2425533B1 (en) Supply-regulated phase-locked loop (pll) and method of using
US8461885B2 (en) Hybrid digital-analog phase locked loops
Wu et al. Method for a constant loop bandwidth in LC-VCO PLL frequency synthesizers
US9197224B2 (en) Circuits and methods for a combined phase detector
US5889437A (en) Frequency synthesizer with low jitter noise
CN111164894B (zh) 双路径数字时间转换器
CN109155631A (zh) 数字分数分频倍增的注入锁定振荡器
Chen et al. A clock generator with cascaded dynamic frequency counting loops for wide multiplication range applications
CN110572154B (zh) 用于环路电路的基于电压调节器的环路滤波器以及环路滤波方法
US8860482B1 (en) Techniques for adjusting gears of an oscillator
Yeh et al. 19.5 A 3.2 GHz digital phase-locked loop with background supply-noise cancellation
US7310021B2 (en) Phase-locked loop with tunable-transfer function
US8373511B2 (en) Oscillator circuit and method for gain and phase noise control
US8067988B2 (en) Low jitter and wide-range frequency synthesizer for low voltage operation
US7733137B2 (en) Design structures including multiple reference frequency fractional-N PLL (phase locked loop)
Park et al. Linear analysis of feedforward ring oscillators
Ghaffari et al. A novel wide-range delay cell for DLLs
Patel et al. Voltage controlled delay line with PFD for delay locked loop in CMOS 90nm technology
Shekhar et al. Design of 50 MHz PLL using indigenous SCL 180 nm CMOS Technology
Chattopadhyay et al. A 1.8 GHz Digital PLL in 65nm CMOS
Raphael et al. Programmable PLL-based frequency synthesizer: Modeling and design considerations
US20240223170A1 (en) Frequency multiplier calibration
Toihria et al. Design of an Effective Charge Pump-Phase Locked Loops Architecture for RF Applications
Ghasemzadeh et al. A novel method in fractional synthesizers for a drastic decrease in lock time

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant