CN110581706A - 分频电路系统和方法 - Google Patents

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哈维尔·毛里西奥·贝兰迪亚·托雷斯
塔里克·萨里科
梅丽娜·阿波斯托李杜
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Abstract

本公开的各方面涉及多模块分频。如可以根据本文中的一个或多个实施例实施，一种设备包括在电源轨之间具有三个或更少的竖直堆叠的晶体管的锁存电路系统，所述锁存电路系统进行操作以从输入信号提供输出信号，所述输出信号的频率是所述输入信号的频率的分割表示。脉冲加宽电路通过加宽所述输出信号的脉冲来修改所述输出信号，从而提供修改后输出信号。可以利用另一个锁存电路来执行所述修改后输出信号的进一步分频。相应的锁存电路系统可以用于在相应的分频下从输入信号选择性地提供分频输出信号。

Description

分频电路系统和方法
技术领域
各个实施例的各方面涉及用于提供分频的一种或多种方法和/或设备。这种方法可以实施以用于还实现了高频率的低功率分频。
背景技术
出于众多不同的目的，各种电路应用利用了分频电路。通常，分频电路提供是接收的输入信号的表示的输出信号，所述表示对所述接收的输入信号的频率进行了分割。这种电路可以用于模拟和数字应用，如用于通用通信电路系统、移动电话、汽车应用和射频(RF)传输。
一种类型的分频器电路包括多模块分频器，所述多模块分频器可以用于集成电路中作为例如锁相环(PLL)的子部件或者用于从高参考频率生成内部时钟。
虽然分频器非常有用，但具有某些限制。例如，一些分频器需要不期望的高功率量。这一限制对于移动电子装置和其它电池供电装置来说特别地累赘。虽然可以实现功率节省，但是所得到的信号处理可能会不准确，并且这种功率节省可能无法通过高频率信号来实现。
对于各种应用来说，这些和其它问题已经对分频器的效率和操作并且总体上对分频方法提出了挑战。
发明内容
根据本发明的第一方面，提供一种多模块分频器电路，包括：
第一锁存电路，所述第一锁存电路在电源轨之间具有N个竖直堆叠的晶体管，其中N小于或等于三，并且被配置和布置成提供输出信号；
第二锁存电路，所述第二锁存电路具有输入电路并且，所述输入电路被配置和布置成锁存从所述第一锁存电路的所述输出信号中导出的输入信号；以及
脉冲加宽电路，所述脉冲加宽电路被配置成修改从来自所述第一锁存电路的所述输出信号中导出的信号，以使所述第二锁存电路产生锁存操作，作为涉及所述第一锁存电路和所述第二锁存电路两者的多模块分频操作的一部分。
在一个或多个实施例中，所述第一锁存电路具有多个锁存器，每个锁存器具有不多于三个竖直堆叠的晶体管。
在一个或多个实施例中，所述第一锁存电路包括具有时钟输入端口、信号输入端口和信号输出端口的锁存单元，所述信号输出端口被配置成响应于所述时钟输入端口处的信号而提供对应于所述信号输入端口处的信号的锁存输出信号。
在一个或多个实施例中，所述第一锁存电路包括：
具有时钟输入端口、信号输入端口和信号输出端口的多个锁存单元，所述信号输出端口被配置成响应于所述时钟输入端口处的信号而提供对应于所述信号输入端口处的信号的锁存输出信号；并且
其中所述锁存单元中的至少两个锁存单元用与门来修改。
在一个或多个实施例中，所述脉冲加宽电路被配置成通过拉伸或延迟所述信号来修改从来自所述第一锁存电路的所述输出信号中导出的所述信号。
在一个或多个实施例中，所述第一锁存电路是具有多个锁存器的分频器电路的一部分，其中一个锁存器包括所述第一锁存电路。
在一个或多个实施例中，所述第一锁存电路被配置和布置成基于提供到所述第一锁存电路的输入选择信号将进入信号的频率除以两个或更多个不同整数中选定的一个整数。
在一个或多个实施例中，所述第一锁存电路和所述第二锁存电路是分频器电路，每个分频器电路被配置和布置成将输入到所述分频器电路的信号的频率除以整数。
在一个或多个实施例中，相应的锁存电路被配置和布置成基于提供到每个锁存电路的输入选择信号的相应组合将输入到所述第一锁存电路的信号的频率除以多个不同的值，所得分频信号在所述第二锁存电路的输出端处提供。
在一个或多个实施例中，所述脉冲加宽电路与所述第一锁存电路一起被配置和布置成通过加宽所述第一锁存电路的所述输出信号的脉冲并促进了所述第二锁存电路的检测加宽脉冲的能力来修改从第一锁存电路的所述输出信号中导出的所述信号。
在一个或多个实施例中，所述第一锁存电路包括：
输入锁存电路；
输出锁存电路，所述输出锁存电路具有连接以接收所述输入锁存电路的输出的输入端口；以及
反馈回路，所述反馈回路包括连接以接收所述输出锁存电路的输出的第一反馈锁存电路和具有连接以接收所述第一反馈锁存电路的输出的输入端口的第二反馈锁存电路，所述第二反馈锁存电路具有连接到所述输入锁存电路的输入端的输出端。
在一个或多个实施例中，所述输入锁存电路、所述输出锁存电路、所述第一反馈锁存电路和所述第二反馈锁存电路包括D锁存器，并且
所述输入锁存电路、所述第一反馈锁存电路和所述第二反馈锁存电路各自具有连接到其D锁存器的D输入端口的与门。
在一个或多个实施例中，所述多模块分频器电路进一步包括反馈电路，所述反馈电路被配置和布置成从所述第二锁存电路向所述第一锁存电路提供反馈信号，所述第一锁存电路被配置和布置成在所述反馈信号存在的情况下除以第一整数并且在所述反馈信号不存在的情况下除以第二整数。
根据本发明的第二方面，提供一种设备，包括：
锁存电路，所述锁存电路在电源轨之间具有N个竖直堆叠的晶体管，其中N小于或等于三，并且被配置和布置成：
接收具有频率的输入信号；
基于控制信号选择至少两个整数中的一个整数用于分频；
将所述输入信号的所述频率除以所述至少两个整数中选定的一个整数，以提供输出信号作为所述输入信号的分频表示；以及
脉冲加宽电路，所述脉冲加宽电路被配置成通过加宽所述输出信号的脉冲来修改所述输出信号。
在一个或多个实施例中，所述设备进一步包括至少一个另外的锁存电路，所述至少一个另外的锁存电路被配置和布置成从所述锁存电路接收所述输出信号并且对所述输出信号的频率进行分割以提供另一个输出信号，所述另一个输出信号的频率是来自所述锁存电路的所述输出信号的所述频率的分割表示。
根据本发明的第三方面，提供一种用于多模块分频的方法，所述方法包括：
使用在电源轨之间具有N个竖直堆叠的晶体管的第一锁存电路从输入信号提供输出信号，其中N小于或等于三；
用脉冲加宽电路修改从来自所述第一锁存电路的所述输出信号中导出的信号，其中提供了修改后输出信号；以及
将所述修改后输出信号锁存在具有输入电路的第二锁存电路中，所述输入电路被配置成从所述脉冲加宽电路接收所述修改后输出信号，作为涉及所述第一锁存电路和所述第二锁存电路的多模块分频操作的一部分。
在一个或多个实施例中，所述第一锁存电路具有多个锁存器，每个锁存器具有不多于三个竖直堆叠的晶体管。
在一个或多个实施例中，使用所述第一锁存电路从第一输入信号提供所述输出信号包括基于输入选择信号将所述输入信号的所述频率除以两个或更多个不同整数中的一个整数。
在一个或多个实施例中，使用所述第一锁存电路从所述第一输入信号提供所述输出信号包括对所述输入信号的所述频率进行分割以提供所述输出信号作为所述输入信号的分频表示，并且
将所述修改后输出信号锁存在所述第二锁存电路中包括对所述修改后输出信号的频率进行分割以提供另一个输出信号作为所述修改后输出信号的分频表示。
在一个或多个实施例中，用所述脉冲加宽电路来修改从所述输出信号中导出的所述信号包括将从所述输出信号中导出的所述信号加宽到宽得足以促进所述修改后输出信号的后续锁存的宽度。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
结合附图考虑以下详细描述，可以更全面地理解各个示例实施例，在附图中：
图1A示出了根据本公开的分频器设备；
图1B示出了根据本公开的如可以用图1A实施的分频器单元；
图2A示出了根据本公开的分频器电路；
图2B示出了根据本公开的可以结合图2A实施的锁存电路；
图2C示出了根据本公开的可以结合图2A实施的锁存电路；
图3示出了如可以根据本公开的一个或多个方面实施的脉冲加宽电路；并且
图4示出了如可以根据本公开的一个或多个方面实施的输入信号、输出信号和脉冲加宽输出信号的曲线。
虽然本文所讨论的各个实施例适于修改和可替代形式，但是各个实施例的各方面已经通过举例示出在附图中并且将进行详细描述。然而，应理解，此举并不旨在将本公开限制于所描述的特定实施例。相反，旨在涵盖落入本公开的范围内的包括权利要求书中限定的方面的所有修改、等等效物和替代性方案。另外，如贯穿本申请使用的，术语“示例/例子(example)”仅是说明性的而非限制性的。
具体实施方式
本公开的各方面被认为适用于涉及分频的各种不同类型的设备、系统和方法。在某些实施方案中，本公开的各方面已经被示出为在用选择性实施方案对进入信号的频率进行分割的上下文中使用时是有益的，所述选择性实施方案用于选择被进入信号的频率除的因子。在一些实施例中，相应的锁存电路用脉冲加宽电路实施，所述脉冲加宽电路加宽锁存电路中的一个电路的分频输出的脉冲并将加宽的分频输出提供到锁存电路中的另一个电路作为输入。执行脉冲加宽以提供足以确保锁存电路中的另一个电路可以确实锁存加宽的分频输出的脉冲宽度。结合这一方法，已经认识到/发现，可以利用具有相对较低(例如，三个或更少)数量的晶体管的锁存电路来提供使用相对较低功率的高频输出信号，同时确保高频输出信号具有允许可靠地锁存高频输出信号的脉冲。锁存电路中的第二个电路可以对加宽的分频输出的频率进行分割。虽然不一定如此限制，但是可以通过以下对使用示例性上下文的非限制性示例的讨论来了解各个方面。
在某些实施例中，一种类型的D锁存器和多模块分频器以高频率和低功率进行操作。电路采用当前技术以仅比电流模式逻辑(CML)分频器或AB类分频器低一小部分的频率进行操作并且消耗显著较低的功率。这种实施例适用于具有低电源电压的先进CMOS技术。
如本文所公开的各种电路可以用在锁相环(PLL)中，如涉及高频率/低功率操作的那些(例如，在功耗低于5mA的45nm的CMOS中高达约13GHz的频率)。这种方法可以与雷达系统的啁啾发生器、UWB范围测量电路、无线收发器和蜂窝收发器一起使用。12GHz的操作频率在45nm CMOS技术中是可能的并且可以通过技术进行缩放。
因此，在以下描述中，阐述了各种具体细节以描述本文所呈现的具体例子。然而，对于本领域技术人员来说应当显而易见的是，可以在没有下文给出的所有具体细节的情况下实践一个或多个其它例子和/或这些例子的变型。在其它情况下，并未详细描述公知特征，以免模糊本文中对例子的描述。为了便于说明，可以在不同的图中使用相同的附图标记来指代相同元件或相同元件的另外的实例。而且，尽管在某些情况下可以在各个附图中描述方面和特征，但是应了解，来自一个附图或实施例的特征可以与另一个附图或实施例的特征组合，即使所述组合并未明确地示出或明确地描述为组合。
根据一个或多个实施例，多模块分频器电路包括第一锁存电路和第二锁存电路以及脉冲加宽电路。第一锁存电路在电源轨之间具有三个或更少的竖直堆叠的晶体管。第二锁存电路被配置成锁存从第一锁存电路的输出信号中导出的输入信号，所述输出信号由脉冲加宽电路进行修改。例如，根据上述认识/发现，脉冲加宽电路可以修改来自第一锁存电路的输出信号，以促进第二锁存电路中的锁存操作。可以执行这些方法作为涉及第一锁存电路和第二锁存电路的多模块分频操作的一部分。
在一些实施例中，反馈电路将反馈信号从第二锁存电路提供到第一锁存电路。第一锁存电路通过在反馈信号存在的情况下除以第一整数并且在反馈信号不存在的情况下除以第二整数来对反馈电路进行响应。
第一锁存电路可以通过各种方式实施。例如，第一锁存电路可以包括多个锁存器，每个锁存器具有不多于三个竖直堆叠的晶体管。这种电路可以是具有包括第一锁存电路的多个锁存器的分频器电路的一部分。在一些实施例中，第一锁存电路包括具有时钟输入端口、信号输入端口和信号输出端口的锁存单元，所述信号输出端口响应于时钟输入端口处的信号而提供对应于信号输入端口处的信号的锁存输出信号。对于一个或多个实施例，第一锁存电路可以包括具有时钟输入端口、信号输入端口和信号输出端口的多个锁存单元(其中两个或更多个锁存单元用与门进行修改)，所述信号输出端口响应于时钟输入端口处的信号而提供对应于信号输入端口处的信号的锁存输出信号。在一些实施例中，第一锁存电路进行操作以将进入信号的频率除以两个或更多个不同整数中选定的一个整数，所述两个或更多个不同整数是基于提供到第一锁存电路的输入选择信号选择的。
在特定实施例中，第一锁存电路包括输入锁存电路、输出锁存电路和反馈回路。输出锁存电路连接以接收输入锁存电路的输出的输入端口。反馈回路包括第一反馈锁存电路和第二反馈锁存电路，所述第一反馈锁存电路被连接以接收输出锁存电路的输出，所述第二反馈锁存电路具有被连接以接收第一反馈锁存电路的输出的输入端口。第二反馈锁存电路具有连接到输入锁存电路的输入端的输出端。在一些实施方案中，输入锁存电路、输出锁存电路、第一反馈锁存电路和第二反馈锁存电路包括D锁存器。输入锁存电路、第一反馈锁存电路和第二反馈锁存电路各自另外具有连接到其D锁存器的D输入端口的与门。
第一锁存电路和第二锁存电路可以例如实施为分频器电路，每个分频器电路被配置成将输入到分频器电路的信号的频率除以整数。在一些实施方案中，相应的锁存电路基于提供到每个锁存电路的输入选择信号的相应组合将输入到第一锁存电路的信号的频率除以多个不同的值。所得分频信号在第二锁存电路的输出端处提供。
脉冲加宽电路可以通过各种方式实施。在一些实施例中，脉冲加宽电路被配置成通过拉伸或延迟信号来修改从来自第一锁存电路的输出信号中导出的信号。在特定实施例中，脉冲加宽电路与第一锁存电路一起操作，以通过加宽第一锁存电路的输出信号的脉冲来修改从第一锁存的输出信号中导出的信号，并且其中促进了第二锁存电路的检测加宽脉冲的能力。
各个实施例涉及用于多模块分频的方法，所述方法可以例如使用如本文所表征的设备。使用在电源轨之间具有三个或更少的竖直堆叠的晶体管的第一锁存电路从输入信号提供输出信号。第一锁存电路可以例如用多个锁存器来说实施，每个锁存器具有不多于三个竖直堆叠的晶体管。利用脉冲加宽电路修改从来自第一锁存电路的输出信号中导出的信号，以提供具有加宽脉冲的修改后输出信号。与上述发现/认识一致，在这方面加宽脉冲可以促进信号随后被锁存的能力(例如，通过加宽到宽得足以促进随后锁存修改后输出信号的宽度)。因此，修改后输出信号被锁存在第二锁存电路中，作为涉及第一锁存电路和第二锁存电路的多模块分频操作的一部分。在某些实施例中，基于输入选择信号，输入信号的频率被两个或更多个不同整数中的一个整数除尽。
在一些实施例中，使用第一锁存电路从第一输入信号提供输出信号，以分割输入信号的频率，从而提供输出信号作为输入信号的分频表示。然后，修改后输出信号的频率通过第二锁存电路进行分割，以提供另一个输出信号作为修改后输出信号的分频表示。
现在转到附图，图1A示出了根据本公开的分频器设备100。设备100包括锁存电路系统110、112、114和116以及脉冲加宽电路系统120，所述脉冲加宽电路系统120加宽来自锁存电路系统110的输出信号fo1中的脉冲并且提供输出信号fo1*作为其脉冲加宽版本、作为锁存电路系统112的输入。与上述认识/发现一致，加宽脉冲允许锁存电路系统112适当地锁存信号fo1*，同时也有助于在锁存电路系统110处使用相对较低的功率。
在一些实施方案中，设备100中的锁存电路系统用位po、p1...pn-2和pn-1来编程。mod信号从较低频率单元向较高频率单元“传播”一次。最后一个单元的输出端处的周期相比于输入信号的周期的等式可以如下实施：
Tout＝(2n+2n-1pn-1+2n-2pn-2+...+2p1+p0)Tin.
锁存电路112、114和116中的一个或多个锁存电路可以例如利用基于以下文献中公开的电路元件部分的电路元件部分：B.Razavi，《RF微电子学(RF Microelectronics)》(第2版)(普伦蒂斯·霍尔出版社通信工程和新兴技术系列(Prentice HallCommunications Engineering and Emerging Technologies Series))第2版，上萨德尔里弗(Upper Saddle River)，新泽西州，美国：普伦蒂斯·霍尔出版社(Prentice HallPress)，2011，所述文献通过引用全部结合在此。
图1B示出了根据本公开的如可以用图1A实施的分频器单元130。例如，单元130可以用锁存电路112、114和116中的一个或多个锁存电路来实施，锁存电路110以更高的频率实施。单元130包括耦合到用于操作单元的时钟输入端的晶体管131、串联的一组晶体管132和133、并联的一组晶体管134和135、以及锁存电路136和137。
图2A示出了根据本公开的分频器电路200。分频器电路200可以例如用于图1A中的锁存电路110。分频器电路200包括锁存器210和220以及反馈锁存器212和214。锁存器210以及反馈锁存器212和214中的每一个用与门和其各自的D输入来进行修改。
在设备200中，当信号P和modi都被启用时，信号fo的频率等于输入信号频率fi分频器的三分之一。如果信号modi或P中的任何一个被禁用，则设备200表现得像除以2分频器。信号modi通过在较低频率下操作的先前单元启用，并且2/3分频器单元生成modo作为较高频率单元的输入信号。例如，如果实施为图1A中的锁存电路112，则modi可以作为mod2收容，并且modo可以作为mod1提供。
图2B示出了根据本公开的可以结合图2A实施(例如，如单元210那样)的锁存电路210。锁存电路210也可以用图1A中的锁存电路110实施。电路211是电路210的等效表示。锁存电路210包括用于Q和QN的反向路径，所述反向路径包括连接到上电源轨的时钟输入晶体管212以及彼此并联并与时钟晶体管212串联的晶体管214和215。时钟输入晶体管213也连接到上电源轨，晶体管216和217彼此并联并且与时钟输入晶体管213并联。电路218锁存由此提供的值。
图2C示出了根据本公开的可以结合图2A中的单元220实施的锁存电路220。在221处示出了等效电路。锁存电路220另外可以与图1A中的锁存电路110、112、114和116中的一个或多个锁存电路相结合地使用。锁存电路220包括QN处的晶体管222和224以及Q处的晶体管225和227，电路228可操作用于锁存其中的值。
图3示出了如可以根据本公开的一个或多个方面实施的脉冲加宽电路300。例如，脉冲加宽电路300可以实施为图1A中的脉冲加宽电路120或用图1A中的脉冲加宽电路120来实施。脉冲加宽电路300包括连接在上轨道318与接地之间的晶体管310到317。
图4示出了如可以根据本公开的一个或多个方面实施的输入信号fin_0/fin_180、输出信号fout_0/fout_180和脉冲加宽输出信号fout_0*/fout_180*的曲线。脉冲加宽输出信号可以例如使用图1A中的脉冲加宽电路系统120和/或图3中的脉冲加宽电路300来提供。相应的输入信号fin_0/fin_180和输出信号fout_0/fout_180可以对应于锁存电路系统110的输入信号和输出信号以及从脉冲加宽电路系统120提供的脉冲加宽输出信号fout_0*/fout_180*。
基于以上讨论和说明，本领域技术人员应容易认识到，可以对各个实施例进行各种修改和改变而不严格遵循本文所示出和描述的示例性实施例和应用。例如，可以组合替代性电路系统以提供与所公开的电路系统类似的功能。这种修改并未脱离本公开的各个方面的真实精神和范围，包括权利要求书中阐述的方面。

Claims (10)

1.一种多模块分频器电路，其特征在于，包括：
第一锁存电路，所述第一锁存电路在电源轨之间具有N个竖直堆叠的晶体管，其中N小于或等于三，并且被配置和布置成提供输出信号；
第二锁存电路，所述第二锁存电路具有输入电路并且，所述输入电路被配置和布置成锁存从所述第一锁存电路的所述输出信号中导出的输入信号；以及
脉冲加宽电路，所述脉冲加宽电路被配置成修改从来自所述第一锁存电路的所述输出信号中导出的信号，以使所述第二锁存电路产生锁存操作，作为涉及所述第一锁存电路和所述第二锁存电路两者的多模块分频操作的一部分。
2.根据权利要求1所述的多模块分频器电路，其特征在于，所述第一锁存电路包括具有时钟输入端口、信号输入端口和信号输出端口的锁存单元，所述信号输出端口被配置成响应于所述时钟输入端口处的信号而提供对应于所述信号输入端口处的信号的锁存输出信号。
3.根据权利要求1所述的多模块分频器电路，其特征在于，所述第一锁存电路包括：
具有时钟输入端口、信号输入端口和信号输出端口的多个锁存单元，所述信号输出端口被配置成响应于所述时钟输入端口处的信号而提供对应于所述信号输入端口处的信号的锁存输出信号；并且
其中所述锁存单元中的至少两个锁存单元用与门来修改。
4.根据权利要求1所述的多模块分频器电路，其特征在于，所述脉冲加宽电路被配置成通过拉伸或延迟所述信号来修改从来自所述第一锁存电路的所述输出信号中导出的所述信号。
5.根据权利要求1所述的多模块分频器电路，其特征在于，所述第一锁存电路被配置和布置成基于提供到所述第一锁存电路的输入选择信号将进入信号的频率除以两个或更多个不同整数中选定的一个整数。
6.根据权利要求1所述的多模块分频器电路，其特征在于，所述第一锁存电路包括：
输入锁存电路；
输出锁存电路，所述输出锁存电路具有连接以接收所述输入锁存电路的输出的输入端口；以及
反馈回路，所述反馈回路包括连接以接收所述输出锁存电路的输出的第一反馈锁存电路和具有连接以接收所述第一反馈锁存电路的输出的输入端口的第二反馈锁存电路，所述第二反馈锁存电路具有连接到所述输入锁存电路的输入端的输出端。
7.根据权利要求1所述的多模块分频器电路，其特征在于，进一步包括反馈电路，所述反馈电路被配置和布置成从所述第二锁存电路向所述第一锁存电路提供反馈信号，所述第一锁存电路被配置和布置成在所述反馈信号存在的情况下除以第一整数并且在所述反馈信号不存在的情况下除以第二整数。
8.一种设备，其特征在于，包括：
锁存电路，所述锁存电路在电源轨之间具有N个竖直堆叠的晶体管，其中N小于或等于三，并且被配置和布置成：
接收具有频率的输入信号；
基于控制信号选择至少两个整数中的一个整数用于分频；
将所述输入信号的所述频率除以所述至少两个整数中选定的一个整数，以提供输出信号作为所述输入信号的分频表示；以及
脉冲加宽电路，所述脉冲加宽电路被配置成通过加宽所述输出信号的脉冲来修改所述输出信号。
9.一种用于多模块分频的方法，其特征在于，所述方法包括：
使用在电源轨之间具有N个竖直堆叠的晶体管的第一锁存电路从输入信号提供输出信号，其中N小于或等于三；
用脉冲加宽电路修改从来自所述第一锁存电路的所述输出信号中导出的信号，其中提供了修改后输出信号；以及
将所述修改后输出信号锁存在具有输入电路的第二锁存电路中，所述输入电路被配置成从所述脉冲加宽电路接收所述修改后输出信号，作为涉及所述第一锁存电路和所述第二锁存电路的多模块分频操作的一部分。
10.根据权利要求9所述的方法，其特征在于，用所述脉冲加宽电路来修改从所述输出信号中导出的所述信号包括将从所述输出信号中导出的所述信号加宽到宽得足以促进所述修改后输出信号的后续锁存的宽度。
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