CN112514318A - 用于多频带毫米波5g通信的宽频带锁相环 - Google Patents

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CN112514318A CN201980050443.2A CN201980050443A CN112514318A CN 112514318 A CN112514318 A CN 112514318A CN 201980050443 A CN201980050443 A CN 201980050443A CN 112514318 A CN112514318 A CN 112514318A
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Abstract

根据一个实施例，锁相环(PLL)电路包括：第一压控振荡器(VCO)，用于生成具有第一频率的第一信号；以及第二VCO，用于生成具有第二频率的第二信号。PLL电路包括：复用器，其耦接至第一VCO、第二VCO和反馈环路。PLL电路包括：控制逻辑，用于使用复用器来选择第一VCO或第二VCO，以使用反馈环路来反馈信号；以及相频检测器，其耦接至第一VCO、第二VCO和反馈环路，其中，相频检测器被配置为接收参考信号和反馈信号，以使用参考信号和反馈信号来跟踪所生成的第一信号或第二信号的频率和相位。

Description

用于多频带毫米波5G通信的宽频带锁相环
技术领域
本发明的实施例通常涉及无线通信装置。更具体地，本发明的实施例涉及通信装置的宽频带锁相环(PLL)。
背景技术
5G通信在从约18.5GHz至41.5GHz的多频带频率范围内操作。多频带频率操作需要无线收发器通信装置中的可以在两个或更多频带(例如，18.5GHz至26.5GHz、31.5GHz至41.5GHz等)中操作的PLL。传统的5G通信PLL可以直接在单个集成电路(IC)芯片上或者在多芯片模块(MCM)上组装多个窄频带PLL以在多个频带操作。然而，这种方法由于过多的芯片/模块面积而成本高。
可选方法是使用高阶谐波频率(例如，二次、三次、四次谐波频率)作为输出信号。这种方法虽然减少了5G宽带通信系统中PLL的数量，然而需要额外的滤波器和放大器来选择高阶谐波和放大高阶谐波信号，以提供期望的功率输出来驱动后续电路级。此外，高阶谐波信号的频率被限制为一次谐波频率的某些倍数。
附图说明
在附图的图中，通过示例而非限制的方式示出本发明的实施例，在附图中，类似的附图标记指示相似的元素。
图1是示出根据一个实施例的无线通信装置的示例的框图。
图2是示出根据一个实施例的RF前端集成电路的示例的框图。
图3是示出根据一个实施例的RF前端集成电路的框图。
图4是示出根据一个实施例的锁相环电路的示例的框图。
图5是示出根据一个实施例的在22GHz处的双频带PLL电路的相位噪声的示例仿真的框图。
图6是示出根据一个实施例的在36GHz处的双频带PLL电路的相位噪声的示例仿真的框图。
图7是示出根据一个实施例的双电压控制振荡器(VCO)电路的示例的框图。
图8是图7的双VCO电路的双电感电路的电感值的示例仿真图。
图9是图7的双VCO电路的Q的示例仿真图。
图10A是示出根据一个实施例的用于18.5GHz至26.5GHz频带的VCO缓冲器输出网络电路的示例的框图。
图10B是示出图10A的VCO缓冲器输出网络电路的变压器电路的3D EM模型的立体图的框图。
图11A是图10A的双VCO电路的VCO缓冲器输出网络电路的输出阻抗值的示例仿真图。
图11B是图10A的VCO缓冲器输出网络电路的功率损耗值的示例仿真图。
图12A是示出根据一个实施例的用于31.5GHz至41.5GHz的频带的VCO缓冲器输出网络电路的示例的框图。
图12B是示出图12A的VCO缓冲器输出网络电路的变压器电路的3D EM模型的立体图的框图。
图13A是图12A的双VCO电路的VCO缓冲器输出网络电路的输出阻抗值的示例仿真图。
图13B是图12A的VCO缓冲器输出网络电路的功率损耗值的示例仿真图。
图14是示出根据一个实施例的相频检测器(PFD)电路的示例的框图。
图15是示出根据一个实施例的电荷泵电路的示例的框图。
具体实施方式
将参考以下所讨论的详情描述本发明的各种实施例和方面，并且附图将示出各种实施例。以下的描述和附图是对本发明的说明并且不应被解释为限制本发明。描述了许多具体详情以提供对本发明的各种实施例的透彻理解。然而，在某些情况下，未描述总所周知的或常规的详情，以提供本发明的实施例的简明讨论。
说明书中对“一个实施例”或“实施例”的引用意指结合该实施例所描述的具体特征、结构或特性可以包括在本发明的至少一个实施例中。短语“在一个实施例中”在本说明书中的各个地方的出现不一定全部是指相同的实施例。
注意，在实施例的相应附图中，信号用线表示。一些线可能更粗，以指示更多的组成信号路径，以及/或者一些线在一个或多个端部具有箭头，以指示主要信息流方向。这样的指示并不旨在是限制性的。相反，这些线与一个或多个典型实施例结合地使用以更容易地理解电路或逻辑单元。如由设计需求或偏好所指示的，任何所表示的信号可以实际上包括可以在任一方向上行进且可以用任何合适类型的信号方案实现的一个或多个信号。
贯穿本说明书，并且在权利要求书中，术语“连接(connect)”意指所连接的东西之间的在没有任何中间装置的情况下的直接电连接。术语“耦接(couple)”意指所连接的东西之间的直接电连接，或者通过一个或多个无源或有源中间装置的间接连接。术语“电路”意指被布置成彼此协作以提供期望功能的一个或多个无源和/或有源组件。术语“信号”意指至少一个电流信号、电压信号或数据/时钟信号。“a”、“an”和“the”的含义包括复数引用。“在…中”的含义包括“在…中”和“在…上”。
如这里所使用的，除非另有规定，否则使用序数形容词“第一”、“第二”、和“第三”等来描述共同对象仅指示类似对象的不同实例被提及，并且不旨在暗示如此描述的对象在时间上、空间上、按排名或以任何其它方式必须处于给定序列中。这里的术语“基本上”是指在目标的10％内。
出于这里描述的实施例的目的，除非另有规定，否则这些晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极端子、源极端子、栅极端子和体块端子。源极端子和漏极端子可以是相同的端子并且在这里可互换地使用。本领域技术人员将认识到在不背离本发明的范围的情况下，可以使用其它晶体管，例如，双极结型晶体管—BJT PNP/NPN、BiCMOS、CMOS等。
在一些实施例中，PLL电路可以包括一个或多个(例如，双)VCO。一个或多个VCO可以共享相频检测器(PFD)、电荷泵(ICP)和三阶LPF。一个或多个VCO中的各个VCO可以生成用于5G通信的多频带收发器的单独的LO信号(例如，在一个或多个LO频率处)。基于多个VCO的PLL占据小的区域，并且可以在没有额外的滤波器和/或放大器的情况下向后续电路级提供足够的功率。
根据第一方面，一种锁相环(PLL)电路，其包括：第一压控振荡器(VCO)，用于生成具有在第一频带中的第一频率的第一信号；以及第二VCO，用于生成具有在第二频带中的第二频率的第二信号，其中，第二频带是与第一频带不同的频带。PLL电路包括：复用器，其耦接至第一VCO、第二VCO和反馈环路。PLL电路包括：控制逻辑，用于使用复用器来选择第一VCO或第二VCO，以使用反馈环路反馈与第一VCO或第二VCO相关联的信号；以及相频检测器，其耦接至第一VCO、第二VCO和反馈环路，其中，该相频检测器被配置为接收参考信号和反馈信号，以使用该参考信号和该反馈信号来跟踪所生成的第一信号或第二信号的频率和/或相位。
在一个实施例中，PLL电路生成具有第一频率的第一LO或具有第二频率的第二LO，其中第一频率和第二频率这两者都是一次谐波。注意，与较高频率处的较高谐波相比，第一谐波(或基频/固有频率/谐波)是由物体的周期波形或振荡产生的最低频率。在一个实施例中，第一频率范围约为18.5GHz至26.5GHz，以及第二频率范围约为31.5GHz至41.5GHz。
在一个实施例中，PLL电路还包括：第一电流模型逻辑(CML)分频器电路，其耦接在第一VCO与复用器之间；以及第二CML分频器电路，其耦接在第二VCO与复用器之间。在另一实施例中，第一或第二CML分频器电路是1/16分频器。在另一实施例中，PLL电路还包括：第一数字分频器电路，其耦接在第一CML与复用器之间；以及第二数字分频器电路，其耦接在第二CML与复用器之间。在一个实施例中，第一数字分频器电路或第二数字分频器电路可从1/16至1/63分频中选择。
在一个实施例中，PLL电路还包括：低通滤波器，其耦接在相频检测器与第一VCO和第二VCO之间，其中，低通滤波器是三阶低通滤波器。在另一实施例中，三阶低通滤波器包括具有三个单独的谐振频率的无源电阻器-电容器网络。在另一实施例中，控制逻辑还禁用第一VCO和第二VCO中未被选择的VCO。
根据第二方面，一种射频(RF)前端电路，其包括：用于生成LO信号的锁相环电路，该锁相环电路包括：第一压控振荡器(VCO)，用于生成具有在第一频带中的第一频率的第一信号；以及第二VCO，用于生成具有在第二频带中的第二频率的第二信号，其中，第二频带是与第一频带不同的频带。PLL电路包括：复用器，其耦接至第一VCO、第二VCO和反馈环路。PLL电路包括：控制逻辑，用于使用复用器来选择第一VCO或第二VCO，以使用反馈环路反馈与第一VCO或第二VCO相关联的信号；以及相频检测器，其耦接至第一VCO、第二VCO和反馈环路，其中，该相频检测器被配置为接收参考信号和反馈信号，以使用该参考信号和该反馈信号来跟踪所生成的第一信号或第二信号的频率和/或相位。
根据第三方面，一种双压控振荡器(VCO)电路，其包括用于生成具有在第一频带中的第一频率的第一信号的第一VCO电路，该第一VCO电路包括：第一可变电容器，其具有输入节点、第一输出节点和第二输出节点；第二可变电容器，其与该第一可变电容器并联耦接；第一晶体管，其具有第一漏极端子、第一栅极端子和第一源极端子，其中，该第一漏极端子耦接至该第一输出节点，该第一栅极端子耦接至该第二输出节点，并且该第一源极端子耦接至接地节点；以及第二晶体管，其具有第二漏极端子、第二栅极端子和第二源极端子，其中，该第二漏极端子耦接至该第二输出节点，并且该第二栅极端子耦接至该第一输出节点，并且该第二源极端子耦接至该接地节点。该双VCO电路包括用于生成具有在第二频带中的第二频率的第二信号的第二VCO电路，该第二VCO电路包括：第三可变电容器，其具有第三输出节点和第四输出节点；第四可变电容器，其与该第三可变电容器并联耦接；第三晶体管，其具有第三漏极端子、第三栅极端子和第三源极端子，其中，该第三漏极端子耦接至该第三输出节点，该第三栅极端子耦接至该第四输出节点，并且该第三源极端子耦接至该接地节点；以及第四晶体管，其具有第四漏极端子、第四栅极端子和第四源极端子，其中，该第四漏极端子耦接至该第四输出节点，该第四栅极端子耦接至该第三输出节点，并且该第四源极端子耦接至该接地节点。该双VCO电路包括：第一电感器，其耦接在第一输出节点与第二输出节点之间以与第一可变电容器和第二可变电容器在第一频率处谐振；以及第二电感器，其耦接在第三输出节点与第四输出节点之间以与第三可变电容器和第四可变电容器在第二频率处谐振。
在一个实施例中，第一电感器和第二电感器这两者都是环形电感器，并且第一电感器与第二电感器的区域重叠，使得第一电感器和第二电感器一起具有单个电感器的占用面积。在一个实施例中，第一频率范围约为18.5GHz至26.5GHz，以及第二频率范围约为31.5GHz至41.5GHz。
在一个实施例中，该双VCO电路还包括：第一缓冲器输出网络电路，其耦接在该第一输出节点与该第二输出节点之间；以及第二缓冲器输出网络电路，其耦接在该第三输出节点与第四第二输出节点之间。在另一实施例中，第一缓冲器输出网络和第二缓冲器输出网络是二阶输出网络。在另一实施例中，第一缓冲器输出网络和第二缓冲器输出网络分别包括第一变压器和第二变压器。
在另一实施例中，第一变压器具有漏电感和磁电感，其与由第一变压器看到的寄生电容和第一变压器的次级绕组的电容一起在第三频率和第四频率处谐振。在另一实施例中，第二变压器具有漏电感和磁电感，其与由第二变压器看到的寄生电容和第二变压器的次级绕组的电容一起在第五频率和第六频率处谐振。
在一个实施例中，其中，该第一变压器和该第二变压器各自具有约1至1.5的变压器比。在另一实施例中，第一晶体管、第二晶体管、第三晶体管和第四晶体管包括与包含双VCO电路的锁相环电路的其它晶体管相比栅极长度更大的晶体管。在另一实施例中，第一VCO被启用而第二VCO被禁用，或者第一VCO被禁用而第二VCO被启用。
根据第四方面，PLL电路包括用于生成均处于固有频率/基频或第一谐波频率的两个单独的信号的双压控振荡器(VCO)电路。双压控振荡器(VCO)电路包括用于生成第一频率的第一信号的第一VCO电路和用于生成第二频率的第二信号的第二VCO电路。第一VCO电路包括：第一可变电容器，其具有第一输出节点和第二输出节点；第二可变电容器，其与该第一可变电容器并联耦接；第一晶体管，其具有第一漏极端子、第一栅极端子和第一源极端子，其中，该第一漏极端子耦接至该第一输出节点，该第一栅极端子耦接至该第二输出节点，并且该第一源极端子耦接至接地节点；以及第二晶体管，其具有第二漏极端子、第二栅极端子和第二源极端子，其中，该第二漏极端子耦接至该第二输出节点并且该第二栅极端子耦接至该第一输出节点，以及该第二源极端子耦接至该接地节点。该第二VCO电路包括：第三可变电容器，其具有第三输出节点和第四输出节点；第四可变电容器，其与该第三可变电容器并联耦接；第三晶体管，其具有第三漏极端子、第三栅极端子和第三源极端子，其中，该第三漏极端子耦接至该第三输出节点，该第三栅极端子耦接至该第四输出节点，并且该第三源极端子耦接至该接地节点；以及第四晶体管，其具有第四漏极端子、第四栅极端子和第四源极端子，其中，该第四漏极端子耦接至该第四输出节点，该第四栅极端子耦接至该第三输出节点，并且该第四源极端子耦接至该接地节点。PLL电路包括：第一电感器，其耦接在第一输出节点与第二输出节点之间以与第一可变电容器和第二可变电容器在第一频率处谐振；以及第二电感器，其耦接在该第三输出节点与该第四输出节点之间以与第三可变电容器和第四可变电容器在第二频率处谐振。PLL电路包括：复用器，其耦接至第一VCO电路、第二VCO电路和反馈环路；以及控制逻辑，用于使用复用器来选择第一VCO电路或第二VCO电路以使用反馈环路反馈与第一VCO电路或第二VCO电路相关联的信号。该PLL电路包括：相频检测器，其耦接至第一VCO电路和第二VCO电路以及反馈环路，其中，该相频检测器被配置为接收参考信号和反馈信号，以使用该参考信号和该反馈信号来跟踪所生成的第一信号或第二信号的频率和/或相位。
根据第五方面，一种RF前端电路，包括：用于生成本地振荡器(LO)信号的PLL电路。PLL电路包括用于生成均处于固有频率/基频或第一谐波频率的两个单独的信号的双压控振荡器(VCO)电路。双压控振荡器(VCO)电路包括用于生成第一频率的第一信号的第一VCO电路和用于生成第二频率的第二信号的第二VCO电路。第一VCO电路包括：第一可变电容器，其具有第一输出节点和第二输出节点；第二可变电容器，其与该第一可变电容器并联耦接；第一晶体管，其具有第一漏极端子、第一栅极端子和第一源极端子，其中，该第一漏极端子耦接至该第一输出节点，该第一栅极端子耦接至该第二输出节点，并且该第一源极端子耦接至接地节点；以及第二晶体管，其具有第二漏极端子、第二栅极端子和第二源极端子，其中，该第二漏极端子耦接至该第二输出节点并且该第二栅极端子耦接至该第一输出节点，以及该第二源极端子耦接至该接地节点。该第二VCO电路包括：第三可变电容器，其具有第三输出节点和第四输出节点；第四可变电容器，其与该第三可变电容器并联耦接；第三晶体管，其具有第三漏极端子、第三栅极端子和第三源极端子，其中，该第三漏极端子耦接至该第三输出节点，该第三栅极端子耦接至该第四输出节点，并且该第三源极端子耦接至该接地节点；以及第四晶体管，其具有第四漏极端子、第四栅极端子和第四源极端子，其中，该第四漏极端子耦接至该第四输出节点，该第四栅极端子耦接至该第三输出节点，并且该第四源极端子耦接至该接地节点。PLL电路包括：第一电感器，其耦接在该第一输出节点与该第二输出节点之间以与第一可变电容器和第二可变电容器在第一频率处谐振；以及第二电感器，其耦接在该第三输出节点与该第四输出节点之间以与第三可变电容器和第四可变电容器在第二频率处谐振。PLL电路包括：复用器，其耦接至第一VCO电路、第二VCO电路和反馈环路；以及控制逻辑，用于使用复用器来选择第一VCO电路或第二VCO电路以使用反馈环路反馈与第一VCO电路或第二VCO电路相关联的信号。该PLL电路包括：相频检测器，其耦接至第一VCO电路和第二VCO电路以及反馈环路，其中，该相频检测器被配置为接收参考信号和反馈信号，以使用该参考信号和该反馈信号来跟踪所生成的第一信号或第二信号的频率和/或相位。
图1是示出根据本发明的一个实施例的无线通信装置的示例的框图。参考图1，无线通信装置100(也简称为无线装置)包括RF前端模块101和基带处理器102等。无线装置100可以是任何类型的无线通信装置，诸如例如移动电话、膝上型计算机、平板计算机、网络设备装置(例如，物联网或IOT设备装置)等。
在无线电接收器电路中，RF前端是天线直至并包括混频器级之间的所有电路的通用术语。RF前端由接收器中的、在将原始输入射频处的信号转换成较低频率(例如，IF)之前处理该信号的所有组件构成。在微波和卫星接收器中，RF前端通常被称为低噪声块(low-noise block，LNB)或低噪声下变频器(low-noise downconverter，LND)，并且通常位于天线处，使得来自天线的信号可以以更容易处理的中频被传送到接收器的其余部分。基带处理器是网络接口中的管理所有无线电功能(需要天线的所有功能)的装置(芯片或芯片的一部分)。
在一个实施例中，RF前端模块101包括一个或多个RF收发器，其中，各RF收发器经由多个RF天线中的一个RF天线发射和接收特定频带(例如，诸如非重叠频率范围等的特定频率范围)内的RF信号。RF前端IC芯片还包括耦接至RF收发器的频率合成器。频率合成器生成本地振荡器(LO)信号并将其提供给各RF收发器以使RF收发器能够混频、调制和/或解调相应频带内的RF信号。RF收发器和频率合成器可以集成在单个IC芯片内作为单个RF前端IC芯片或封装件。
图2是示出根据本发明一个实施例的RF前端集成电路的示例的框图。参考图2，RF前端101包括耦接至多频带RF收发器211的频率合成器200等。收发器211被配置为经由RF天线221发射和接收一个或多个频带或者宽范围的RF频率内的RF信号。在一个实施例中，收发器211被配置为从频率合成器200接收一个或多个LO信号。针对一个或多个相应频带生成LO信号。LO信号被收发器用来混频、调制、解调，以发射和接收相应频带内的RF信号。
图3是示出根据本发明的另一实施例的RF前端集成电路的框图。参考图3，频率合成器300可以表示如上所述的频率合成器200。在一个实施例中，频率合成器300通信地耦接至收发器阵列，各个收发器对应于多个频带之一。在该示例中，频率合成器300耦接至发射器301A、接收器302A、发射器301B和接收器302B。发射器301A和接收器302A可以是在较低频带中操作的第一收发器的一部分，称为低频带(low-band，LB)发射器和LB接收器。发射器301B和接收器302B可以是在较高频带中操作的第二收发器的一部分，称为高频带(high-band，HB)发射器和HB接收器。例如，LB可以约为18.5G Hz至26.5GHz，而HB可以约为31.5GHz至41.5GHz。注意，尽管如图3所示仅存在两个收发器，但是如图2所示，更多或更少的收发器也可以耦接至频率合成器。
在一个实施例中，频率合成器300包括但不限于锁相环(phase-lock loop，PLL)电路或块311、LO缓冲器312、LB同相/正交(in-phase/quadrature，IQ)发生器313和LB相位旋转器314。PLL是生成输出信号的控制系统，该输出信号的相位与输入信号的相位相关。PLL包括可变频率振荡器和相位检测器。振荡器生成周期信号，并且相位检测器将该信号的相位与输入周期信号的相位进行比较，调整振荡器以保持相位匹配。将输出信号带回到输入信号以进行比较被称为反馈环路，因为输出被“反馈”到输入形成环路。
在锁步(lock step)中保持输入和输出相位还意味着将输入和输出频率保持相同。因此，除了同步信号之外，锁相环可以跟踪输入频率，或者可以生成作为输入频率的倍数的频率。这些属性用于时钟同步、解调和频率合成。锁相环广泛用于无线电、电信、计算机和其它电子应用中。它们可以用于解调信号、从有噪声的通信信道恢复信号、以输入频率的倍数生成稳定频率(频率合成)、或在数字逻辑电路(诸如微处理器等)中分配精确定时的时钟脉冲。
返回参考图3，在一个实施例中，PLL块311用于接收时钟参考信号和控制选择信号。PLL块311用于基于控制选择信号锁定到时钟参考信号的频率上以生成第一LO信号或第二LO信号。例如，如果控制选择信号被取消断言(de-assert)，则PLL块311可以生成第一LO信号，即低频带LO信号或LBLO信号。第一LO信号可以可选地由LO缓冲器312缓冲。基于LBLO信号，LB IQ生成器313生成适合于对RF信号的同相和正交分量进行混频、调制和解调的IQLO信号。IQ信号可以通过LB相位旋转器314旋转预定角度或延迟。然后将旋转后的IQ信号提供至LB发射器301A和接收器302A。具体地，IQ信号可以包括要提供至LB发射器301A的发送IQ(TXIQ)信号321A和要提供至LB接收器302A的同相和正交接收IQ(RXIQ)信号322A。
在另一实施例中，如果控制选择被断言，则PLL块311将锁定到时钟参考信号的频率上以生成第二LO信号，即，高频带LO信号或HBLO信号。第二LO信号可以可选地由LO缓冲器315缓冲。基于HBLO信号，HB IQ生成器317生成适合于对RF信号的同相和正交分量进行混频、调制和解调的IQ LO信号。IQ信号可以由HB相位旋转器318旋转预定角度或延迟。然后将旋转后的IQ信号提供至HB发射器301B和接收器302B。具体地，IQ信号可以包括要提供至HB发送器301B的I/Q信号321B和要提供至HB接收器302B的I/Q信号322B。注意，如果存在涉及更多频带的更多发射器和接收器，则频率合成器300可以维持更多组的组件312至314和/或组件315至318，以生成用于附加频带的必要的TXIQ和RXIQ信号。然后，PLL的控制选择可以启用用于期望的输出LO信号的相应VCO。
在一个实施例中，LB发射器301A包括滤波器303A、混频器304A和放大器305A。滤波器303A可以为低通(LP)滤波器，其接收要发射到目的地的LB发射(LBTX)信号，其中LBTX信号可以从基带处理器(诸如基带处理器102等)提供。混频器301A(也称为上变频混频器或LB上变频混频器)被配置为基于由LB相位旋转器314提供的TXIQ信号将LBTX信号混频和调制到载波频率信号上。然后通过放大器305A对调制后的信号(例如，低频带RF或LBRF信号)进行放大，并且然后经由天线310A将放大后的信号发射到远程接收器。
在一个实施例中，LB接收器302A包括放大器306A、混频器307A和滤波器308A。放大器306A经由天线310A从远程发射器接收LBRF信号并放大所接收到的RF信号。然后通过混频器307A(也称为下变频混频器或LB下变频混频器)基于从LB相位旋转器314接收到的IQ LO信号来对放大后的RF信号进行解调。然后通过滤波器308A处理解调后的信号，滤波器308A可以为低通滤波器。在一个实施例中，LB发射器301A和LB接收器302A经由发射和接收(T/R)开关309A来共用天线310A。T/R开关309A被配置为在LB发射器301A与接收器302A之间切换以在特定时间点将天线310A耦接至LB发射器301A或LB接收器302A。
类似地，HB发射器301B包括滤波器303B、混频器304B(也称为HB上变频混频器)和放大器305B，它们分别具有类似于LB发射器301A的滤波器303A、混频器304A和放大器305A的功能以处理高频带发射(HBTX)信号。HB接收器302B包括滤波器306B、混频器307B(也称为HB下变频混频器)和滤波器308B，它们分别具有类似于LB接收器302A的放大器306A、混频器307A和滤波器308A的功能以处理高频带接收(HBRX)信号。HB发射器301B和HB接收器302B经由T/R开关309B耦接至天线310B，类似于LB发射器301A和接收器302A的结构。
图4是示出根据一个实施例的锁相环电路的示例的框图。参考图4，在一个实施例中，PLL电路311包括相位检测器链，该相位检测器链依次包括相位检测器(PFD)、电荷泵(Icp)和环路滤波器(LPF)。环路滤波器耦接至两个单独的VCO链(例如，第一VCO链和第二VCO链)。第一和第二VCO链耦接至复用器411，复用器411然后耦接至反馈环路413。在一个实施例中，第一和第二VCO链分别包括第一VCO 405(例如，VCO1)和第二VCO 407(例如，VCO2)。VCO1和VCO2各自耦接至用于相应第一和第二VCO链的电流模式逻辑(CML)(例如，模拟分频器)和模块化分频器(例如，数字分频器)。第一和第二VCO链的模块化分频器耦接至复用器411的输入端口，以供复用器411选择VCO链中的一个。在一个实施例中，PFD耦接至VCO1和VCO2(例如，经由复用器411)以及反馈环路413。在一个实施例中，PLL电路311还包括控制逻辑409以选择性地启用第一VCO或第二VCO。例如，控制逻辑409还可以禁用(或断电)第一VCO或第二VCO。在一个实施例中，控制逻辑409耦接至复用器411以提供选择信号，该选择信号供复用器411选择来自第一VCO或第二VCO而非这两者的输入。然后所选择的VCO完成反馈路径(经由反馈环路413)回到PFD。
例如，在一个实施例中，PFD接收参考时钟信号403并且控制逻辑409接收控制选择信号401。控制选择信号401选择性地启用VCO1 405或VCO2 407，并经由复用器411从启用的VCO中选择输出信号，以经由反馈环路413将该输出信号反馈到PFD。然后PFD可以使用参考时钟信号403和反馈信号来跟踪和/或校正相应VCO的反馈信号(例如，VCO1或VCO2的所生成的输出信号)的频率和/或相位。
参考VCO链，CML和模块化分频器可以进行频率分割。在一个实施例中，CML在模拟域中利用16的因子对VCO输出信号进行分频。在另一实施例中，对于CML和模块化分频器的256至1008的组合因子，模块化分频器在数字域中利用16至63的因子选择性地对来自CML的输出信号进行分频。在一个实施例中，VCO1 405和VCO2 407的输出信号各自具有不同的频率，其可以是与参考时钟信号不同的频率。在另一个实施例中，VCO1 405和VCO2 407的输出信号分别是VCO1和VCO2的一次谐波或自然谐波/频率。在另一实施例中，VCO1和VCO2具有相同的结构(例如，电容)，但VCO1被调谐为使用第一电感器在第一频率处谐振，而VCO2被调谐为使用第二电感器在第二频率处谐振。在一个实施例中，第一频率在约18.5GHz至26.5GHz的第一频率范围内，并且第二频率在约31.5GHz至41.5GHz的第二频率范围内。
在一个实施例中，环路滤波器或三阶低通滤波器(LPF)包括具有三个单独的谐振频率的无源电阻器-电容器(RC)网络。在另一实施例中，无源RC网络包括π形RC网络。表1提供了在三个单独的(例如，R1-C1、R2-C2、R3-C3)谐振频率处的具有三阶LPF的双频带PLL电路的示例性实施例。注意，对于表1的各个频带，双频带PLL电路的相位裕度可以被调谐到约63.9度和约62.3度。
表1
Figure BDA0002921248370000141
图5是示出根据一个实施例的双频带PLL电路在22GHz处的相位噪声的示例仿真的框图。图6是示出根据一个实施例的双频带PLL电路在36GHz处的相位噪声的示例仿真的框图。参考图5至6，分别针对22GHz处的VCO1和36GHz处的VCO2绘制检测器、VCO和总PLL相位噪声。在一个实施例中，针对22GHz和36GHz输出的仿真RMS相位抖动分别约为287fs和175.8fs。
图7是示出根据一个实施例的双压控振荡器(VCO)电路的示例的框图。参考图7，双VCO电路700可以是用于图4的PLL电路311的VCO 405和VCO407的双VCO电路。在一个实施例中，双VCO电路700包括VCO 701至703，由VCO 701至703共享的双电感器电路705与VCO 701至703的电容在两个单独的频率处谐振。VCO电路700还包括分别用于VCO 701至703的输出缓冲器网络705至707以将LO信号传送到RF收发器的混频器。
参考图7，在一个实施例中，VCO 701可以生成第一频带(例如，18.5GHz至26.5GHz)中的第一频率(例如，约22GHz)的LO信号。VCO 701包括具有输入(节点404)、第一输出节点(outp1)和第二输出节点(outn1)的第一可变电容器(例如，变容二极管或可变电容器)。VCO701包括与第一可变电容器并联耦接的第二可变电容器(例如，离散步骤中的5位可变电容)。VCO 701包括第一晶体管，该第一晶体管具有第一漏极端子、第一栅极端子和第一源极端子，其中，该第一漏极端子耦接至该第一(outp1)节点，该第一栅极端子耦接至该第二(outn1)节点，并且该第一源极端子耦接至接地节点。VCO 701包括第二晶体管，该第二晶体管具有第二漏极端子、第二栅极端子和第二源极端子，其中，该第二漏极端子耦接至该第二(outn1)输出节点并且该第二栅极端子耦接至该第一(outp1)节点，以及该第二源极端子耦接至该接地节点。
在一个实施例中，VCO 702可以生成第一频带(例如，31.5GHz至41.5GHz)中的第二频率(例如，约36GHz)的LO信号。VCO 702包括具有输入(节点404)、第三输出节点(outp2)和第四输出节点(outn2)的第三可变电容器(例如，变容二极管或可变电容器)。VCO 702包括与第三可变电容器并联耦接的第四可变电容器(例如，离散步骤中的5位可变电容)。VCO702包括具有第三漏极端子、第三栅极端子和第三源极端子的第三晶体管，其中，第三漏极端子耦接至第三(outp2)节点，第三栅极端子耦接至第四(outn2)节点，并且第三源极端子耦接至接地节点。VCO 702包括具有第四漏极端子、第四栅极端子和第四源极端子的第四晶体管，其中，第四漏极端子耦接至第四输出节点(outn2)，并且第四栅极端子耦接至第三输出节点(outp2)，以及第四源极端子耦接至接地节点。在一个实施例中，VCO 701至703的晶体管包括大于(例如，厚)PLL电路(例如，PLL 311)的其余晶体管的沟道长度的沟道长度。例如，第一晶体管、第二晶体管、第三晶体管和第四晶体管可以具有102nm厚的晶体管沟道长度，而PLL电路的其余晶体管的沟道长度为40nm。
在一个实施例中，双电感器705包括共享单个电感器的占用面积(footprint)的两个环形电感器(例如，第一电感器715和第二电感器716)。两个电感器可以各自与VCO 701或VCO 703的相应电容谐振。在一个实施例中，第一电感器和第二电感器这两者都是环形电感器。例如，对应于VCO 701的电感器715耦接在VCO 701的outp1节点与outn1节点之间，以与VCO 701的第一可变电容器和第二可变电容器谐振。对应于VCO 703的电感器716耦接在VCO703的outp2节点与outn2节点之间，以与VCO 703的第三可变电容器和第四可变电容器谐振。在一个实施例中，环形电感器715具有约139μm的直径。在另一实施例中，环形电感器716具有覆盖环形电感器715的约61μm的直径。在另一实施例中，电感器715和电感器716耦接至控制逻辑(诸如图4的控制逻辑409等)，以供该控制逻辑启用VCO 701或VCO 703。
参考图7，在一个实施例中，输出缓冲器网络电路707至709分别耦接至VCO 701至703的输出节点。输出缓冲器网络电路707至709可以驱动用于各个VCO链的各个CML分频器或LO缓冲器(例如，图3的LO缓冲器312或LO缓冲器315等)以将LO信号传送到RF收发器电路的混频器。
图8是图7的双电感电路(例如，双电感705)的电感值的示例仿真图。参考图8，低频带(LB)电感801对于18.5GHz至26.5GHz的频率范围具有约3e-10至3.1e-10亨利(Henry)。高频带(HB)电感803对于31.5GHz至41.5GHz的频率范围具有约1.6e-10亨利。
图9是图7的双VCO电路的Q的示例仿真图。参考图9，对于VCO1(或LB)和VCO2(或HB)这两者，LB Q 901和HB Q 903这两者都>20。
图10A是示出根据一个实施例的用于18.5GHz至26.5GHz频带的VCO缓冲器输出网络电路的示例的框图。图10B是示出图10A的VCO缓冲器输出网络电路的变压器电路的3D EM模型的立体图的框图。参考图10A，在一个实施例中，网络1000是二阶输出网络。二阶输出网络1000包括具有初级绕组1003和次级绕组1005的变压器1001。次级绕组1005耦接至功率分配器(对后续级的输入阻抗建模的电阻器)，该功率分配器可以向RF收发器的混频器传送一个或多个LO信号。在一个实施例中，初级绕组1003耦接至VCO(例如，图7的VCO 701)的输出端口。例如，初级绕组1003包括分别耦接至差分放大器电路的第一漏极端子和第二漏极端子的第一端和第二端。差分放大器电路的栅极端子可以耦接至VCO(例如，图7的VCO 701)的输出端口(例如，outp1和outn1)。变压器1001包括漏电感和磁电感，其与由次级绕组1005看到的寄生装置电容和次级绕组1005的线圈电容在两个单独的频率处谐振。在一个实施例中，变压器1001具有约1至1.5的变压器匝数比。
图11A是图10A的双VCO电路的VCO缓冲器输出网络电路的输出阻抗值的示例仿真图。图11B是图10A的VCO缓冲器输出网络电路的功率损耗值的示例仿真图。参考图11A，对于18.5GHz至26.5GHz的频率范围，VCO缓冲器输出网络电路1000的输出阻抗约为25欧姆(约为所有实部阻抗)。参考图11B，对于18.5GHz至26.5GHz的频率范围，VCO缓冲器输出网络电路1000的无源功率损耗＜-3dB。
图12A是示出根据一个实施例的用于31.5GHz至41.5GHz频带的VCO缓冲器输出网络电路的示例的框图。图12B是示出图12A的VCO缓冲器输出网络电路的变压器电路的3D EM模型的立体图的框图。参考图12A，缓冲器输出网络1200在结构上类似于图10A的缓冲器输出网络1000。与具有约181μm直径的变压器1001相比，变压器1201具有不同的尺寸，例如直径约106μm。这里，缓冲器输出网络1200与缓冲器输出网络1000相比在不同频率处谐振，这是因为变压器1201具有不同的占用面积。例如，变压器1201包括漏电感和磁电感(与变压器1001不同)，其与由次级绕组1205看到的寄生装置电容和次级绕组1205的线圈电容在两个其它的单独的频率处谐振。不同的变压器大小或占用面积使缓冲器输出网络在不同的频率处谐振。在一个实施例中，类似于变压器1001，变压器1201具有约1至1.5的变压器匝数比。
图13A是图12A的双VCO电路的VCO缓冲器输出网络电路的输出阻抗值的示例仿真图。图13B是图12A的VCO缓冲器输出网络电路的功率损耗值的示例仿真图。参考图13A，对于31.5GHz至41.5GHz的频率范围，VCO缓冲器输出网络电路1200的输出阻抗约为25欧姆并且约为所有实部阻抗。参考图13B，对于31.5GHz至41.5GHz的频率范围，VCO缓冲器输出网络电路1200的无源功率损耗＜-3dB。
图14是示出根据一个实施例的相频检测器(PFD)电路的示例的框图。PFD 1400可以是图4的PFD块。参考图14，在一个实施例中，PFD 1400包括两个D触发器电路。第一D触发器电路在D输入端口处耦接至参考时钟信号(例如，图4的401)、在Q输出端口处耦接至第一反馈路径(例如，信号UP)、并且在QB输出端口处耦接至信号UPB。第二D触发器电路在D输入端口处耦接至VCO反馈环路(例如，图4的反馈环路413)、在Q输出端口处耦接至第二反馈路径(例如，信号DN)、并且在QB输出端口处耦接至信号DNB。第一反馈路径和第二反馈路径耦接至“与门(and gate)”的第一输入端口和第二输入端口。“与门”的输出端口耦接至延迟线。延迟线耦接至第一D触发器电路和第二D触发器电路的复位端口，以消除不能检测到导致PLL抖动的相位误差的死区(dead zone)。PFD电路耦接至随后的电荷泵电路。
图15是示出根据一个实施例的电荷泵电路的示例的框图。电荷泵电路1500可以是图4的电荷泵或“Icp”块。电荷泵可以是使用电容器作为电荷存储以升高或降低输出电压的DC至DC转换器。参考图15，在一个实施例中，电荷泵1500包括第一pnp晶体管，该第一pnp晶体管具有耦接至来自PFD(诸如图14的PFD 1400等)的信号UPB的栅极端子。第一pnp晶体管具有耦接至来自PFD的信号DN的栅极端子、以及耦接至第一npn晶体管的漏极端子和具有负反馈的运算放大器的输入端口的源极端子。电荷泵电路1500包括第二pnp晶体管，该第二pnp晶体管具有耦接至来自PFD的信号UP的栅极端子、以及耦接至第二npn晶体管的漏极端子和运算放大器的输出端口的源极端子。第二npn晶体管包括耦接至来自PFD的信号DNB的栅极端子。电荷泵电路耦接至PLL电路的后续环路滤波器(LPF)和VCO电路。电荷泵可以升高或降低电压以控制VCO的振荡频率。
在前述说明书中，已经参考其具体典型实施例描述了本发明的实施例。显然，在不脱离所附权利要求书中阐述的本发明的更宽泛的精神和范围的情况下，可以对其进行不同修改。因此，说明书和附图应被视为说明性意义而非限制性意义。

Claims (20)

1.一种PLL电路即锁相环电路，所述电路包括：
第一VCO，用于生成具有第一频带中的第一频率的第一信号，其中VCO是压控振荡器；
第二VCO，用于生成具有第二频带中的第二频率的第二信号，其中所述第二频带是与所述第一频带不同的频带；
复用器，其耦接至所述第一VCO、所述第二VCO和反馈环路；
控制逻辑，用于使用所述复用器来选择所述第一VCO或所述第二VCO，以使用所述反馈环路来反馈与所述第一VCO或所述第二VCO相关联的信号；以及
相频检测器，其耦接至所述第一VCO、所述第二VCO和所述反馈环路，其中，所述相频检测器被配置为接收参考信号和反馈信号，以使用所述参考信号和所述反馈信号来跟踪所生成的第一信号或第二信号的频率和相位。
2.根据权利要求1所述的PLL电路，其中，所述锁相环电路生成具有所述第一频率的第一LO或具有所述第二频率的第二LO，其中，所述第一频率和所述第二频率都是一次谐波。
3.根据权利要求1所述的PLL电路，其中，所述第一频率范围约为18.5GHz至26.5GHz，以及所述第二频率范围约为31.5GHz至41.5GHz。
4.根据权利要求1所述的PLL电路，还包括：
第一CML分频器电路，其耦接在所述第一VCO与所述复用器之间，其中CML是电流模型逻辑；以及
第二CML分频器电路，其耦接在所述第二VCO与所述复用器之间。
5.根据权利要求4所述的PLL电路，其中，所述第一CML分频器电路或所述第二CML分频器电路是1/16分频器。
6.根据权利要求4所述的PLL电路，还包括：
第一数字分频器电路，其耦接在所述第一CML与所述复用器之间；以及
第二数字分频器电路，其耦接在所述第二CML与所述复用器之间。
7.根据权利要求6所述的PLL电路，其中，所述第一数字分频器电路或所述第二数字分频器电路能够从1/16分频至1/63分频中选择。
8.根据权利要求1所述的PLL电路，还包括：低通滤波器，其耦接在所述相频检测器与所述第一VCO和所述第二VCO之间，其中，所述低通滤波器是三阶低通滤波器。
9.根据权利要求8所述的PLL电路，其中，所述三阶低通滤波器包括无源电阻器-电容器网络，所述无源电阻器-电容器网络具有三个单独的谐振频率。
10.根据权利要求1所述的PLL电路，其中，所述控制逻辑还禁用所述第一VCO和所述第二VCO中的未被选择的VCO。
11.一种RF前端电路即射频前端电路，其包括用于生成LO信号的锁相环电路，所述锁相环电路包括：
第一VCO，用于生成具有第一频带中的第一频率的第一信号，其中VCO是压控振荡器；
第二VCO，用于生成具有第二频带中的第二频率的第二信号，其中所述第二频带是与所述第一频带不同的频带；
复用器，其耦接至所述第一VCO、所述第二VCO和反馈环路；
控制逻辑，用于使用所述复用器来选择所述第一VCO或所述第二VCO，以使用所述反馈环路来反馈与所述第一VCO或所述第二VCO相关联的信号；以及
相频检测器，其耦接至所述第一VCO、所述第二VCO和所述反馈环路，其中，所述相频检测器被配置为接收参考信号和反馈信号，以使用所述参考信号和所述反馈信号来跟踪所生成的第一信号或第二信号的频率和相位。
12.根据权利要求11所述的RF前端电路，其中，所述锁相环电路生成具有所述第一频率的第一LO或具有所述第二频率的第二LO，其中，所述第一频率和所述第二频率都是一次谐波。
13.根据权利要求11所述的RF前端电路，其中，所述第一频率范围约为18.5GHz至26.5GHz，以及所述第二频率范围约为31.5GHz至41.5GHz。
14.根据权利要求11所述的RF前端电路，还包括：
第一CML分频器电路，其耦接在所述第一VCO与所述复用器之间，其中CML是电流模型逻辑；以及
第二CML分频器电路，其耦接在所述第二VCO与所述复用器之间。
15.根据权利要求14所述的RF前端电路，其中，所述第一CML分频器电路或所述第二CML分频器电路是1/16分频器。
16.根据权利要求14所述的RF前端电路，还包括：
第一数字分频器电路，其耦接在所述第一CML与所述复用器之间；以及
第二数字分频器电路，其耦接在所述第二CML与所述复用器之间。
17.根据权利要求16所述的RF前端电路，其中，所述第一数字分频器电路或所述第二数字分频器电路能够从1/16分频至1/63分频中选择。
18.根据权利要求11所述的RF前端电路，还包括：低通滤波器，其耦接在所述相频检测器与所述第一VCO和所述第二VCO之间，其中，所述低通滤波器是三阶低通滤波器。
19.根据权利要求18所述的RF前端电路，其中，所述三阶低通滤波器包括无源电阻器-电容器网络，所述无源电阻器-电容器网络具有三个单独的谐振频率。
20.根据权利要求11所述的RF前端电路，其中，所述控制逻辑还禁用所述第一VCO和所述第二VCO中未被选择的VCO。
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