CN105024692A - 具有双重锁相环的时钟产生电路 - Google Patents

具有双重锁相环的时钟产生电路 Download PDF

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Abstract

实施例提供了具有第一锁相环(PLL)和第二PLL的时钟产生电路，该第一PLL和第二PLL彼此并联耦接并且接收相同的反馈信号。该第一PLL和第二PLL生成各自的输出信号，该输出信号进行组合以生成输出时钟信号。输出时钟信号的变体可以被传递返回至第一PLL和第二PLL作为反馈信号。在一些实施例中，第二PLL可以包括在第一PLL已锁定之后选择性地使第二PLL闭合的开关。在一些实施例中，第二PLL可以包括体声波(BAW)压控振荡器(VCO)以及第一PLL可以包括不同类型的VCO。

Description

具有双重锁相环的时钟产生电路
相关申请的交叉引用
本申请要求于2014年4月15日提交的并且题目为“CLOCKGENERATION CIRCUIT WITH DUAL PHASE-LOCKED LOOPS”的美国临时专利申请第61/979,964号的优先权，其整个公开内容通过引用全部合并到本文中。
技术领域
本公开内容的实施例总体上涉及电路的领域，并且更具体地涉及时钟产生电路。
背景技术
在包括有线和无线基础设施的网络通信系统中，日益增高的数据速率和更高阶调制需要具有较低相位噪声和较低抖动的时钟信号，以例如用于数据转换器和本机(local)振荡器基准。然而，为了满足这些要求，当前的时钟产生器能效较低、较笨重且较昂贵。
附图说明
在附图的图中通过示例的方式而不是通过限制的方式示出了实施例，其中相似的附图标记指示类似的元件，并且在附图中：
图1示意性地示出了根据各种实施例的时钟产生电路的电路图。
图2示出了根据各种实施例操作时钟产生电路的方法。
图3是根据各种实施例的示例性无线通信装置的框图。
具体实施方式
将使用本领域技术人员通常所采用的术语来描述说明性实施例的各个方面，以向本领域其他技术人员传达其工作的实质。然而，对于本领域的技术人员将明显的是，可以采用所描述方面中的仅一些方面来实践替选实施例。为了说明的目的，对特定装置和配置进行阐述，以提供对说明性实施例的全面理解。然而，对于本领域技术人员将明显的是，替选实施例可以在没有该特定细节的情况下进行实践。在其他实例中，为了不使说明性实施例模糊，省略或简化了众所周知的特征。
此外，将以最有助于理解本公开内容的方式依次将各种操作描述为多个离散的操作；然而，描述的顺序不应当被解释为暗示这些操作必需依赖于顺序。特别地，这些操作不必按照呈现的顺序来执行。
词组“在一个实施例中”被反复地使用。该词组通常不是指相同的实施例；然而，它可以指相同的实施例。除非上下文另外指出，否则术语“包括”、“具有”和“包含”为同义词。
在提供对可以结合各种实施例使用的语言的上下文的澄清的方面，词组“A/B”和“A和/或B”是指(A)、(B)、或(A和B)；以及词组“A、B、和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
在本文中可以使用术语“与……耦接”连同其衍生词语。“耦接”可以是指下述中的一个或更多个。“耦接”可以是指两个或更多个元件处于直接物理接触或电气接触。然而，“耦接”还可以是指两个或更多个元件彼此间接地接触但仍彼此协作或交互，并且“耦接”可以是指一个或更多个其他元件耦接或连接在被称为彼此耦接的元件之间。
各种实施例包括具有彼此并联耦接的第一锁相环(PLL)和第二PLL的时钟产生电路。第一PLL和第二PLL可以接收相同的反馈信号和相同的基准信号，并且可以基于该反馈信号和基准信号生成各自的第一输出信号或第二输出信号。该第一输出信号和第二输出信号可以进行组合(例如，通过混频器)以生成输出时钟信号。输出时钟信号的变体(例如，输出时钟信号或输出时钟信号的经分频的变体)可以被传递回至第一PLL和第二PLL作为反馈信号。
在各种实施例中，第一PLL可以包括第一压控振荡器(VCO)并且第二PLL可以包括第二VCO。第一VCO可以具有与第二VCO的类型不同的类型。例如，第二VCO与第一VCO相比可以具有较高的输出频率、较低的噪声、较高的Q(品质因数)和/或较窄的调谐范围。另外，第二输出信号与第一输出信号相比可以具有较高的频率。此外，在一些实施例中，第一PLL与第二PLL相比可以具有较高的增益。第一PLL的较高增益可以使得第一PLL能够对输出时钟信号中的漂移和/或扰动更快地作出响应，从而使第一PLL对输出时钟信号中的漂移和/或扰动中的大多数进行补偿(例如，相对于由第二PLL提供的补偿)。对于第二VCO，使用具有低噪声且低抖动的并且具有较高频率和较高Q的VCO使得时钟产生电路能够生成具有低噪声和低抖动的输出时钟信号。
在一些实施例中，第二PLL还可以包括用于选择性地使第二PLL开路或闭合的开关。该开关可以在时钟产生电路上电之后的初始时间段期间保持第二PLL开路，并且可以在初始时间段期间向第二VCO提供预定控制电压。预定控制电压可以与第二VCO的调谐范围的中段(middle)基本上对应。开关可以在第一PLL实现锁定之后使第二PLL闭合。因此，第二PLL可以在接近预定控制电压(例如，在第二VCO的调谐范围的中段)的控制电压处实现锁定。
因此，时钟产生电路可以提供第二VCO的低噪声和高Q的优点，同时使用第一VCO和/或开关来对第二VCO的低调谐范围进行补偿，以提供对初始频率误差的校正。
虽然各种实施例涉及时钟信号的生成，但是将明显的是，所描述的实施例(诸如在收发器上/下频率转换中使用的本机振荡器)可以用于生成任何类型的低噪声、低抖动周期信号。因此，如在本文中所使用地，术语时钟信号可以包含任何合适类型的周期信号。
图1示出了根据各种实施例的时钟产生电路100。时钟产生电路100(还被称为电路100或时钟产生器100)可以包括与同一反馈节点112耦接的第一PLL 104和第二PLL 108。时钟产生电路100可以在反馈节点112处生成反馈信号，如在本文中进一步说明地。时钟产生电路100还可以包括基准信号产生器116，以在基准节点120处提供基准信号。在一些实施例中，基准信号产生器116可以包括晶体振荡器，诸如压控晶体振荡器。在一些实施例中，基准信号产生器116还可以包括基准分频器，以对由基准信号产生器116的振荡器生成的信号的频率进行划分。
在各种实施例中，第一PLL 104可以包括第一VCO 106，而第二PLL108可以包括第二VCO 110。第一PLL 104可以接收反馈信号和基准信号，并且可以基于该反馈信号和基准信号在第一输出端子124处生成第一输出信号。第二PLL 108可以接收反馈信号和基准信号，并且可以基于该反馈信号和基准信号在第二输出端子128处生成第二输出信号。在一些实施例中，第一输出信号和/或第二输出信号可以为差分信号。在其他实施例中，第一输出信号和/或第二输出信号可以为单端(single-ended)信号。
在各种实施例中，电路100还可以包括与第一PLL 104和第二PLL108耦接以接收第一输出信号和第二输出信号的混频器132。混频器132可以基于第一输出信号和第二输出在时钟端子136处生成时钟信号。例如，该时钟信号可以具有近似等于第一输出信号的频率与第二输出信号的频率之和或之差的频率。在一些实施例中，混频器132可以包括频率加法器，诸如单边带混频器。
在各种实施例中，混频器132还可以将时钟信号的变体传递回至反馈节点作为反馈信号。在一些实施例中，电路100可以包括耦接在混频器132与反馈节点112之间以基于时钟信号生成反馈信号的分频器140。例如，分频器140可以将时钟信号的频率降低为(例如，经由频分)近似等于基准信号的频率。在一些实施例中，分频器140可以为整数或分数分频器。分频器140的分频系数可以基于时钟信号的期望频率与基准信号的频率比例来选择。
在各种实施例中，第二PLL 108可以包括在反馈节点112与第二VCO110之间彼此串联耦接的相位频率检测器(PFD)144、电荷泵(CP)148和/或低通滤波器(LPF)152。在一些实施例中，第二PLL 108还可以包括预分频器154，该预分频器154耦接在第二VCO 110与第二输出端子128之间以对由第二VCO 110生成的输出信号进行缩放(例如，乘或除)，从而在第二输出端子128处提供第二输出信号。
在一些实施例中，第二PLL 108还可以包括用于选择性地使该第二PLL 108开路或闭合的开关156。例如，当第二PLL 108闭合时，开关156可以提供从反馈节点112经由第二VCO 110到输出节点128的导电通路。当第二PLL 108开路时，开关156可以将第二VCO 110与预定控制电压160耦接。开关156可以由控制电路164进行控制。
在各种实施例中，第二PLL 108可以在电路100上电时开路一段时间。因此，第二VCO 110可以接收预定控制电压160。在一些实施例中，预定控制电压160可以与第二VCO 110的调谐范围(例如，使第二VCO110有效地进行操作的控制电压的范围)的中段基本上对应。在各种实施例中，开关156可以在第一PLL 104已实现锁定之后(例如，当反馈信号与基准信号在相位和/或频率上基本上类似时)使第二PLL 108闭合。例如，响应于指示第一PLL 104是否已锁定的锁定检测信号，控制电路164可以控制开关156来使第二PLL 108闭合。
在各种实施例中，第一PLL 104可以包括在反馈节点112与第一VCO106之间彼此串联耦接的PFD 168、电荷泵(CP)172和/或低通滤波器(LPF)176。在一些实施例中，第一PLL 104还可以包括预分频器180，该预分频器180耦接在第一VCO 106与第一输出端子124之间以对由第一VCO 110生成的输出信号的频率进行缩放(例如，除或乘)，从而在第一输出端子124处提供第一输出信号。
PFD 168可以将反馈信号的相位和/或频率分别与基准信号的相位和/或频率进行比较，并且可以基于该比较来生成控制信号。控制信号可以通过电荷泵172和低通滤波器176进行传递，并且用于控制由第一VCO 106生成的输出信号。可以通过PFD 168来调整控制信号，以使反馈信号在相位和/或频率上近似等于基准信号。一旦反馈信号在相位和/或频率上近似等于基准信号，则第一PLL 104被认为已实现锁定。第一PLL可以生成锁定检测信号以指示第一PLL 104何时实现锁定。
如以上所讨论地，在第一PLL 104已锁定之后，例如响应于锁定检测信号，开关156可以使第二PLL 108闭合。PFD 144可以将反馈信号的相位和/或频率分别与基准信号的相位和/或频率进行比较，并且可以基于该比较来生成控制信号。该控制信号可以通过电荷泵148和低通滤波器152进行传递，并且在第二PLL 108闭合时该控制信号用于控制由第二VCO 110生成的输出信号。控制信号可以通过PFD 144来调整，以使反馈信号在相位和/或频率上近似等于基准信号。
在各种实施例中，第二VCO 110可以具有与第一VCO 106的类型不同的类型。例如，第二VCO 110与第一VCO 106相比可以具有较低的噪声、较高的Q、较窄的调谐频带(例如，输出频率的范围)和/或较高的输出频率。在一些实施例中，第二VCO 110可以为体声波(BAW)振荡器。第一VCO 106可以为例如电感电容(LC)振荡器。另外或替选地，第一PLL 104与第二PLL 108相比可以具有较高的增益。
在各种实施例中，第一PLL 104相对于第二PLL 108的较高增益可以使得第一PLL 104能够对输出时钟信号中的漂移更快地做出响应，从而使第一PLL 104对输出时钟信号中的漂移中的大多数进行补偿(例如，相对于由第二PLL提供的补偿)。另外，在第一PLL 104已实现锁定之后使第二PLL 108闭合可以使得第二PLL 108能够在接近预定控制电压160的第二VCO 110的控制电压处实现锁定。因此，窄带宽、高Q的VCO诸如BAW VCO可以用于第二VCO 110。第二VCO 110的高Q和低相位噪声可以为第二输出信号提供低抖动。
另外，由于第二输出信号的较高频率，所以第二PLL 108可以贡献输出时钟信号的频率中大多数频率。由于第一PLL 104生成相对较低的频率，所以第一PLL 104与PLL 108相比可以具有相对较低的噪声和较低的抖动。因此，第一输出信号还可以展现出低噪声和低抖动。因此，由电路100根据第一输出信号和第二输出信号生成的输出时钟信号可以具有低噪声和低抖动，并且电路100还可以具有较宽的调谐范围。
在各种实施例中，分频器140、预分频器154和/或预分频器180的分频系数可以基于许多因素来选择，该许多因素包括输出时钟信号的期望频率、基准信号的频率、第一VCO 106的调谐范围和/或中心频率以及/或第二VCO 110的调谐范围和/或中心频率。例如，在一个非限制性实施例中，基准信号可以具有大约30.72兆赫(MHz)的频率并且输出时钟信号的期望频率可以为大约1228.8MHz。因此，分频器的分频系数可以为大约40(即，1228.8/30.72＝40)。另外，第一VCO 106可以具有大约230.4MHz的中心频率，并且第二VCO 110可以具有大约2400MHz的中心频率。在一些实施例中，预分频器180的分频系数可以为大约8并且预分频器154的分频系数可以为大约2，从而生成具有230.4/8+2400/2＝1228.8的频率的输出时钟信号。在一些实施例中，输出时钟信号可以被分频以生成具有不同频率的时钟信号。
图2示出了用于根据各种实施例操作时钟产生电路(例如，时钟产生电路100)的方法200。在一些实施例中，时钟产生电路可以包括或耦接至一个或更多个非暂态计算机可读介质，在该一个或更多个非暂态计算机可读介质上存储有在被执行时使时钟产生电路执行方法200的指令。
在204处，方法200可以包括对时钟产生电路的第一PLL(例如，第一PLL 104)进行操作。对第一PLL进行操作可以包括向第一PLL提供电力以使第一PLL调整由该第一PLL生成的输出信号直到基于该输出信号的反馈信号在相位和/或频率上近似等于基准信号为止。
在208处，方法200可以包括检测第一PLL已锁定。例如，可以基于锁定检测信号来检测第一PLL已锁定。
在212处，方法200还可以包括响应于在208处的检测来使第二PLL(例如，第二PLL 108)闭合。第一PLL和第二PLL可以接收相同的反馈信号，并且可以进行组合以基于该反馈信号和基准信号来形成输出时钟信号。在一些实施例中，方法200还可以包括在在212处使第二PLL闭合之前向第二VCO提供与第二VCO的调谐范围的中段基本上对应的控制电压。
根据一些实施例，时钟产生电路100可以在多个装置中使用，例如，如图3所示的的无线通信装置300。在各种实施例中，无线通信装置300可以为但不限于为移动电话、寻呼装置、个人数字助理、文本消息收发装置、便携式计算机、基站、雷达、卫星通信装置或能够无线地发送和/或接收RF信号的任何其他装置。
无线通信装置300可以具有至少如所示地彼此耦接的天线结构304、双工器308、收发器312、主处理器316以及存储器320。
主处理器316可以执行存储在存储器320中的基本操作系统程序，以便控制无线通信装置300的整个操作。例如，主处理器316可以控制由收发器312进行的信号的接收和信号的发送。主处理器316可以能够执行驻留在存储器320中的其他处理和程序，并且可以根据执行处理的需要将数据移入或移出存储器320。
收发器312可以包括用于通过双工器308和天线结构304发送RF信号、传送传出数据的发射器324。收发器312可以另外/替选地包括用于从双工器308和天线结构304接收RF信号、传送传入数据的接收器328。发射器324可以包括数字模拟转换器(DAC)332以处理传出信号。接收器328可以包括模拟数字转换器(ADC)336以处理传入信号。在一些实施例中，该DAC 332和/或ADC 336可以包括时钟产生电路100并且/或者实践方法200。替选或另外地，时钟产生电路100可以包括在无线通信装置300的另外的部件中，诸如包括在用于诸如串行器/并行器(SerDes)、数字信号处理(DSP)电路和/或应用专用集成电路(ASIC)的电路的基准时钟模块中。
在各种实施例中，天线304可以包括一个或更多个定向和/或全向天线，包括例如偶极天线、单极天线、贴片天线、环形天线、微带天线或适合于RF信号的OTA发送/接收的任何其他类型的天线。
本领域技术人员将认识到无线通信装置300通过示例的方式给出，并且为了简单和清楚起见，仅示出并且描述了无线通信装置300的对于理解实施例所必需的一些结构和操作。各种实施例预期到与无线通信装置300相关联地执行任何合适任务的任何合适部件或部件的组合。此外，可理解的是，无线通信装置300不应当被解释为限于可以实现实施例的装置的类型。例如，在一些实施例中，时钟产生电路100可以在有线通信装置中使用。
虽然已经依照以上示出的实施例描述了本公开内容，但是本领域技术人员将理解的是，在不背离本公开内容的范围的情况下，旨在实现相同目的各种替选实施例和/或等同实现可以替换所示出的和所描述的特定实施例。本领域技术人员将容易地理解的是，本公开内容的教导可以以各种实施例来实现。该描述意在被视为说明性的而非限定性的。

Claims (21)

1.一种电路，包括：
反馈节点；
第一锁相环PLL，所述第一锁相环与所述反馈节点耦接，所述第一锁相环包括第一压控振荡器VCO和第一反馈回路，以基于所述反馈节点处的反馈信号生成第一输出信号；
第二锁相环，所述第二锁相环与所述反馈节点耦接，所述第二锁相环包括第二压控振荡器和第二反馈回路，以基于所述反馈节点处的反馈信号生成第二输出信号，其中，所述第二输出信号与所述第一输出信号相比具有较高的输出频率；
混频器，所述混频器分别与所述第一锁相环和所述第二锁相环耦接，以接收所述第一输出信号和所述第二输出信号，并且基于所述第一输出信号和所述第二输出信号在输出节点处生成时钟信号。
2.根据权利要求1所述的电路，还包括在所述第一锁相环实现锁定之后使所述第二锁相环闭合的开关。
3.根据权利要求2所述的电路，其中，所述开关响应于所述第一锁相环的锁定检测信号来使所述第二锁相环闭合。
4.根据权利要求2所述的电路，其中，在所述开关闭合之前，所述第二压控振荡器接收与所述第二压控振荡器的调谐范围的中段基本上对应的控制电压。
5.根据权利要求1所述的电路，其中，所述第一锁相环与所述第二锁相环相比具有较高的增益。
6.根据权利要求1所述的电路，其中，所述第二锁相环与所述第一锁相环相比具有较窄的调谐范围。
7.根据权利要求1所述的电路，其中，所述第一锁相环和所述第二锁相环还基于基准信号来生成各自的第一输出信号或第二输出信号，以及其中，所述电路还包括耦接在所述混频器与所述反馈节点之间的分频器，以将所述时钟信号的经分频的变体传递至所述反馈节点。
8.根据权利要求1所述的电路，其中，所述第二压控振荡器为体声波BAW压控振荡器。
9.根据权利要求8所述的电路，其中，所述第一压控振荡器为电感电容LC压控振荡器。
10.一种方法，包括：
对时钟产生电路的第一锁相环PLL进行操作；
检测所述第一锁相环已锁定；以及
响应于所述检测来使第二锁相环闭合，其中，所述第一锁相环和所述第二锁相环接收相同的反馈信号，并且进行组合以基于所述反馈信号来形成输出时钟信号。
11.根据权利要求10所述的方法，其中，所述第一锁相环包括第一压控振荡器VCO，以及所述第二锁相环包括第二压控振荡器，所述第二压控振荡器的类型与所述第一压控振荡器的类型不同。
12.根据权利要求11所述的方法，其中，所述第二压控振荡器为体声波BAW压控振荡器。
13.根据权利要求11所述的方法，其中，所述第一锁相环与所述第二锁相环相比具有较高的增益。
14.根据权利要求11所述的方法，其中，所述第二锁相环与所述第一锁相环相比具有较窄的调谐范围。
15.根据权利要求11所述的方法，还包括在使所述第二PLL闭合之前向所述第二压控振荡器提供与所述第二压控振荡器的调谐范围的中部基本上对应的控制电压。
16.一种系统，包括：
收发器；
时钟产生器，所述时钟产生器与所述收发器耦接，所述时钟产生器包括：
反馈节点；
第一锁相环PLL，所述第一锁相环与所述反馈节点耦接，所述第一锁相环包括第一压控振荡器VCO和第一反馈回路，以基于所述反馈节点处的反馈信号生成第一输出信号；
第二锁相环，所述第二锁相环与所述反馈节点耦接，所述第二锁相环包括第二压控振荡器和第二反馈回路，以基于所述反馈节点处的反馈信号生成第二输出信号；
混频器，所述混频器与所述第一锁相环和所述第二锁相环耦接，以基于所述第一输出信号和所述第二输出信号在输出节点处生成时钟信号；以及
控制电路，所述控制电路与所述第二锁相环耦接，所述控制电路用于：
在初始时间段期间使所述第二锁相环开路并且向所述第二压控振荡器提供预定控制电压；
检测所述第一锁相环已锁定；以及
响应于所述检测来使所述第二锁相环闭合。
17.根据权利要求16所述的系统，其中，所述预定控制电压与所述第二压控振荡器的调谐范围的中部基本上对应。
18.根据权利要求16所述的系统，其中，所述第一锁相环与所述第二锁相环相比具有较高的增益。
19.根据权利要求16所述的系统，其中，所述第二锁相环与所述第一锁相环相比具有较窄的调谐范围。
20.根据权利要求16所述的系统，其中，所述第一锁相环和所述第二锁相环还基于基准信号来生成各自的第一输出信号或第二输出信号，以及其中，所述电路还包括耦接在所述混频器与所述反馈节点之间的分频器，以将所述时钟信号的经分频的变体传递至所述反馈节点。
21.根据权利要求16所述的系统，其中，所述第一压控振荡器为电感电容LC压控振荡器，以及所述第二压控振荡器为体声波BAW压控振荡器。
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