CN108880536A - 具有无损伤基准切换和频率稳定性的时钟合成器 - Google Patents

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Abstract

一种用于合成被锁定到所选基准时钟输入的输出时钟的时钟合成器，该时钟合成器具有被锁定到相应基准时钟输入的一对锁相环，锁相环首先生成第一频率和第二频率。这些频率中的一者被选择以控制用于生成输出时钟的受控振荡器。在切换时第一频率与第二频率之间的频率偏移被存储并加到控制受控振荡器的频率。

Description

具有无损伤基准切换和频率稳定性的时钟合成器
发明领域
本发明涉及精确定时的领域，尤其涉及一种在具有各基准时钟之间的无损伤切换和频率稳定性的情况下从多个基准时钟中的所选基准时钟合成输出时钟的方法，以及实现该方法的时钟合成器。
发明背景
精确时钟合成在数个领域中是重要的。出于该目的，可以使用数字锁相环(DPLL)从绑定到某个标准基准的基准时钟输入合成输出时钟。在正常操作中，DPLL将其输出时钟同步到基准时钟。
为了允许基准时钟的故障或漂移，提供了多个(两个或更多)基准时钟。DPLL被锁定到这些基准时钟中的所选基准时钟。在所选基准时钟故障或漂移得太远的情况下，DPLL的输入被切换到替换的基准时钟。
各基准时钟之间的切换平滑地发生而没有因瞬时失去同步引起的相位毛刺是重要的。现有技术的时钟合成器被设计成提供所谓的无损伤基准切换以确保在各基准时钟之间的平滑过渡。
在时钟合成器用于在某些应用中提供稳定时钟源的情况下(诸如在美国专利no.9,444,470中所描述的双PLL晶体同步电路中，该美国专利的内容通过援引纳入于此)，频率稳定性可以比通过无损伤切换确保的仅没有相位移动更重要。在无损伤切换中，在切换到具有稍微不同的频率和相位的新基准时钟时不存在相位或频率跳变，但是作为PLL的内在属性的结果，输出时钟的频率和相位将逐渐漂移到由新的基准输入时钟确定的新的频率和相位。这种频率漂移在诸如美国专利no.9,444,470中所描述的应用中(其中需要频率不随时间变化的高度稳定的时钟源)是不可接受的。即使两个基准时钟之间存在频率偏移，合成器输出频率也应当在基准切换期间和之后保持稳定在恒定频率处，或者至少应当在基准切换之后以延迟的并且潜在可设置的速率漂移到新基准时钟的频率。本发明解决的问题是如何提供允许在各基准时钟之间切换同时满足这些准则的时钟合成器。
发明概述
本发明的各实施例采用一种用于时钟合成器的新架构，其中，即使两个基准时钟之间存在频率偏移，输出频率在基准切换期间和之后也不改变。输出时钟锁定到新的基准时钟，但是其频率偏移基于先前锁定的基准频率。输出时钟是稳定的，既没有频率损伤也没有相位损伤。本发明适用于晶体应用和频率稳定性。
根据本发明，提供了一种用于合成被锁定到所选基准时钟输入的输出时钟的时钟合成器，包括：第一锁相环，其用于生成被锁定到第一所选基准时钟输入的第一频率；第二锁相环，其用于生成被锁定到第二所选基准时钟输入的第二频率；受控振荡器，其用于生成输出时钟；响应于切换信号的第一开关，其用于选择所述第一频率或所述第二频率以控制所述受控振荡器；频率跟踪器，其用于在切换所述基准时钟输入时存储所述第一频率与所述第二频率之间的频率偏移；以及第一加法器，其用于将所述频率偏移加到控制所述受控振荡器的所述第一频率或所述第二频率。
该时钟合成器优选地在数字域中操作，在该情形中锁相环包括软件数字受控振荡器(SDCO)。在该情形中，基准时钟输入由相位采样块进行采样，该相位采样块产生相对于某个任意初始相位的数字相位值。
该时钟合成器可以提供对频率的无损伤基准切换，并且在一个非限制性实施例中，也提供对相位的无损伤基准切换。
在一个实施例中，当合成器保持被锁定到特定的基准输入时，所存储的偏移随时间被逐渐衰减到零。
根据本发明的第二方面，提供了一种从所选基准时钟输入合成输出时钟的方法，包括：在第一锁相环中生成被锁定到第一所选基准时钟输入的第一频率；在第二锁相环中生成被锁定到第二所选基准时钟输入的第二频率；选择所述第一频率或所述第二频率中的一者以控制所述受控振荡器，切换到所述第一频率或所述第二频率中的另一者以控制所述受控振荡器；在切换所述基准时钟输入时存储所述第一频率与所述第二频率之间的频率偏移；以及将所存储的频率偏移加到控制所述受控振荡器的所述第一频率或所述第二频率。
附图简述
本发明现在将会参照所附附图仅以示例的方式进行描述，其中：
图1是与基准切换结合的DPLL的现有技术时钟合成器的框图；
图2是根据本发明的第一实施例的与基准切换结合的DPLL的时钟合成器的框图；
图3是图2的开关块的更详细示图；
图4是根据本发明的第二实施例的将DPLL与基准切换结合的时钟合成器的框图，其中频率偏移被逐渐衰减；
图5是图4中所示的衰减块的更详细示图；
图6是根据本发明的第三实施例的将DPLL与基准切换结合的时钟合成器的框图；以及
图7是根据本发明的第四实施例的将DPLL与基准切换结合的时钟合成器的框图。
优选实施例的详细描述
图1中所示的纳入数字锁相环(DPLL)1的现有技术时钟合成器包括相位采样块101、102，该相位采样块101、102对相应的时钟输入ref1、ref2采样并输出被输入到开关块14的相对于某个初始基准的数字相位值。将领会，作为数字电路，整个电路由适当的主时钟(未示出)进行时钟控制，并且事件发生在每个主时钟循环上。
开关块14基于当前所选基准时钟输入来输出相位值phase(相位)并且还输出所存储的偏移值offset(偏移)。相位值phase向相位比较器16提供正输入，相位比较器16的负输入接收加法器18的输出。相位比较器被示出为具有正和负输入的加法器。将领会，具有负输入的加法器可以被认为是加了负量的加法器或者减法器(比较器)。这些术语是等效的。
相位比较器16的输出被输入到环路滤波器20，该环路滤波器20向软件数字受控振荡器(SDCO)22提供控制输入。SDCO 22输出被锁定到当前所选输入基准时钟输入的数字频率和相位值。
SDCO 22的相位输出被反馈回到加法器18的一个输入，加法器18的另一输入接收所存储的偏移值offset。偏移值和反馈相位的和提供了相位比较器16的负输入。该布置的作用是将锁相环的相位锁定到当前所选基准时钟输入的相位加上偏移值offset，其自身可以具有负值。
由SDCO 22输出的相位和频率值在转换块24中被转换成用于硬件DCO/VCO合成器26的合适输入，该硬件DCO/VCO合成器26生成输出时钟clk。例如，DCO/VCO合成器26可以具有数字受控振荡器的形式，在这种情形中，频率将是加数，并且相位将是被加载到累加器寄存器中的数字。在电压受控振荡器的情形中，这些值将被转换成恰适的控制电压。
对基准时钟输入ref1、ref2的选择是由控制块28经由控制信号refselect(基准选择)来控制的。如果控制块28检测到当前所选基准已故障或者已漂移得太远，则它将选择新的基准时钟输入。为了确保无损伤切换，开关块14将计算新的基准时钟输入与旧的基准时钟输入之间的相位差并将该值存储为offset。作为结果，DPLL将锁定到具有等于新的基准时钟输入与旧的基准时钟输入之间的相位差的偏移的新基准，从而确保平滑过渡并且由此确保无损伤切换。如果存在频率偏移，则DPLL将逐渐锁定到该新的频率。每次发生基准时钟切换，就重复该过程。
如上面提到的，在一些应用中，需要相位和频率两者在基准切换期间都应当是无损伤的。更具体而言，当发生基准切换时，DPLL的频率不应当锁定到新基准时钟的频率。该要求(其不能够被图1中所示的DPLL满足)可以被图2中所示的新颖实施例满足。
图2中所示的实施例在数字域中操作并且包括两个DPLL 1、2，每一者针对每个输入基准时钟ref1、ref2包括相位比较器161,2、环路滤波器201,2以及软件数字受控振荡器(SDCO)221,2。相位采样块101(其输入被耦合到输入ref1)的输出被馈送到相位比较器161的正输入，相位比较器161的负输入接收SDCO221的相位输出。相位比较器161的输出通过环路滤波器201被馈送到SDCO221。类似地，相位采样块102(其输入被耦合到输入ref2)的输出通过相位比较器162和环路滤波器202被馈送到SDCO 222。由此，只要基准时钟输入有效，每个DPLL 1、2的SDCO就连续地输出被锁定到相应基准时钟输入ref1、ref2的频率值freq1(频率1)、freq2(频率2)。
开关块30基于由控制器32取决于输入基准时钟的质量而当前选择的活跃DPLL 1、2来输出频率值freq(频率)。
控制器32不断地监视基准时钟输入的质量。当基准时钟故障或漂移得太远时，控制器32将切换开关30，以向开关30的输出传递与替换基准时钟输入相关联的DPLL信号。该DPLL随后变成控制DCO/VCO合成器26的活跃DPLL。
将理解，在替换实施例中，控制器32可以监视输出频率freq1和freq2来确定何时发起基准切换。
开关块30还包括跟踪器块31(参照图3更详细地描述)，该跟踪器块31监视频率freq1和freq2并在切换发生时将两个DPLL 1、2之间的频率偏移存储为存储器中的值offset。
开关块30的输出freq在加法器34中被加到来自跟踪器块31的所存储值offset并输入到转换块24，转换块24输出DCO/VCO合成器26所需要的频率控制输入，DCO/VCO合成器26进而输出输出时钟clk。
当发生DPLL之间的切换时，DCO/VCO合成器26的输出频率变得锁定到由量offset补偿的新近活跃DPLL的输出频率。作为结果，在切换期间没有频率的跳变，并且DCO/VCO合成器输出clk保持稳定。这被称为频率补偿(build-out)。相位自动地无损伤，因为在该实施例中活跃DPLL 1或2仅控制合成器的频率。
图3中更详细地示出跟踪器块31的功能。由相应DPLL输出的频率值freq1和freq2分别被施加到加法器40的正和负输入(由此加法器40充当减法器)，加法器40因此从freq1中减去freq2以将差值施加到可任选滤波器42，当存在滤波器42时它平均掉漂移和抖动。在一些应用中，相应DPLL 1、2中的滤波器可以是充足的，在这种情形中可以消除滤波器42。滤波器42的输出被施加到加法器44的第一输入，加法器44的第二输入接收寄存器46的输出，从而提供存储器存储的偏移频率值offset。
当控制器32发起基准时钟切换时(假设从ref1到ref2)，信号在线路switch(切换)上被断言并且差值freq1-freq2被加到寄存器46中的当前偏移值。寄存器36中经更新的偏移值随后被施加作为当前频移偏移，从而在基准时钟输入的切换期间得到输出频率的无损伤切换。当发生切换回到原始基准时钟时，重复相同的过程。如果原始基准时钟已从其原始频率稍微漂移，在切换回到原始基准时钟之后寄存器46中将保持小的偏移值，因为开关块将维持DCO/VCO合成器26的当前输出频率。通过断言重置信号rst，寄存器46中的初始值可以被重置为零以用于重新初始化的目的。
图2中所示的实施例在DCO/VCO合成器26经由新近活跃DPLL被锁定到新基准时钟时维持频率偏移。在一些情形中，期望输出频率在基准切换期间应当无损伤但应当最终遵循新基准的频率。图4中所示的实施例(其在开关块30的offset输出与加法器34的输入之间包括衰减块50)可以实现这一点。在基准被切换之后，offset被逐渐衰减到零，以使得DCO/VCO合成器26最终变得锁定到新基准频率。该布置非常灵活并且允许衰减行为受控制以便满足频率和相位过渡的不同要求。
在图5中更详细地示出了衰减块50。值offset被施加到加法器52的正输入并施加到幅度/符号块54的输入，该幅度/符号块54输出值偏移的幅度mag(幅度)和符号sign(符号)。
mag输出被施加到差值块56的正输入并且sign输出被施加到乘法器58的第一输入。差值块56的输出控制开关块60。开关块60的输入是增量值df，其控制时钟合成器的输出的频率变化斜率。
开关块60的输出被施加到加法器62的一个输入，加法器62的输出被施加到延迟存储器64，延迟存储器64引入一个样本延迟。存储器64的输出被施加到乘法器58的第二输入、加法器62的第二输入、以及差值块56的负输入。乘法器58的输出被施加到加法器52的负输入，并且加法器52的输出包含信号out(输出)。
在基准切换之际存储器64经由信号rst被重置为零，并且块50的输出out与offset相同。初始地，不存在频率变化，如图2的实施例的情形。
只要差值块56的输出为非零，开关块60就在每个样本或主时钟循环上将增量值df加到加法器。结果是存储器64的输出逐渐递增，直至它达到值offset，在该时刻差值块56的输出变成零并且开关块60停止增加增量df。
随着存储器64的输出增加到offset，值out逐渐减小到零。乘法器58的目的是确保符号是正确的，以使得偏移被正确地补偿而不管符号如何。例如，如果偏移是负的，则乘法器58将使存储器64的输出为负，以使得在加法器(减法器)52中从负偏移中减去负量以减小其幅度。
至此所解说的各实施例可以被扩展以容适如图6中所示的多个基准输入。在该实施例中，响应于选择信号sel的选择器开关块70被安装在相位采样块101…10n的下游。两个DPLL 1、2中的每一者可以锁定到任何基准时钟ref1…refN，而不是锁定到指定的基准。如果两个DPLL 1、2中的一者当前被选择为活跃DPLL以驱动DCO/VCO合成器26并且该DPLL锁定到输入基准时钟，则系统被锁定到该基准时钟。只要该DPLL被选择，它就不会切换到不同的基准时钟。如果响应于控制电路系统而期望基准切换，则响应于由该控制电路系统输出的信号sel，另一DPLL锁定到要切换到的新基准，并且系统切换到新近选择的DPLL。该方案可以在基准切换被手动触发、或者由基准故障自动触发时工作。该实施例以其他方式按类似于图2的实施例的方式工作。
在一些应用中，需要对DCO/VCO合成器26的相位更新以维持锁定，因为当转换不是精确地准确的情况下仅频率锁定可能造成小的但是累积的相位误差。图7示出了具有相位和频率补偿两者的实施例。
在图7中所示的实施例中，当发生基准切换时相位和频率值两者都被施加到开关块30。频率偏移表示两个基准之间的频率差，并且相位偏移表示两个基准之间的相位差。
相位按类似于如参照图3所描述的频率的方式被存储在第二跟踪器71中。第二跟踪器71按类似于图3的方式操作，不同之处在于存储相位值而不是频率值。
在该情形中，存在两个加法器，即用于加上频率偏移的加法器34和加上相位偏移的加法器72。所得到的相位和频率值是转换块的输入并用作DCO/VCO合成器26的相位和频率控制输入。
当发生基准切换时，将不会发生相位和频率损伤，因为相位和频率偏移将确保原始基准时钟的相位和频率被维持。
本领域技术人员应当领会，本文的任何框图表示实施本发明的原理的解说性电路系统的概念图。例如，可以通过使用专用硬件以及能够与适当软件相关联地执行软件的硬件来提供处理器。当由处理器提供时，功能可以由单个专用处理器、单个共享处理器或多个单独的处理器来提供，其中的一些可以被共享。此外，术语处理器摂的明确使用不应当被解释为排他性地指代能够执行软件的硬件，而是可以隐含地包括但不限于数字信号处理器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于储存软件的只读存储器(ROM)、随机存取存储器(RAM)和非易失性存储。传统的和/或定制的其他硬件也可被包括在内。在实践中，本文中示出的功能块或模块可用硬件或在合适的处理器上运行的软件来实现。

Claims (20)

1.一种用于合成被锁定到所选基准时钟输入的输出时钟的时钟合成器，包括：
第一锁相环，其用于生成被锁定到第一所选基准时钟输入的第一频率；
第二锁相环，其用于生成被锁定到第二所选基准时钟输入的第二频率；
受控振荡器，其用于生成所述输出时钟；
响应于切换信号的第一开关，其用于选择所述第一频率或所述第二频率以控制所述受控振荡器；
频率跟踪器，其用于在切换所述基准时钟输入时存储所述第一频率与所述第二频率之间的频率偏移；以及
第一加法器，其用于将所述频率偏移加到控制所述受控振荡器的所述第一频率或所述第二频率。
2.如权利要求1所述的时钟合成器，其特征在于，所述频率跟踪器包括：第一减法器，其用于输出所述第一频率与所述第二频率之间的差值；寄存器，其用于存储所述频率偏移，以及第二加法器，所述第二加法器用于将所述寄存器中所存储的值加到所述差值以获得新的频率偏移，并响应于切换信号而将所述新的频率偏移加载到所述寄存器中。
3.如权利要求2所述的时钟合成器，其特征在于，所述寄存器具有重置输入，其用于将所述寄存器的内容重置为零。
4.如权利要求2所述的时钟合成器，其特征在于，进一步包括所述第一减法器与所述第二加法器之间的用于获得所述差值的长期平均值的滤波器。
5.如权利要求1所述的时钟合成器，其特征在于，进一步包括：所述频率跟踪器与所述第一加法器之间的用于将所存储的频率偏移随时间减小到零的衰减器。
6.如权利要求5所述的时钟合成器，其特征在于，所述衰减器包括：延迟寄存器，所述延迟寄存器用于存储逐渐递增直到其达到所存储的频率偏移的值；以及第二减法器，其用于针对所存储的频率偏移来偏移所述递增的值。
7.如权利要求6所述的时钟合成器，其特征在于，所述衰减器进一步包括：幅度/符号块，其用于提取所存储的频率偏移的幅度和符号；乘法器，其用于将存储在所述延迟寄存器中的值乘以所提取的符号；差值块，其用于提取所述幅度与存储在所述延迟寄存器中的所述值之间的差值；以及开关，其用于当所述幅度与存储在所述延迟寄存器中的所述值之间的所述差值大于零时向所述延迟寄存器中当前存储的值施加增量df。
8.如权利要求7所述的时钟合成器，其特征在于，用于向所述延迟寄存器中当前存储的值施加增量df的所述开关被施加到第三加法器的第一输入，所述第三加法器的第二输入接收存储在所述寄存器中的当前值，并且所述第三加法器的输出被施加到所述寄存器的输入。
9.如权利要求1至8中任一项所述的时钟合成器，其特征在于，进一步包括：多个基准时钟输入，以及基准时钟选择开关，所述基准时钟选择开关响应于选择信号而将所述多个基准时钟输入中的所选基准时钟输入耦合到所述第一锁相环，并将所述多个基准时钟输入中的所选另一基准时钟输入耦合到所述第二锁相环。
10.如权利要求1至8中任一项所述的时钟合成器，其特征在于，所述第一锁相环和所述第二锁相环输出第一相位和第二相位；所述第一开关包括相位跟踪器，其用于在切换所述基准时钟输入时存储所述第一相位与所述第二相位之间的相位偏移；以及第四加法器将所述相位偏移加到所述第一相位或所述第二相位以作为所述第一加法器的输出的补充来控制所述受控振荡器。
11.如权利要求1至8中任一项所述的时钟合成器，其特征在于，所述时钟合成器在数字域中操作，并且所述第一锁相环和所述第二锁相环从相应的相位采样块接收所选基准时钟输入并包括提供所述第一频率和所述第二频率的软件数字受控振荡器。
12.一种从所选基准时钟输入合成输出时钟的方法，包括：
在第一锁相环中生成被锁定到第一所选基准时钟输入的第一频率；
在第二锁相环中生成被锁定到第二所选基准时钟输入的第二频率；
选择所述第一频率或所述第二频率中的一者以控制被布置成合成所述输出时钟的受控振荡器；
切换到所述第一频率或所述第二频率中的另一者以控制所述受控振荡器；
在切换所述基准时钟输入时存储所述第一频率与所述第二频率之间的频率偏移；以及
将所存储的频率偏移加到控制所述受控振荡器的所述第一频率或所述第二频率。
13.如权利要求12所述的方法，其特征在于，进一步包括：对所述第一频率与所述第二频率之间的差值进行滤波以在存储所述频率偏移之前获得长期平均值。
14.如权利要求12或13所述的方法，其特征在于，进一步包括：周期性地将所存储的频率偏移重置为零。
15.如权利要求12至13中任一项所述的方法，其特征在于，进一步包括：在切换到所述第一频率或所述第二频率中的所述另一者之后将所存储的频率偏移随时间逐渐衰减到零。
16.如权利要求15所述的方法，其特征在于，所述衰减是通过从所存储的频率偏移中减去逐渐递增的值来达成的。
17.如权利要求12至13中任一项所述的方法，其特征在于，进一步包括：响应于选择信号而从多个基准时钟输入中选择所述第一锁相环和所述第二锁相环的输入。
18.如权利要求12所述的方法，其特征在于，进一步包括：
除了所述第一频率和所述第二频率之外，在所述相应的第一锁相环和第二锁相环中生成第一相位和第二相位，所述第一相位与所述第一频率相关联并且能操作用于结合所述第一频率来控制所述受控振荡器，并且所述第二相位与所述第二频率相关联并且能操作用于结合所述第二频率来控制所述受控振荡器；
在切换所述基准时钟输入时存储与所述相应的第一频率和第二频率相关联的所述第一相位与所述第二相位之间的相位偏移；以及
将所述相位偏移加到与所选择的第一频率或所述第二频率相关联的相位。
19.如权利要求12至13中任一项所述的方法，其特征在于，所述基准时钟输入被进行相位采样以提供所述相应锁相环的输入，并且所述锁相环包括提供所生成的第一频率和第二频率的软件数字受控振荡器。
20.如权利要求12至13中任一项所述的方法，其特征在于，在所述第一频率与所述第二频率之间的切换响应于对所述相应基准时钟输入的质量的监视来进行。
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