JP4355350B2 - 発振周波数制御回路 - Google Patents
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- 230000010355 oscillation Effects 0.000 title claims description 31
- 238000001514 detection method Methods 0.000 claims description 137
- 238000000034 method Methods 0.000 description 15
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 229910052792 caesium Inorganic materials 0.000 description 1
- TVFDJXOCXUVLDH-UHFFFAOYSA-N caesium atom Chemical compound [Cs] TVFDJXOCXUVLDH-UHFFFAOYSA-N 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 229910052701 rubidium Inorganic materials 0.000 description 1
- IGLNJRXAVVLDKE-UHFFFAOYSA-N rubidium atom Chemical compound [Rb] IGLNJRXAVVLDKE-UHFFFAOYSA-N 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
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- H—ELECTRICITY
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Description
周波数基準信号として、セシウム周波数基準発振器、ルビシウム周波数基準発振器、GPS信号による周波数同期型の基準発振器などが、放送、通信分野のシステムで利用されている。
分配された基準信号は、通信システムの基準クロックに使用される。
次に、従来のPLL回路について図6を参照しながら説明する。図6は、一般的PLL回路の構成ブロック図である。
PLL回路は、図6に示すように、外部基準信号(Fref )と1/N分周された信号を比較し、位相差信号を出力する位相比較器(Phase Comparator)32と、位相差をパルス幅の電圧で出力するチャージポンプ(Charge Pump)33と、チャージポンプ33からの出力電圧を平滑化するループフィルタ(Loop Filter)34と、ループフィルタ34からの制御電圧によって周波数を変更して希望する周波数(内部基準信号:Output Frequency)を発振出力する電圧制御機能付き水晶発振器(VCXO:Voltage Controlled Crystal Oscillator)35と、VCXO35の出力(内部基準信号)を1/Nに分周する分周器(Divider)36とを備えている。
尚、内部基準信号は、N×Fref の信号である。
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係る発振周波数制御回路は、電圧制御発振器と、電圧制御発振器からの出力を分周する分周器と、外部基準信号と分周器からの出力の位相を比較し、位相差信号を出力する位相比較器と、位相比較器からの出力を平滑化して出力するループフィルタと、外部基準信号の入力レベルを検波する検波回路と、検波回路近傍の温度を検出する温度センサと、外部基準信号の検波電圧に対して温度特性に応じた適正範囲内及び適正範囲外を特定するための電圧値を記憶するメモリと、固定電圧を供給する固定電圧供給回路と、外部基準同期モードとして位相比較器とループフィルタとを接続し、または固定電圧モードとして固定電圧供給回路とループフィルタとの接続する選択スイッチと、検波回路で検出された外部基準信号レベルの検波電圧が温度センサで検出された温度の温度特性に応じた適正範囲内であれば外部基準同期モードとして選択スイッチを切り替える制御信号を出力し、検波電圧が温度センサで検出された温度の温度特性に応じた適正範囲外であれば固定電圧モードとして選択スイッチを切り替える制御信号を出力する制御部とを有するものであり、自己の周波数を補正し、外部基準信号の検波における温度特性に応じて外部基準信号の入力レベルの適正範囲を特定し、その適正範囲の内外に対して電圧制御発振器の制御電圧を制御して高安定な発振動作を行うことができるものである。
本発明の実施の形態に係る発振周波数制御回路について図1を参照しながら説明する。図1は、本発明の実施の形態に係る発振周波数制御回路の構成ブロック図である。
本発明の実施の形態に係る発振周波数制御回路(本回路)は、図1に示すように、フィルタ11と、位相比較器12と、選択スイッチ13と、ループフィルタ14と、電圧制御発振器15と、分周器16と、検波回路17と、増幅器18と、増幅器19と、CPU(Central Processing Unit)20と、メモリ21と、温度センサ22と、固定電圧供給回路23と、ADコンバータ24と、ADコンバータ25とから構成されている。
フィルタ11は、例えば、10MHzの外部基準信号(外部REF)を帯域制限するフィルタである。基本構成として必須ではないが、外部基準信号の高周波成分を除去する働きがある。
増幅器19は、フィルタ11からの出力信号を増幅して位相比較器12と検波回路17に出力する。
尚、位相比較器12は、外部基準信号と分周信号との位相を比較して同期(ロック)を検出した場合は、CPU20にロック検出信号を出力し、非同期(アンロック)を検出した場合は、CPU20にアンロック検出信号を出力する。
電圧制御発振器15は、ループフィルタ14からの制御電圧によって周波数を変更して希望する周波数(内部基準信号)を発振出力する。
尚、電圧制御発振器(VCO)の代わりに、電圧制御付き水晶発振器(VCXO)、電圧制御機能付き恒温槽水晶発振器(VC−OCXO)等を用いてもよい。
検波回路17は、増幅器19からの出力信号のレベル検波を行う。
増幅器18は、検波回路17で検波された信号を増幅する。
ADコンバータ24は、増幅器18から出力された外部REFの検出レベルをアナログ信号からデジタル信号に変換してCPU20に出力する。
ADコンバータ25は、温度センサ22からの温度の値をアナログ信号からデジタル信号に変換して温度情報をCPU20に入力する。
具体的には、CPU20は、温度センサ22で検出された温度の値が常温時の範囲の下限値(Ta)より低い低温時の範囲(<Ta)であるか、常温時の範囲の上限値(Tb)より高い高温時の範囲(Tb<)であるか、常温時の範囲内(Ta≦、≦Tb)にあるのかを判定する。
具体的には、常温時の範囲内(Ta≦、≦Tb)であれば、温度オフセットがなく、検波しきい値Vが設定され、低温時の範囲(<Ta)であれば、温度オフセットが+Vaが設けられた検波しきい値V+Vaが設定され、高温時の範囲(Tb<)であれば、温度オフセットが−Vbが設けられた検波しきい値V−Vbが設定される。
CPU20における検出温度と検波しきい値の設定処理の詳細につては後述する。
外部REF検波電圧の適正範囲、許容値、許容範囲、許容範囲外、ステータスの詳細については後述する。
ステータスに応じたモード選択の詳細は後述する。
具体的には、メモリ21には、常温の場合の検波しきい値V、高温の場合の検波しきい値V−Vb、低温の場合の検波しきい値V+Vaが記憶され、更に、それら検波しきい値に対応して、常温、高温、低温における各々の適正範囲の上限値HL、上限許容値HH、適正範囲の下限値LH、下限許容値LLが記憶されている。
次に、CPU20における外部REFレベル検出の処理について図2を参照しながら説明する。図2は、外部基準信号レベル検出の概要を示す図である。
図2では、外部基準信号入力レベル[dBm]に対する外部REFレベル検出電圧[V]の曲線を示しており、当該曲線の特性に対してシミュレーション及び実験等によって外部REF検波電圧の適正範囲内及び適正範囲外が設定される。この適正範囲の上限値を電圧HLとし、下限値を電圧LHとし、適正範囲外の境目となる上限許容値を電圧HHとし、下限許容値を電圧LLとする。
そして、外部REFレベル検出電圧が電圧HHを上回った場合には、または、電圧LLを下回った場合には、CPU20は適正範囲外として固定電圧モード(A)に切り替える。
また、CPU20は、外部REFレベル検出電圧が電圧LL以下であって、徐々に上昇して電圧LLとなっても固定電圧モード(A)を維持し、電圧LHまで上昇すると外部基準同期モード(B)に切り替える。
ここで、本回路において、適正範囲の下限値LHと下限許容値LL、適正範囲の上限値HLと上限許容値HHとを特定する方法について図3を参照しながら説明する。図3は、低入力時の外部基準信号検波電圧の温度特性を示す図である。
尚、上記各値を得るためには、低入力時と高入力時の両方について値を特定する必要があるが、図3では、低入力時の例を基に説明する。
図3では、外部REF入力レベルが約−22dBmの時の外部REFレベル検出電圧、約1.95Vが適正範囲の下限値LHであり、外部REF入力レベルが約−23dBmの時の外部REFレベル検出電圧、約1.80Vが下限許容値LLとしている。
図3では、外部REF入力レベルが約−22dBmの時の外部REFレベル検出電圧、約2.25Vが適正範囲の下限値LHであり、外部REF入力レベルが約−23dBmの時の外部REFレベル検出電圧、約2.10Vが下限許容値LLとしている。
図3では、外部REF入力レベルが約−22dBmの時の外部REFレベル検出電圧、約1.65Vが適正範囲の下限値LHであり、外部REF入力レベルが約−23dBmの時の外部REFレベル検出電圧、約1.50Vが下限許容値LLとしている。
図3の例では、低入力時の例について説明したが、同様にして高入力時でも、適正範囲の上限値HLと上限許容値HHを特定して利用するようになっている。
この場合、メモリ21に温度毎の上記4つの値をテーブル(適正範囲特定テーブル)で記憶し、CPU20は、検出された温度の値によって、適正範囲特定テーブルを参照して上記4つの値を取得するようにしてもよい。
本回路における動作について説明する。
本回路は、起動時、CPU20は、固定電圧モード(A)を選択するよう切替制御信号を選択スイッチ13に出力し、選択スイッチ13は、固定電圧供給回路23とループフィルタ14を接続した状態となる。これにより、固定電圧供給回路23から供給される固定電圧がループフィルタ14を介して電圧制御発振器15に入力され、電圧制御発振器15で発振動作を行う。
具体的には、CPU20は、メモリ21に記憶された温度特性に応じた適正範囲を示す上限値HLと下限値LH、上限許容値HHと下限許容値LLを読み込み、上限値HLと下限値LHとの間に外部REFの検出レベルの値があれば適正範囲内と判定し、外部REFの検出レベルの値が上限許容値HHより大きい場合、下限許容値LLより小さい場合には適正範囲外と判定する。
つまり、起動時及び異常時に、位相比較器12の出力に代えて、固定電圧供給回路23からの出力を用いることで、電圧制御発振器15での周波数発振を適正化できるものである。
次に、温度特性に応じたステータス(状態)特定処理について図4を参照しながら説明する。図4は、温度特性に応じたステータス特定処理のフローチャートである。
CPU20は、図5に示すように、温度センサ22で検出された温度の値をADコンバータ24がデジタル値に変換してCPU20に出力し、その温度情報の判定を行う(S11)。
適正範囲の下限値LH≦外部REFレベル検波電圧≦適正範囲の上限値HLの関係になければ(Noの場合)、次に、適正範囲外にあるか否か、つまり、上限許容値HH<外部REFレベル検波電圧、若しくは、外部REFレベル検波電圧<下限許容値LLの関係にあるか否か判定する(S18)。
また、上限許容値HH<外部REFレベル検波電圧、若しくは、外部REFレベル検波電圧<下限許容値LLの関係になければ(Noの場合)、状態を適正範囲ではないが許容範囲とする「ステータス1」に特定する(S19)。
次に、上記特定されたステータスに従った選択スイッチ切替制御処理について図5を参照しながら説明する。図5は、選択スイッチ切替制御処理のフローチャートである。
図5に示すように、CPU20は、本回路の起動時は、固定電圧モード(A)を選択する切替制御信号を選択スイッチ13に出力し、固定電圧供給回路23から供給される固定電圧をループフィルタ14に出力させる(S21)。
「ステータス2」でなければ(Noの場合)、CPU20は、適正範囲ではないが許容範囲とする「ステータス1」であるか否かを判定し(S27)、「ステータス1」であれば(Yesの場合)、処理S25に戻る。
そして、CPU20は、「ステータス3」であれば(Yesの場合)、処理S21に戻る。
以上のようにして、CPU20は、選択スイッチ13の切替制御処理を行うものである。
本回路によれば、温度センサ22で検出された温度に対応する温度特性から求められるしきい値に基づいて適正範囲内及び適正範囲外を変化させ、起動時又は適正範囲外では固定電圧モード(A)を選択し、適正範囲内では外部基準同期モード(B)を選択するようにしているので、電圧制御発振器15を安定的に発振制御できる効果がある。
Claims (5)
- 電圧制御発振器と、前記電圧制御発振器からの出力を分周する分周器と、外部基準信号と前記分周器からの出力の位相を比較し、位相差信号を出力する位相比較器と、前記位相比較器からの出力を平滑化して出力するループフィルタと、外部基準信号の入力レベルを検波する検波回路と、前記検波回路近傍の温度を検出する温度センサと、外部基準信号の検波電圧に対して温度特性に応じた適正範囲内及び適正範囲外を特定するための電圧値を記憶するメモリと、固定電圧を供給する固定電圧供給回路と、外部基準同期モードとして前記位相比較器と前記ループフィルタとを接続し、または固定電圧モードとして前記固定電圧供給回路と前記ループフィルタとの接続する選択スイッチと、前記検波回路で検出された外部基準信号レベルの検波電圧が前記温度センサで検出された温度の温度特性に応じた前記適正範囲内であれば前記外部基準同期モードとして前記選択スイッチを切り替える制御信号を出力し、前記検波電圧が前記温度センサで検出された温度の温度特性に応じた前記適正範囲外であれば前記固定電圧モードとして前記選択スイッチを切り替える制御信号を出力する制御部とを有することを特徴とする発振周波数制御回路。
- 制御部は、起動時に固定電圧モードとなるよう選択スイッチを切り替える制御信号を出力し、検波回路で検波された外部基準信号レベルの検波電圧が適正範囲内になると、外部基準同期モードとなるよう選択スイッチを切り替える制御信号を出力することを特徴とする請求項1記載の発振周波数制御回路。
- 外部基準信号レベルの検波電圧に対して温度特性に応じた適正範囲内及び適正範囲外を特定するための電圧値は、温度特性に応じた検波しきい値を基に当該温度特性毎にメモリに記憶されることを特徴とする請求項1又は2記載の発振周波数制御回路。
- 外部基準信号レベルの検波電圧に対して温度特性に応じた適正範囲内及び適正範囲外を特定するための電圧値は、温度特性毎に、適正範囲の上限値HL、適正範囲の下限値LH、適正範囲外との境目で許容できる上限許容値HH、適正範囲外との境目で許容できる下限許容値LLをメモリに記憶することを特徴とする請求項3記載の発振周波数制御回路。
- 制御部は、外部基準信号レベルの検波電圧の値が適正範囲内にある場合で、前記検波電圧の値が上昇して上限値HL以上となり、上限許容値HHを上回った時に、若しくは、前記検波電圧の値が下降して下限値LH以下となり、下限許容値LLを下回った時に、固定電圧モードとなるよう選択スイッチを切り替える制御信号を出力し、
外部基準信号レベルの検波電圧の値が適正範囲外にある場合で、前記検波電圧の値が上昇して下限許容値LLを上回り、適正範囲の下限値LH以上となった時に、若しくは、前記検波電圧の値が下降して上限許容値HHを下回り、適正範囲の上限値HL以下となった時に、外部基準同期モードとなるよう選択スイッチを切り替える制御信号を出力することを特徴とする請求項4記載の発振周波数制御回路。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007298548A JP4355350B2 (ja) | 2007-11-16 | 2007-11-16 | 発振周波数制御回路 |
KR1020097017906A KR101025522B1 (ko) | 2007-11-16 | 2008-10-10 | 발진 주파수 제어 회로 |
EP08848867A EP2128987B1 (en) | 2007-11-16 | 2008-10-10 | Oscillation frequency control circuit |
BRPI0820375-0A BRPI0820375A2 (pt) | 2007-11-16 | 2008-10-10 | Circuito de controle de frequência de oscilação |
CN2008800085337A CN101652928B (zh) | 2007-11-16 | 2008-10-10 | 振荡频率控制电路 |
PCT/JP2008/002874 WO2009063589A1 (ja) | 2007-11-16 | 2008-10-10 | 発振周波数制御回路 |
US12/591,189 US8044722B2 (en) | 2007-11-16 | 2009-11-12 | Oscillation frequency control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007298548A JP4355350B2 (ja) | 2007-11-16 | 2007-11-16 | 発振周波数制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009124600A JP2009124600A (ja) | 2009-06-04 |
JP4355350B2 true JP4355350B2 (ja) | 2009-10-28 |
Family
ID=40638445
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007298548A Active JP4355350B2 (ja) | 2007-11-16 | 2007-11-16 | 発振周波数制御回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US8044722B2 (ja) |
EP (1) | EP2128987B1 (ja) |
JP (1) | JP4355350B2 (ja) |
KR (1) | KR101025522B1 (ja) |
CN (1) | CN101652928B (ja) |
BR (1) | BRPI0820375A2 (ja) |
WO (1) | WO2009063589A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5027265B2 (ja) | 2010-03-09 | 2012-09-19 | 日本電波工業株式会社 | Pll装置 |
TWI465032B (zh) * | 2011-01-28 | 2014-12-11 | Nihon Dempa Kogyo Co | 振盪裝置 |
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-
2007
- 2007-11-16 JP JP2007298548A patent/JP4355350B2/ja active Active
-
2008
- 2008-10-10 WO PCT/JP2008/002874 patent/WO2009063589A1/ja active Application Filing
- 2008-10-10 BR BRPI0820375-0A patent/BRPI0820375A2/pt not_active IP Right Cessation
- 2008-10-10 EP EP08848867A patent/EP2128987B1/en not_active Not-in-force
- 2008-10-10 KR KR1020097017906A patent/KR101025522B1/ko active IP Right Grant
- 2008-10-10 CN CN2008800085337A patent/CN101652928B/zh not_active Expired - Fee Related
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2009
- 2009-11-12 US US12/591,189 patent/US8044722B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN101652928A (zh) | 2010-02-17 |
EP2128987A4 (en) | 2011-05-04 |
EP2128987A1 (en) | 2009-12-02 |
KR101025522B1 (ko) | 2011-04-04 |
BRPI0820375A2 (pt) | 2015-05-19 |
CN101652928B (zh) | 2011-11-30 |
US8044722B2 (en) | 2011-10-25 |
US20100060365A1 (en) | 2010-03-11 |
WO2009063589A1 (ja) | 2009-05-22 |
JP2009124600A (ja) | 2009-06-04 |
KR20090117756A (ko) | 2009-11-12 |
EP2128987B1 (en) | 2012-08-01 |
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