KR101295657B1 - 스위치가능 ｐｌｌ 회로 - Google Patents

스위치가능 ｐｌｌ 회로 Download PDF

Info

Publication number
KR101295657B1
KR101295657B1 KR1020060108462A KR20060108462A KR101295657B1 KR 101295657 B1 KR101295657 B1 KR 101295657B1 KR 1020060108462 A KR1020060108462 A KR 1020060108462A KR 20060108462 A KR20060108462 A KR 20060108462A KR 101295657 B1 KR101295657 B1 KR 101295657B1
Authority
KR
South Korea
Prior art keywords
pll circuit
circuit
input
pll
output
Prior art date
Application number
KR1020060108462A
Other languages
English (en)
Other versions
KR20070049566A (ko
Inventor
미켈 드렉슬러
랄프-데틀레프 샤퍼
Original Assignee
톰슨 라이센싱
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 톰슨 라이센싱 filed Critical 톰슨 라이센싱
Publication of KR20070049566A publication Critical patent/KR20070049566A/ko
Application granted granted Critical
Publication of KR101295657B1 publication Critical patent/KR101295657B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

전자 회로는 PLL 회로 중 제 1 PLL 회로를 입력 신호(IN)로의 동기화에 따라 병렬로 또는 직렬로 스위칭될 수 있는 제 1 및 제 2 PLL 스테이지(PLL1, PLL2)를 포함한다. 병렬 상태에 있을 때, 제 2 PLL 회로(PLL2)만이 클록 신호를 전자 회로의 출력에 능동적으로 공급한다. 제 1 PLL 회로(PLL1)는 입력 신호(IN)에 계속해서 동기화하려고 한다. 동기 검출기(LD)는 제 1 PLL 회로(PLL1)를 입력 신호(IN)로의 동기 상태를 모니터링하고, 동기화시, 제 1 PLL 회로(PLL1)의 출력을 제 2 PLL 회로(PLL2)의 입력에 결합하고 제 2 PLL 회로(PLL2)의 출력을 제 1 PLL 회로(PLL1)의 입력에 결합하기 위해 스위치(S1, S2)를 설정한다.

Description

스위치가능 ＰＬＬ 회로{SWITCHABLE PLL CIRCUIT}
도 1은 본 발명의 회로의 블록도.
도 2는 제 1 동작 모드에서 본 발명의 회로의 블록도.
도 3은 제 2 동작 모드에서 본 발명의 회로의 블록도.
도 4는 제 3 동작 모드에서 본 발명의 회로의 블록도.
<도면 주요 부분에 대한 부호의 설명>
IN: 입력 신호 PLL1: 제 1 PLL 회로
PLL2: 제 2 PLL 회로 LD: 동기 검출기
S1, S2: 스위치
본 발명은 상이한 구성 사이에 스위칭될 수 있는 2개의 PLL 회로를 포함하는 전자 회로에 관한 것이다. 특히, 본 발명은, 제어된 발진기가 입력 클록에 대한 주파수 및 위상에 대해 동기되어야 하는 PLL 회로에 관한 것이다.
특정 클록 주파수에서 입력 신호가 공급되는 전자 회로는 종종 추가 처리 스테이지에서 수신된 입력 신호를 처리할 필요가 있다. 그러므로, 추가 처리 스테이 지 내에 사용된 클록과 입력 신호 사이의 고정 관계가 필요하다. 추가 필요조건은, 클록이 매우 낮은 지터(jitter), 즉 주파수 또는 위상에서 매우 낮은 요동을 갖는다는 것이다. 이 때문에, 입력 신호는 위상 동기 루프 회로 즉 PLL 회로에 종종 공급되고, 이 PLL 회로는 입력 신호와 제어가능한 발진기를 동기화한다. 하나의 특정 유형의 PLL 회로는 온도 보상된 전압 제어 발진기(TCXO)를 이용한다. TCXO는 우수한 온도 및 지터 작용을 나타낸다. 그러나, 이러한 유형의 발진기는 매우 작은 주파수 풀링(pulling) 범위를 갖는데, 즉 이러한 유형의 발진기의 출력 주파수만이 공칭 주파수 주위의 작은 범위 내에서 변할 수 있다. 그 결과, TCXO 발진기를 이용하는 PLL 회로는 매우 작은 동기 범위를 갖는데, 즉 발진기의 입력 신호 주파수와 공칭 주파수 사이의 차이는 너무 크지 않아야 한다. 더 큰 동기 범위를 갖는 PLL 회로는 더 큰 풀링 범위를 갖는 전압 제어 발진기(VCXO)를 이용하여 구축된다(built). 그러나, VCXO는 TCXO에 비해 주파수 및 위상이 덜 안정하여, VCXO를 이용하는 PLL 회로의 출력 신호는 TCXO를 이용하는 PLL 회로에 비해 더 많은 양의 클록 지터를 가져야 한다.
그러므로, 입력 신호에 동기를 제공하고, 낮은 지터를 갖는 출력 클록 신호를 발생시키는 동시에, 넓은 동기 범위를 나타내는 회로를 갖는 것이 바람직하다.
본 발명은 개별적인 제어 스테이지를 갖는 2개의 PLL 회로를 결합하는 것을 제안하며, PLL 회로 중 하나는 TCXO를 이용하고, 다른 하나는 발진기로서 VCXO를 이용한다. 2개의 PLL 회로는 동작 모드에 따라 개별적으로 또는 케스케이드 방 식(cascaded manner)으로 사용된다.
제 1 동작 모드에서, 2개의 PLL 회로는 더 큰 동기 범위를 제공하는 제 1 구성에 연결된다. 이 때문에, 입력 신호는 제 1 및 제 2 PLL 회로 모두에 공급된다. 제 1 PLL 회로는, 비교적 작은 풀링 범위를 갖고 알려진 방식으로 입력 신호 상에 동기하려고 시도하는 제어가능 발진기를 갖는다. 비교적 작은 풀링 범위를 갖지만 우수한 위상 주파수 및 온도 안정성을 갖는 제어가능 발진기는 예를 들어 온도 제어 결정 발진기, 즉 TCXO이다. 그러나, 제 1 PLL 회로의 제어가능 발진기는 입력 신호가 없을 경우 공칭 주파수로 발진하는 능력을 갖는다. 이 경우에, 제 1 발진기는 우수한 지터 품질을 제공하는 클록 마스터의 역할을 한다. 더욱이, 제 1 PLL 회로의 제어가능 발진기는 매우 안정한 위상 및 주파수 작용을 갖는다. 제 2 PLL 회로는 제 1 PLL 회로의 제어가능 발진기에 비해 비교적 넓은 큰 풀링 범위를 갖는 제어가능 발진기이다. 제 2 PLL 회로의 제어가능 발진기는 예를 들어 전압 제어 결정 발진기, 즉 VCXO이다. 다음 설명에서, VCXO 및 TCXO라는 용어는 각각 큰 풀링 범위와 작은 풀링 범위를 갖는 제어가능 발진기에 대한 동의어로서 사용된다. 따라서, 제 2 PLL 회로는 큰 동기 범위를 갖는다. 이러한 제 1 동작 모드에서, 또한 입력 신호 상에 동기하려는 시도가 이루어진다. 제 2 PLL 회로가 더 큰 동기 범위를 갖기 때문에, 먼저 입력 신호 상에 동기될 것임이 매우 가능성이 있다. 동기 검출기는 제 2 PLL보다 더 작은 동기 범위를 갖는 제 1 PLL 회로의 동기 상태에 관한 정보를 제공한다. 제 1 PLL 회로가 입력 신호 상에 동기될 때, 2개의 PLL 회로는 제 1 구성에 비해 개선된 지터 작용을 제공하는 한편, 더 작은 동기 범위를 갖는 제 2 구성으로 연결된다. 이러한 동작 모드는 또한 제 2 동작 모드로서 다음 설명에서 언급된다. 동기 검출기가, 제 1 PLL 회로가 동기되지 않음을 결정할 때마다, 2개의 PLL 회로는 제 1 구성으로 다시 연결된다. 어떠한 입력 신호도 전혀 존재하지 않는 경우에, 제 1 PLL 회로의 TCXO 발진기는 공칭 주파수에서 자유롭게 발진한다. 그 다음에, 제 1 PLL 회로의 출력 신호는 제 1 PLL 회로의 출력 신호 상에 동기되는 제 2 PLL 회로에 공급된다. 이러한 동작 모드는 제 3 동작 모드로 다음 설명에 또한 언급된다.
본 발명은 다음 도면을 참조하여 설명될 것이다.
도면에서, 동일하거나 유사한 참조번호는 동일한 참조 번호로 언급된다.
도 1에서, 본 발명의 회로의 블록도가 도시된다. 입력 신호(IN)는 제 1 디바이더(D1)를 통해 제 1 PLL 회로(PLL1)의 제 1 위상 비교기(PC1)의 제 1 입력에 공급된다. 제 1 제어가능 발진기(VCO1)의 출력 신호는 제 2 디바이더(D2) 및 제 1 스위치(S1)를 통해 제 1 위상 비교기(PC1)의 제 2 입력에 공급된다. 제 1 제어가능 발진기(VCO1)는 제 1 필터(LPF1)를 통해 제 1 제어가능 발진기(VCO1)에 공급되는 제 1 위상 비교기(PC1)의 출력 신호에 의해 제어된다. 제 1 제어가능 발진기(VCO1)의 출력 신호는 동기 검출기(LD)에 더 공급되며, 상기 동기 검출기(LD)는 또한 제 1 디바이더(D1)에서의 분할 이후에 입력 신호(IN)를 수신한다. 동기 검출기(LD)는 제 1 스위치(S1)를 제어하고, 상기 제 1 스위치는 제 1 제어가능 발진기(VCO1)의 출력 신호 또는 제 2 제어가능 발진기(VCO2)의 출력 신호를 선택적으로 제 1 위상 비교기(PC1)의 제 2 입력에 인가한다. 제 2 제어가능 발진기(VCO2)는 제 2 PLL 회로(PLL2)의 부분이고, 본 발명의 회로의 출력 신호를 제공한다. 제 2 PLL 회로(PLL2)는 제 2 위상 비교기(PC2) 및 제 2 필터(LPF2)를 더 포함한다. 제 1 PLL 회로(PLL1)에 대해 설명된 것과 유사하게, 위상 비교기(PC2)의 출력 신호는 출력 신호의 주파수를 제어하기 위해 제 2 필터(LPF2)를 통해 제 2 제어가능 발진기(VCO2)에 인가된다. 출력 신호는 제 3 디바이더(D3)를 통해 제 2 위상 비교기(PC2)의 제 1 입력에 피드백된다. 제 2 스위치(S2)는 제 1 디바이더(D1)의 다운스트림에서 입력 신호(IN) 또는 제 1 PLL 회로(PLL1)의 출력 신호를 선택적으로 제 2 위상 비교기(PC2)의 제 2 입력에 인가한다.
도 2는 제 1 동작 모드에서 본 발명의 회로의 개략적인 블록도를 도시한다. 직선은 사용된 연결 운반 연결부를 나타내는 한편, 점선은 이 동작 모드에서 사용되지 않은 연결을 나타낸다. 입력 신호(IN)는 제 1 분할기(D1)를 통해 제 1 위상 비교기(PC1)의 제 1 입력에 공급된다. 제 1 위상 비교기(PC1)의 출력 신호는 제 1 필터(LPF1)에서 필터링되고, 제 1 제어가능 발진기(VCO1)를 제어한다. 제 1 제어가능 발진기는 TCXO인 것이 바람직하다. 제 1 제어가능 발진기(VCO1)의 출력 신호는 제 2 디바이더(D2)를 통해 제 1 선택기 스위치(S1)에 인가된다. 제 1 선택기 스위치(S1)는 제 1 위상 비교기(PC1)의 제 2 입력에 이 신호를 공급하도록 설정된다. 제 1 제어가능 발진기(VCO1)의 출력 신호는 또한 제 1 선택기 스위치(S1)를 제어하는 동기 검출기(LD)에 공급된다. 주파수-분할 입력 신호(IN)는 또한, 이 신호를 제 2 위상 비교기(PC2)의 제 1 입력에 인가하도록 설정된 선택기 스위치(S2)의 입력으 로 뿐만 아니라 동기 검출기(LD)에 공급된다. 마찬가지로 선택기 스위치(S2)는 동기 검출기(LD)에 의해 제어된다. 이러한 동작 모드에서, 각 성분에 의해 형성된 2개의 PLL 회로(PLL1 및 PLL2)는 입력 신호(IN) 상에 모두 동기화하려고 한다. 제 2 PLL 회로(PLL2)의 동기 범위가 제 1 PLL 회로(PLL1) 이후의 동기 범위보다 더 크기 때문에, 본 발명의 회로의 출력 신호는 입력 신호(IN) 상으로 다소 빠르게 동기되지만, 제 2 제어가능 발진기(VCO2)의 특성으로 인해 특정 양의 지터를 가지고 동기될 것이다. 지터의 양에도 불구하고, 본 발명의 회로의 출력 신호(OUT)는 입력 신호(IN)에 동기된다. 입력 신호(IN)의 주파수가 제 1 PLL 회로(PLL1)의 동기 범위에 있는 경우에, 동기가 발생한다. 동기 검출기는 제 1 PLL 회로(PLL1)의 동기 상태를 검출하고, 제 1 PLL 회로(PLL1)의 동기를 검출하자마자, 선택기 스위치(S1 및 S2)를 설정하여, 이에 따라 제 2 동작 모드에 들어가도록 설정한다.
도 3에서, 제 2 동작 모드에서 본 발명의 회로의 개략적인 블록도가 도시된다. 입력 신호(IN)로의 제 1 PLL 회로(PLL1)의 동기를 검출한 후에, 동기 검출기(LD)는 각각 제 1 PLL 회로(PLL1)의 출력 신호를 제 2 위상 비교기(PC2)에 공급하고 제 2 PLL 회로(PLL2)의 출력 신호를 제 1 위상 비교기(PC1)에 공급하도록 선택기 스위치(S1 및 S2)를 설정한다. 입력 신호(IN) 상에 동기되는 제 1 PLL 회로(PLL1)는 낮은 지터를 갖는 매우 안정한 출력 신호를 제공한다. 제 2 PLL 회로(PLL2)는 제 1 PLL 회로(PLL1)의 안정한 출력 신호 상에 동기된다.
도 4에서, 제 3 동작 모드에서 본 발명의 회로의 개략적인 블록도가 도시된다. 이러한 동작 모드에서, 어떠한 입력 신호(IN)도 존재하지 않고, 제 1 제어가능 발진기(VCO1)는 공칭 주파수에서 자유롭게 발진한다. 선택기 스위치(S2)는 제 1 제어가능 발진기(VCO1)의 출력 신호를 제 2 PLL 회로(PLL2)에 공급하도록 설정되며, 상기 제 2 PLL 회로는 상기 신호 상으로 동기하여, 제 1 제어가능 발진기(VCO1)의 주파수에 따라 안정한 출력 주파수를 제공한다. 제 1 제어가능 발진기(VCO1)의 출력 신호는 또한 존재하는 경우 입력 신호(IN)를 수신하는 동기 검출기(LD)에 공급된다. 동기 검출기(LD)가 입력 신호(IN)를 검출하면, 선택기 스위치(S1 및 S2)는 제 1 동작 모드에 들어가도록 설정된다. 선택기 스위치(S1 및 S2)의 스위치 위치가 또한 제 2 동작 모드의 스위치 위치와 유사하도록 선택될 수 있다는 것을 주지하자. 제 3 동작 모드에서, 제 1 제어가능 발진기(VCO1)는 제 1 필터(LPF1)로부터 단절되고, 공칭 주파수에서 발진할 것이다. 하나의 개선점에서, 제 1 제어가능 발진기(VCO1)의 제어 입력은 예를 들어 공급 전압(V+)과 접지 사이에서 저항 디바이더 네트워크(R1, R2)에 의해 미리 결정된 레벨로 설정된다.
제 1 및 제 2 디바이더(D1, D2, D3)의 디바이더 비율은 입력 신호(IN)의 주파수, 및 제 1 및 제 2 제어가능 발진기(VCO1, VCO2)의 발진기 주파수에 따라 선택된다.
제 1 및 제 2 디바이더(D1, D2, D3)는 위상 비교기의 입력 주파수 범위에 따라 PLL 회로에 반드시 존재할 필요가 없다는 것이 주지된다. 더욱이, 위상 비교기가 장착되는 방식에 따라, 필터(LPF1)는 PLL 회로에 반드시 존재할 필요가 없다.
상기 설명에서, VCXO 및 TCXO라는 용어는 상이한 특성을 갖는 제어가능 발진기 사이를 구별하기 위해 예시적으로 사용된다. 각 특성을 갖는 임의의 문자가 명 세서에 사용된 것 대신에 사용될 수 있다는 것이 주지된다.
동기 검출기(LD)는 이에 공급된 제 1 PLL 회로(PLL1)의 분할된 입력 신호(IN) 및 출력 신호의 대응하는 에지의 시간 거리를 평가함으로써 제 1 PLL 회로(PLL1)의 동기를 결정한다. 대응하는 에지는 각각 2개의 신호의 상승 또는 하강 에지이다. 2개의 신호의 에지 사이의 시간 거리가 변하는 한, PLL1은 입력 신호(IN) 상에 동기되지 않는다. 시간 거리가 변하지 않거나, 변화율이 예를 들어 온도 드리프트로 인해 미리 결정된 시간 기간에 걸쳐 미리 결정된 값 미만인 경우, PLL1은 입력 신호(IN) 상에 동기되고, 동기 검출기는 제 2 동작 모드로 변경된다.
동기 검출기의 일실시예는 동기 검출기(LD)에 인가된 2개의 신호로부터 제 1 신호의 상승 또는 하강하는 제 1 경사에 따라 시작하는 카운터를 제공한다. 카운터는 동기 검출기(LD)에 인가된 2개의 신호로부터 제 2 신호의 대응하는 경사에 응답하여 중단된다. 카운트 값이 저장되고 후속적인 카운트 값에 비교된다. 각 카운트 값이 변하지 않거나, 각각 미리 결정된 시간 기간에 걸쳐 미리 결정된 비교적 작은 변화율에서만 변하는 한, 제 1 PLL 회로(PLL1)의 상태는 동기되는 것으로 간주된다.
전술한 상이한 동작 모드 중 2개 사이에서 스위칭할 때, 일실시예에서, 동기 검출기는 미리 결정된 시간 기간 동안 금지된다. 이것은 발진기 및 PLL 회로의 과도(transient) 동작 및 각 입력 신호의 과도함으로 인해 요구될 수 있다.
상술한 바와 같이, 본 발명은, 입력 신호에 동기를 제공하고, 낮은 지터를 갖는 출력 클록 신호를 발생시키는 동시에, 넓은 동기 범위를 나타내는 회로 등에 효과적이다.

Claims (12)

  1. 제 1 위상 비교기 및 제 1 제어가능 발진기를 포함하는 제 1 PLL 회로와, 제 2 위상 비교기 및 제 2 제어가능 발진기를 포함하는 제 2 PLL 회로를 구비하는 전자 회로로서,
    입력 신호는 제 1 PLL 회로의 입력에 공급되고, 상기 제 1 PLL 회로의 입력 신호 또는 출력은 상기 제 2 PLL 회로의 입력에 선택적으로 공급되고, 상기 제 1 PLL 회로의 출력 또는 상기 제 2 PLL 회로의 출력 중 하나는 상기 제 1 PLL 회로의 입력에 선택적으로 연결되고, 동기 검출기 회로가 제공되는데, 상기 동기 검출기 회로는, 상기 제 1 제어가능 발진기의 출력 신호에 대한 상기 입력 신호의 동기를 검출하고, 상기 입력 신호가 제 1 제어가능 발진기의 출력 신호에 동기되는 경우 상기 제 1 PLL 회로의 출력 신호는 상기 제 2 PLL 회로의 입력에 공급되고 상기 제 2 PLL 회로의 출력 신호는 상기 제 1 PLL 회로의 입력에 공급되는데, 상기 제 2 PLL 회로의 출력은 상기 전자 회로의 단일 출력인,
    전자 회로.
  2. 제 1항에 있어서, 제 1 스위치는 상기 제 1 또는 제 2 PLL 회로의 출력을 상기 제 1 PLL 회로의 입력에 선택적으로 연결하기 위해 제공되는, 전자 회로.
  3. 제 1항에 있어서, 제 2 스위치는 상기 제 1 PLL 회로의 출력 또는 상기 입력 신호를 상기 제 2 PLL 회로의 입력에 선택적으로 연결하기 위해 제공되는, 전자 회로.
  4. 제 1항에 있어서, 상기 제 1 PLL 회로는 제 1 필터를 더 포함하거나, 상기 제 2 PLL 회로는 제 2 필터를 더 포함하는, 전자 회로.
  5. 제 1항에 있어서, 상기 제 1 제어가능 발진기는 상기 제 2 제어가능 발진기의 풀링(pulling) 범위보다 더 작은 풀링 범위를 갖는, 전자 회로.
  6. 제 1항에 있어서, 주파수 디바이더가 상기 입력 단자와 제 1 위상 비교기 사이와, 상기 제 1 제어가능 발진기의 출력과 상기 제 1 및 제 2 스위치의 각 입력 사이 또는 상기 제 2 제어가능 발진기의 출력과 상기 제 2 위상 비교기 및 상기 제 1 스위치의 각 입력 사이에 제공되는, 전자 회로.
  7. 제 1 및 제 2 PLL 회로를 포함하는 전자 회로를 동작시키는 방법으로서,
    - 입력 신호를 제 1 및 제 2 PLL 회로의 입력에 공급하는 단계와;
    - 상기 제 1 및 제 2 PLL 회로의 각 제어가능 발진기의 출력 신호를 상기 각 제 1 및 제 2 PLL 회로의 각 제 1 및 제 2 위상 비교기로 피드백하는 단계와;
    - 동기 검출기에서 상기 입력 신호에 대해 상기 제 1 PLL 회로의 동기 상태를 모니터링하는 단계와;
    - 상기 제 1 PLL 회로가 상기 입력 신호에 동기될 때, 상기 제 1 PLL 회로의 출력 신호를 상기 제 2 PLL 회로의 입력에만 배타적으로 공급하고, 상기 제 2 PLL 회로의 출력 신호를 상기 제 1 PLL 회로의 입력에 유일한 피드백 신호로서 공급하는 단계를
    포함하는, 전자 회로 동작 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
KR1020060108462A 2005-11-08 2006-11-03 스위치가능 ｐｌｌ 회로 KR101295657B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP05110472A EP1783913A1 (en) 2005-11-08 2005-11-08 Switchable PLL circuit including two loops
EP05110472.7 2005-11-08

Publications (2)

Publication Number Publication Date
KR20070049566A KR20070049566A (ko) 2007-05-11
KR101295657B1 true KR101295657B1 (ko) 2013-08-13

Family

ID=35453452

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060108462A KR101295657B1 (ko) 2005-11-08 2006-11-03 스위치가능 ｐｌｌ 회로

Country Status (6)

Country Link
US (1) US7576576B2 (ko)
EP (1) EP1783913A1 (ko)
JP (1) JP4633706B2 (ko)
KR (1) KR101295657B1 (ko)
CN (1) CN1964195B (ko)
DE (1) DE602006008246D1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7791422B2 (en) * 2007-10-17 2010-09-07 Autoliv Asp, Inc. Voltage controlled oscillator with cascaded emitter follower buffer stages
US7642822B2 (en) * 2008-04-03 2010-01-05 Tektronix, Inc. Analog phase-locked loop
KR101196706B1 (ko) * 2009-10-29 2012-11-07 에스케이하이닉스 주식회사 지연 고정 루프 회로를 포함하는 반도체 집적 회로
JP5688905B2 (ja) * 2010-01-26 2015-03-25 古野電気株式会社 基準周波数発生装置
JP5016074B2 (ja) * 2010-02-16 2012-09-05 日本電波工業株式会社 Ｐｌｌ回路
US8681917B2 (en) 2010-03-31 2014-03-25 Andrew Llc Synchronous transfer of streaming data in a distributed antenna system
US8058916B2 (en) * 2010-04-15 2011-11-15 Xilinx, Inc. Lockstep synchronization and maintenance
TWI443492B (zh) * 2010-05-17 2014-07-01 Mstar Semiconductor Inc 時脈產生電路與時脈產生方法
CN102545892B (zh) * 2012-01-18 2015-03-11 上海华力微电子有限公司 一种宽频带锁相环频率综合器电路
US8666010B1 (en) * 2012-09-24 2014-03-04 Xilinx, Inc. Phase detector for bursty data streams
WO2014146274A1 (en) * 2013-03-21 2014-09-25 Telefonaktiebolaget L M Ericsson (Publ) Method and apparatus for implementing clock holdover
KR101467547B1 (ko) * 2013-08-30 2014-12-01 포항공과대학교 산학협력단 주입 고정식 디지털 주파수 신시사이저 회로
US9350362B2 (en) 2013-10-08 2016-05-24 Thomas & Betts International, Llc Programmable slew rate phase locked loop
CN106301358B (zh) * 2015-05-28 2019-01-01 瑞昱半导体股份有限公司 快速锁定的时脉数据回复装置与其方法
US10116313B2 (en) * 2015-08-25 2018-10-30 Intel Corporation Apparatus and method to mitigate phase and frequency modulation due to inductive coupling
US10965295B1 (en) 2020-05-07 2021-03-30 Shenzhen GOODIX Technology Co., Ltd. Integer boundary spur mitigation for fractional PLL frequency synthesizers
US11212072B1 (en) 2020-12-22 2021-12-28 Xilinx, Inc. Circuit for and method of processing a data stream
CN113114231A (zh) * 2021-05-24 2021-07-13 浙江赛思电子科技有限公司 一种时钟控制电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0509706A2 (en) * 1991-04-17 1992-10-21 Seiscor Technologies, Inc. Telephone communication system having an enhanced timing circuit
US20050083099A1 (en) 2001-04-19 2005-04-21 Micron Technology, Inc. Capture clock generator using master and slave delay locked loops

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69314519T2 (de) * 1992-03-11 1998-02-19 Matsushita Electric Ind Co Ltd Frequenzsynthetisierer
DE4336239A1 (de) * 1993-10-23 1995-04-27 Sel Alcatel Ag Schaltungsanordnung für einen Taktgenerator
JP2710214B2 (ja) * 1994-08-12 1998-02-10 日本電気株式会社 フェーズロックドループ回路
JP2944607B2 (ja) * 1998-02-12 1999-09-06 日本電気アイシーマイコンシステム株式会社 ディジタルｐｌｌ回路とクロックの生成方法
US6204732B1 (en) * 1999-02-09 2001-03-20 Eci Telecom Ltd Apparatus for clock signal distribution, with transparent switching capability between two clock distribution units
US6114987A (en) * 1999-05-29 2000-09-05 Sensor Technologies & Systems, Inc. Dual-loop linearizer for FM-CW radar
JP4502165B2 (ja) * 2001-04-10 2010-07-14 ルネサスエレクトロニクス株式会社 ロック検出回路
JP2003264537A (ja) * 2002-03-11 2003-09-19 Nef:Kk Ｐｌｏ制御回路
JP2003347938A (ja) * 2002-05-30 2003-12-05 Yokogawa Electric Corp Ｐｌｌ回路
US20060001494A1 (en) * 2004-07-02 2006-01-05 Bruno Garlepp Cascaded locked-loop circuits deriving high-frequency, low noise clock signals from a jittery, low-frequency reference

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0509706A2 (en) * 1991-04-17 1992-10-21 Seiscor Technologies, Inc. Telephone communication system having an enhanced timing circuit
US20050083099A1 (en) 2001-04-19 2005-04-21 Micron Technology, Inc. Capture clock generator using master and slave delay locked loops

Also Published As

Publication number Publication date
EP1783913A1 (en) 2007-05-09
JP2007135208A (ja) 2007-05-31
JP4633706B2 (ja) 2011-02-16
DE602006008246D1 (de) 2009-09-17
CN1964195A (zh) 2007-05-16
CN1964195B (zh) 2011-04-06
US20070103214A1 (en) 2007-05-10
KR20070049566A (ko) 2007-05-11
US7576576B2 (en) 2009-08-18

Similar Documents

Publication Publication Date Title
KR101295657B1 (ko) 스위치가능 ｐｌｌ 회로
US5373254A (en) Method and apparatus for controlling phase of a system clock signal for switching the system clock signal
US6956419B1 (en) Fail-safe zero delay buffer with automatic internal reference
US7734000B2 (en) Clock and data recovery circuits
JPH0795072A (ja) 位相同期発振回路
KR100421411B1 (ko) 클록 신호 재생 장치
KR20080044977A (ko) 위상 동기 루프 및 위상 동기 루프의 동작 방법
EP0977361B1 (en) Frequency-providing circuit
JPH11308102A (ja) 位相同期回路
EP1783914A1 (en) Switchable PLL circuit including two loops
JP2007049345A (ja) クロック生成回路
US5867545A (en) Phase-locked loop circuit
KR102205037B1 (ko) 글리치를 제거하기 위한 멀티 모듈러스 분주기 및 이를 포함하는 전자 장치
JP3371950B2 (ja) 位相同期回路および位相同期方法ならびに信号伝送システム
JPH07170584A (ja) クロック切替回路
JP3160904B2 (ja) 位相同期発振回路装置
KR100254514B1 (ko) 위상동기루프의 차지펌프 회로
JP4657678B2 (ja) 位相同期発振器
KR20210026680A (ko) 수정발진기 기반의 헤테로 멀티 아웃풋 발진 장치
JP2000031819A (ja) クロック同期回路
JPH08125641A (ja) クロック生成回路
JPH06177754A (ja) 位相同期発振回路
JP2005252587A (ja) クロック整形器およびクロック整形器を用いた電子機器
JPH0530095A (ja) 位相同期発振回路
JPH11214991A (ja) 位相同期回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160707

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180718

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190807

Year of fee payment: 7