CN1964195A - 可切换锁相环电路 - Google Patents

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Abstract

一种电子电路，包括第一和第二PLL级(PLL1、PLL2)，依赖于PLL电路中第一PLL电路到输入信号(IN)的锁定，其可以切换为并联或串联。当并联时，只有第二PLL电路(PLL2)有效地提供时钟信号到电子电路的输出。第一PLL电路(PLL1)继续设法锁定到输入信号(IN)。锁定检测器(LD)监控第一PLL电路(PLL1)到输入(IN)的锁定状态，并且在锁定时，设置开关(S1、S2)以耦合第一PLL电路(PLL1)的输出到第二PLL电路(PLL2)的输入，和耦合第二PLL电路(PLL2)的输出到第一PLL电路(PLL1)的输入。

Description

可切换锁相环电路
技术领域
本发明涉及包括两个PLL电路的、可以在不同结构之间切换的电子电路。具体地，本发明涉及其中受控振荡器必需在频率和相位方面被锁定到输入时钟的PLL电路。
背景技术
在特定时钟频率向其提供输入信号的电子电路经常需要在进一步处理级处理接收到的输入信号。因此，在进一步处理级内使用的时钟和输入信号之间的固定关系是必需的。进一步的要求是时钟具有很低的抖动，即，在频率或相位上很低的波动。为此，经常把输入信号提供到锁相环电路，或PLL电路，其同步可控振荡器与输入信号。一种特定类型的PLL电路使用温度补偿压控振荡器(TCXO)。TCXO显示极好的温度和抖动特性。然而，这种类型的振荡器具有很小的频率牵引范围，即这种类型的振荡器的输出频率只能在围绕标定频率的小范围内变化。因此，使用TCXO振荡器的PLL电路具有很小锁定范围，即在输入信号频率和振荡器的标定频率之间的差别不应很大。具有较大锁定范围的PLL电路能够使用压控振荡器(VCXO)建立，其具有较大的牵引范围。然而，与TCXO相比较，VCXO在频率和相位上较不稳定，因此与使用TCXO的PLL电路相比，使用VCXO的PLL电路的输出信号可能具有较大数量的时钟抖动。
因此，希望具有提供在展示大锁定范围的同时锁定到输入信号、产生低抖动的输出时钟信号的电路。
发明内容
本发明提出组合具有单独的控制级的两个PLL电路，其中一个PLL电路使用TCXO、另一个使用VCXO作为振荡器。依赖于工作模式，两个PLL电路单独或以级联方式使用。
在第一工作模式，两个PLL电路以第一种结构连接，该结构提供较大锁定范围。为此，输入信号提供到第一和第二PLL电路两者。第一PLL电路具有牵引范围相对较小的可控振荡器，并试图以公知方式锁定到输入信号。具有相对较小的牵引范围但有很好相位、频率和温度稳定性的可控振荡器为(例如)温控晶体振荡器，或TCXO。然而，第一PLL电路的可控振荡器具有在输入信号不存在的情况下以标定频率振荡的能力。在这种情况下，第一振荡器作为提供极好抖动品质的时钟拥有者(clock master)。另外，第一PLL电路的可控振荡器具有很稳定的相位和频率特性。第二PLL电路具有牵引范围与第一PLL电路的可控振荡器相比相对较大的可控振荡器。第二PLL电路的可控振荡器为(例如)压控晶体振荡器，或VCXO。在下面的说明书中，术语VCXO和TCXO分别被用作表示具有大和小牵引范围的可控振荡器的同义词。第二PLL电路因此具有大锁定范围。在第一工作模式，其也试图锁定到输入频率上。由于第二PLL电路具有较大的锁定范围，所以很有可能它将首先锁定到输入信号上。锁定检测器提供关于第一PLL电路的锁定状态的信息，第一PLL电路具有比第二PLL小的锁定范围。当第一PLL电路锁定到输入信号时，两个PLL电路以第二种结构连接，其提供与第一种结构相比较改良的抖动特性，同时具有较小锁定范围。这种工作模式在下文中也称为第二工作模式。每当锁定检测器确定第一PLL电路没有锁定时，两个PLL电路就再次以第一种结构连接。如果根本不存在输入信号，则第一PLL电路的TCXO振荡器以其标定频率自由振荡。然后第一PLL电路的输出信号提供到第二PLL电路，第二PLL电路锁定在第一PLL电路的输出信号上。这种工作模式在下文中也称为第三工作模式。
附图说明
将在下面参考附图描述本发明。在图中：
图1显示本发明电路的方块图；
图2显示在第一工作模式中的本发明电路的方块图；
图3显示在第二工作模式中的本发明电路的方块图；和
图4显示在第三工作模式中的本发明电路的方块图。
在图中，相同或相似的元件用相同的标记表示。
具体实施方式
在图1中显示本发明电路的方块图。输入信号IN经由第一分频器D1提供到第一PLL电路PLL1的第一相位比较器PC1的第一输入端。第一可控振荡器VCO1的输出信号经由第二分频器D2和第一开关S1提供到第一相位比较器PC1的第二输入端。第一可控振荡器VCO1由第一相位比较器PC1的输出信号控制，其经由第一滤波器LPF1提供到第一可控振荡器VCO1。第一可控振荡器VCO1的输出信号进一步提供到锁定检测器LD，其也在第一分频器D1分频之后接收输入信号IN。锁定检测器LD控制第一开关S1，其选择性地把第一可控振荡器VCO1的输出信号或第二可控振荡器VCO2的输出信号施加到第一相位比较器PC1的第二输入端。第二可控振荡器VCO2是第二PLL电路PLL2的一部分并提供本发明电路的输出信号。第二PLL电路PLL2还包括第二相位比较器PC2和第二滤波器LPF2。如同针对第一PLL电路PLL1描述的，相位比较器PC2的输出经由第二滤波器LPF2施加到第二可控振荡器VCO2用于控制输出信号的频率。输出信号经由第三分频器D3反馈到第二相位比较器PC2的第一输入端。第二开关S2选择性地把第一分频器D1下游的输入信号IN或第一PLL电路PLL1的输出信号施加到第二相位比较器PC2的第二输入端。
图2显示在第一工作模式的本发明电路的示意性方块图。实线表示承载信号的所用的连接，而虚线表示在这种工作模式中不使用的连接。输入信号IN经由第一分频器D1提供到第一相位比较器PC1的第一输入。第一相位比较器PC1的输出信号在第一滤波器LPF1中滤波并控制第一可控振荡器VCO1。第一可控振荡器优选是TCXO。第一可控振荡器VCO1的输出信号经由第二分频器D2施加到第一选择开关S1。设置第一选择开关S1以提供该信号到第一相位比较器PC1的第二输入。第一可控振荡器VCO1的输出信号也提供到控制第一选择开关S1的锁定检测器LD。分频后的输入信号IN也提供到锁定检测器LD和选择开关S2的输入，设置选择开关S2以便施加该信号到第二相位比较器PC2的第一输入。选择开关S2同样也由锁定检测器LD控制。在这种工作模式中，由各自元件构成的两个PLL电路PLL1和PLL2都尽量锁定到输入信号IN。由于第二PLL电路PLL2的锁定范围大于第一PLL电路PLL1的锁定范围，所以本发明电路的输出信号相当快地锁定到输入信号IN，然而由于第二可控振荡器VCO2的特性其具有一定数量的抖动。尽管抖动量存在，本发明电路的输出信号OUT仍然锁定到输入信号IN。如果输入信号IN的频率位于第一PLL电路PLL1的锁定范围，锁定将出现。锁定检测器检测第一PLL电路PLL1的锁定状态，并且当检测到第一PLL电路PLL1锁定时，相应地设置选择开关S1和S2以进入第二工作模式。
在图3中显示了在第二工作模式的本发明电路的示意性方块图。在检测到第一PLL电路PLL1锁定到输入信号IN之后，锁定检测器LD设置选择开关S1和S2，以分别将第一PLL电路PLL1的输出信号提供到第二相位比较器PC24，并且将第二PLL电路PLL2的输出信号提供到第一相位比较器PC1。锁定到输入信号IN的第一PLL电路PLL1提供具有低抖动很稳定的输出信号。第二PLL电路PLL2锁定到第一PLL电路PLL1的稳定输出信号。
在图4中显示了在第三工作模式的本发明电路的示意性方块图。在这种工作模式中不存在输入信号，并且第一可控振荡器VCO1以其标定频率自由振荡。设置选择开关S2，以提供第一可控振荡器VCO1的输出信号到第二PLL电路PLL2，其锁定到该信号，由此提供依赖于第一可控振荡器VCO1的频率的稳定输出频率。第一可控振荡器VCO1的输出信号也提供到锁定检测器LD，其也在输入信号IN存在时接收该输入信号IN。如果锁定检测器LD检测到输入信号IN，则设置选择开关S1和S2进入第一工作模式。值得注意的是：选择开关S1和S2的开关位置也可以选择为与第二工作模式中的开关位置相似。在第三工作模式中，第一可控振荡器VCO1从第一滤波器LPF1断开并将在其标定频率上振荡。在一种改进中，设置第一可控振荡器VCO1的控制输入为预定电平，例如，通过介于供电电压V+和地之间的电阻分压网络R1、R2。
根据输入信号IN的频率和第一、第二可控振荡器VCO1、VCO2的振荡器频率选择第一、第二和第三分频器D1、D2、D3的分频比。
值得注意的是：依赖于相位比较器的输入频率范围，第一、第二和第三分频器D1、D2、D3在PLL电路不是必需出现的。另外，依赖于相位比较器建立的方式，滤波器LPF1不是必需出现在PLL电路中的。
在上面的说明书中，已经示范性地使用了术语VCXO和TCXO以便区分具有不同特性的可控振荡器。值得注意的是：可以使用任何具有各自特性的字母代替在本说明书中使用的字母。
锁定检测器LD通过评估分频后输入信号IN和提供到其的第一PLL电路PLL1的输出信号的相应边沿的时间间隔，来确定第一PLL电路PLL1的锁定。相应边沿分别是两个信号的上升或下降沿。只要两个信号边沿之间的时间间隔改变，PLL1就没有锁定到输入信号IN。只有当时间间隔不改变时，或如果在预定时间周期之上变化率低于预定值(例如，由于温度漂移)，PLL1才锁定到了输入信号IN，并且锁定检测器改变到第二工作模式。
锁定检测器的一个实施例提供计数器，其从施加到锁定检测器LD的两个信号中的第一信号的第一斜坡(上升或下降)开始。响应于施加到锁定检测器LD的两个信号中的第二信号的相应斜坡，停止计数器。计数值被存储并与后续计数值比较。只要各个计数值不改变，或在预定时间周期之上只按预定的相对较小的变化率变化，就认为第一PLL电路PLL1的状态是锁定状态。
当在上述两种不同工作模式之间切换时，在一个实施例中，在预定时间周期内锁定检测器被禁止。由于振荡器和PLL电路的暂态特性和各个输入信号的暂态，可能需要这样做。

Claims (10)

1.一种电子电路，具有：包括第一相位比较器(PC1)和第一可控振荡器(VCO1)的第一PLL电路(PLL1)、包括第二相位比较器(PC2)和第二可控振荡器(VCO2)的第二PLL电路(PLL2)，其中输入信号(IN)提供到第一PLL电路(PLL1)的输入，其特征在于输入信号(IN)或第一PLL电路(PLL1)的输出被选择性地提供到第二PLL电路(PLL2)的输入，并且第二PLL电路(PLL2)的输出是该电路的唯一输出。
2.根据权利要求1所述的电子电路，其特征在于第一或第二PLL电路(PLL1、PLL2)的输出选择性地连接到第一PLL电路(PLL1)的输入。
3.根据权利要求2所述的电子电路，其特征在于提供第一开关(S1)，用于选择性地连接第一或第二PLL电路(PLL1、PLL2)的输出到第一PLL电路(PLL1)的输入。
4.根据权利要求1、2或3所述的电子电路，其特征在于提供第二开关(S2)，用于选择性地连接第一PLL电路(PLL1)的输出或输入信号(IN)到第二PLL电路(PLL2)的输入。
5.根据以上权利要求中任一项所述的电子电路，其特征在于提供锁定检测电路(LD)，其检测各个输入信号(IN)到第一可控振荡器(VCO1)的输出信号的锁定，并且如果输入信号(IN)锁定到第一可控振荡器(VCO1)的输出信号，则控制第一和第二开关(S1、S2)使得第一PLL电路(PLL1)的输出信号提供到第二PLL电路(PLL2)的输入、并且第二PLL电路(PLL2)的输出信号提供到第一PLL电路(PLL1)的输入。
6.根据以上权利要求中任一项所述的电子电路，其特征在于第一PLL电路(PLL1)进一步包括第一滤波器(LPF1)和/或第二PLL电路(PLL2)进一步包括第二滤波器(LPF2)。
7.根据以上权利要求中任一项所述的电子电路，其特征在于第一可控振荡器(VCO1)具有比第二可控振荡器(VCO2)小的牵引范围。
8.根据以上权利要求中任一项所述的电子电路，其特征在于分频器(D1、D2、D3)提供在输入端(IN)和第一相位比较器(PC1)、第一可控振荡器(VCO1)的输出和第一和第二开关(S1、S2)的相应输入和/或第二可控振荡器(VCO2)的输出和第二相位比较器(PC2)与第一开关(S1)的相应输入之间。
9.一种用于操作根据权利要求1到8中任一项所述的电子电路的方法，包括以下步骤：
-提供输入信号(IN)到第一和第二PLL电路(PLL1、PLL2)的输入；
-反馈第一和第二PLL电路(PLL1、PLL2)的相应可控振荡器(VCO1、VCO2)的信号到相应第一和第二PLL电路(PLL1、PLL2)的相应第一和第二相位比较器(PC1、PC2)；和
-在锁定检测器(LD)中监控第一PLL电路(PLL1)关于输入信号(IN)的锁定状态。
10.根据权利要求9所述的方法，进一步包括步骤：
-当第一PLL电路(PLL1)锁定到输入信号(IN)时，提供第一PLL电路(PLL1)的输出信号到第二PLL电路(PLL2)的输入，并且提供第二PLL电路(PLL2)的输出信号到第一PLL电路(PLL1)的输入。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102545892A (zh) * 2012-01-18 2012-07-04 上海华力微电子有限公司 一种宽频带锁相环频率综合器电路
CN113114231A (zh) * 2021-05-24 2021-07-13 浙江赛思电子科技有限公司 一种时钟控制电路

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7791422B2 (en) * 2007-10-17 2010-09-07 Autoliv Asp, Inc. Voltage controlled oscillator with cascaded emitter follower buffer stages
US7642822B2 (en) * 2008-04-03 2010-01-05 Tektronix, Inc. Analog phase-locked loop
KR101196706B1 (ko) * 2009-10-29 2012-11-07 에스케이하이닉스 주식회사 지연 고정 루프 회로를 포함하는 반도체 집적 회로
JP5688905B2 (ja) * 2010-01-26 2015-03-25 古野電気株式会社 基準周波数発生装置
JP5016074B2 (ja) * 2010-02-16 2012-09-05 日本電波工業株式会社 Ｐｌｌ回路
US8681917B2 (en) * 2010-03-31 2014-03-25 Andrew Llc Synchronous transfer of streaming data in a distributed antenna system
US8058916B2 (en) * 2010-04-15 2011-11-15 Xilinx, Inc. Lockstep synchronization and maintenance
TWI443492B (zh) * 2010-05-17 2014-07-01 Mstar Semiconductor Inc 時脈產生電路與時脈產生方法
US8666010B1 (en) * 2012-09-24 2014-03-04 Xilinx, Inc. Phase detector for bursty data streams
US9660797B2 (en) 2013-03-21 2017-05-23 Telefonaktiebolaget Lm Ericsson (Publ) Method and apparatus for implementing clock holdover
KR101467547B1 (ko) * 2013-08-30 2014-12-01 포항공과대학교 산학협력단 주입 고정식 디지털 주파수 신시사이저 회로
US9350362B2 (en) 2013-10-08 2016-05-24 Thomas & Betts International, Llc Programmable slew rate phase locked loop
CN106301358B (zh) * 2015-05-28 2019-01-01 瑞昱半导体股份有限公司 快速锁定的时脉数据回复装置与其方法
US10116313B2 (en) * 2015-08-25 2018-10-30 Intel Corporation Apparatus and method to mitigate phase and frequency modulation due to inductive coupling
US10965295B1 (en) 2020-05-07 2021-03-30 Shenzhen GOODIX Technology Co., Ltd. Integer boundary spur mitigation for fractional PLL frequency synthesizers
US11212072B1 (en) 2020-12-22 2021-12-28 Xilinx, Inc. Circuit for and method of processing a data stream

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5184350A (en) * 1991-04-17 1993-02-02 Raytheon Company Telephone communication system having an enhanced timing circuit
DE69314519T2 (de) * 1992-03-11 1998-02-19 Matsushita Electric Ind Co Ltd Frequenzsynthetisierer
DE4336239A1 (de) * 1993-10-23 1995-04-27 Sel Alcatel Ag Schaltungsanordnung für einen Taktgenerator
JP2710214B2 (ja) * 1994-08-12 1998-02-10 日本電気株式会社 フェーズロックドループ回路
JP2944607B2 (ja) * 1998-02-12 1999-09-06 日本電気アイシーマイコンシステム株式会社 ディジタルｐｌｌ回路とクロックの生成方法
US6204732B1 (en) * 1999-02-09 2001-03-20 Eci Telecom Ltd Apparatus for clock signal distribution, with transparent switching capability between two clock distribution units
US6114987A (en) * 1999-05-29 2000-09-05 Sensor Technologies & Systems, Inc. Dual-loop linearizer for FM-CW radar
JP4502165B2 (ja) * 2001-04-10 2010-07-14 ルネサスエレクトロニクス株式会社 ロック検出回路
US6839860B2 (en) * 2001-04-19 2005-01-04 Mircon Technology, Inc. Capture clock generator using master and slave delay locked loops
JP2003264537A (ja) * 2002-03-11 2003-09-19 Nef:Kk Ｐｌｏ制御回路
JP2003347938A (ja) * 2002-05-30 2003-12-05 Yokogawa Electric Corp Ｐｌｌ回路
US20060001494A1 (en) * 2004-07-02 2006-01-05 Bruno Garlepp Cascaded locked-loop circuits deriving high-frequency, low noise clock signals from a jittery, low-frequency reference

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102545892A (zh) * 2012-01-18 2012-07-04 上海华力微电子有限公司 一种宽频带锁相环频率综合器电路
CN102545892B (zh) * 2012-01-18 2015-03-11 上海华力微电子有限公司 一种宽频带锁相环频率综合器电路
CN113114231A (zh) * 2021-05-24 2021-07-13 浙江赛思电子科技有限公司 一种时钟控制电路

Also Published As

Publication number Publication date
CN1964195B (zh) 2011-04-06
JP4633706B2 (ja) 2011-02-16
US20070103214A1 (en) 2007-05-10
US7576576B2 (en) 2009-08-18
JP2007135208A (ja) 2007-05-31
EP1783913A1 (en) 2007-05-09
KR101295657B1 (ko) 2013-08-13
KR20070049566A (ko) 2007-05-11
DE602006008246D1 (de) 2009-09-17

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