JP2003264537A - Ｐｌｏ制御回路 - Google Patents
Ｐｌｏ制御回路Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】多段のＰＬＯ引き込み動作過程における遅延時
間を保証するメモリの量を削減するＰＬＯ制御回路を提
供する。 【解決手段】入力断検出回路２は入力信号ｆ０の入力断
を検出すると検出信号ｓ１をＬレベルからＨレベルに切
り替える。第１の選択回路３はｓ１がＬレベルならばｆ
１を選択出力し、Ｈレベルならばｆ０を選択出力する。
第１のドリフト回路５はＳ１とｆ２とにドリフトがない
か監視し、ドリフトを検出した場合は検出信号ｓ２をＬ
レベルからＨレベルに切り替える。第２の選択回路６は
ｓ２がＬレベルならばｆ２を選択出力し、Ｈレベルなら
ばＳ１を選択出力する。
間を保証するメモリの量を削減するＰＬＯ制御回路を提
供する。 【解決手段】入力断検出回路２は入力信号ｆ０の入力断
を検出すると検出信号ｓ１をＬレベルからＨレベルに切
り替える。第１の選択回路３はｓ１がＬレベルならばｆ
１を選択出力し、Ｈレベルならばｆ０を選択出力する。
第１のドリフト回路５はＳ１とｆ２とにドリフトがない
か監視し、ドリフトを検出した場合は検出信号ｓ２をＬ
レベルからＨレベルに切り替える。第２の選択回路６は
ｓ２がＬレベルならばｆ２を選択出力し、Ｈレベルなら
ばＳ１を選択出力する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＰＬＯ制御回路に関
し、特に多段のＰＬＯ引き込み動作過程における遅延時
間を保証するメモリの量を削減するＰＬＯ制御回路に関
する。 【０００２】 【従来の技術】従来、データ通信機器のクロック発生回
路は、図４で示すような位相制御発振器（以下、ＰＬＯ
と略す）を使用するのが一般的である。ＰＬＯ２４は出
力周波数ｆβを入力周波数ｆαに追従させる際に、比較
器２５で入力周波数ｆαと出力周波数ｆβを分周回路２
８で１／ｍ分周した入力周波数ｆαと同等の周波数とを
比較し、誤差があった場合に出力周波数ｆβを±Δｆず
らすことにより、ｆβ＝ｍｆαの関係になるように制御
している。また、入力周波数ｆα、出力周波数ｆβの用
途が追従に際してのジッタの小さい安定なものが必要と
する機器では、図４の電圧制御発振器（以下、ＶＣＯと
略す）ＶＣＯ２７は水晶振動子を使用したクリスタル電
圧制御発振器が使用される。このような場合には、出力
ジッタを抑圧するため、比較器２５から出力される誤差
信号を低域通過ろ波器（以下、ＬＰＦと略す）であるＬ
ＰＦ２６で積分を行い周波数制御電圧に変換してＶＣＯ
２７へ出力している。ＶＣＯ２７の出力である出力周波
数ｆβを、分周回路２８を通して帰還させるＣＯとによ
って±Δ分ｆの制御行っている。そして、ＬＰＦ２６の
積分があるため、入力信号ｆαの変化に対して出力信号
ｆβの変化はゆっくりとした追従特性になっているのが
一般的である。 【０００３】従来技術のＰＬＯ制御回路は、図５のよう
に第１のＰＬＯに対して、第２のＰＬＯ、第３のＰＬＯ
…、第ｎのＰＬＯがそれぞれ並列に接続されている。伝
送路側入力ｆ０、伝送路側出力ｆ１、端末側入出力ｆ
２、ｆ３、…ｆｎとした時にｆ０＝ｆ１、ｆ２＝ａｆ
１、ｆ３＝ｂｆ１、…、ｆｎ＝ｃｆ１の関係が成り立っ
ている。（ａ，ｂ，ｃは実数で一定値）すなわち、伝送
路側出力と端末側入出力は伝送路に側に同期した速度で
ある。 【０００４】そして、ｆ０が入力断になった場合には第
１のＰＬＯがクロック生成源となり、第２のＰＬＯ、第
３のＰＬＯ…、第ｎのＰＬＯは、図６のＬ０、Ｌ１区間
中はｆ２＝ａｆ１、ｆ３＝ｂｆ１、…、ｆｎ＝ｃｆ１は
成り立っており端末入力→伝送路出力方向の通信は正常
に出来るようにしている。 【０００５】 【発明が解決しようとする課題】しかし、上記従来の技
術では、引き込み動作過程において順序回路になるため
に図６のようにＴ１時間にｆ２≠ａｆ１、ｆ３≠ｂｆ
１、…、ｆｎ≠ｃｆ１というようなずれが発生し、この
ずれ分を保証する分のメモリを設置する必要があった。 【０００６】特に近年信号速度が高速化になり数十Ｍｂ
／ｓ程度を扱う機器にとっては、このメモリ量増大は無
視できないものになっている。さらには、Ｔ１時間を減
少させるべくＰＬＯの積分値を小さくするとクロックジ
ッタが増大する現象（ＶＣＯの引き込みジッタのトレー
ドオフ関係）があり、前記メモリ容量を単純に減少させ
ることはできない。 【０００７】本発明は上記問題点に鑑み、多段のＰＬＯ
引き込み動作過程における遅延時間を短縮し、遅延時間
分を保証するメモリの量を低減することを目的とする。 【０００８】 【課題を解決するための手段】本発明のＰＬＯ制御回路
は、クロック生成源である個々のＰＬＯ回路を直列に並
べたＰＬＯ制御回路であって、１段目のＰＬＯ回路は入
力信号の入力断を検出する入力断検出部と、前記入力断
検出部の検出結果に応じて前記１段目のＰＬＯの出力と
前記入力信号との選択を行う第１の選択部とを有し、２
段目以降のＰＬＯ回路は前記第１の選択部の出力と前記
２段目以降のＰＬＯの出力とのドリフトを検出するドリ
フト検出回路と、前記ドリフト検出回路の検出結果に応
じて前記第１の選択部の出力と前記２段目以降のＰＬＯ
の出力との選択を行う選択部とを有することを特徴とす
る。 【０００９】 【発明の実施の形態】本発明によるＰＬＯ制御回路は、
ＰＬＯを全て直列に並べ、２段目以降のＰＬＯ（図１の
４、７、１０）の入力に選択回路（図１の３、６、９）
を設けて、さらに、その選択回路の切り替えを行う入力
断検出回路（図１の２）ドリフト検出回路（図１の５、
８）を設けたことを特徴としている。 【００１０】このドリフト検出回路は、正常時は基選択
回路に基準波数（図１のｆ０）および、ＰＬＯの出力周
波数（図１のｆ２、ｆ３）を選択させ、ドリフト検出時
で正常状態→入力断の場合は、ＰＬＯの出力周波数（ｆ
１、ｆ２、ｆ３）を選択させ、入力断→正常状態の検出
時は基準波数（図１のｆ０）と前段の周波数（図１のＳ
１、Ｓ２）を選択させる動作を実行する。 【００１１】従って、入力断→正常状態はｆ０＝Ｓ１＝
Ｓ２＝Ｓｎ−１になりすべてのＰＬＯ回路がｆ０に対し
て引き込みを開始するので、引き込みによる遅延時間
（図６のＴ１）を大幅に減少でき、遅延時間分を保証す
るメモリの量を低減できるという効果が得られる。 【００１２】次に図２を参照して本発明の実施形態の説
明を行う。図２を参照すると、本発明の実施形態は、伝
送路から基準信号であるｆ０からｆ１，ｆ２，ｆ３のク
ロックを生成するＰＬＯ制御回路１１と、伝送路から入
力される受信データＤ１をｆ２系、ｆ３系のデータに処
理するｆ１系受信処理回路１２と、ｆ２系の端末に送信
データＤ３を出力するｆ２系受信処理回路２１と、ｆ３
系の端末に送信データＤ５を出力するｆ３系受信処理回
路２０と、端末側からのｆ２系、ｆ３系のデータを伝送
路に出力する送信データＤ２に処理するｆ１系送信処理
回路１６と、ｆ２系の端末から受信データＤ４を受信す
るｆ２系送信処理回路２２と、ｆ３系の端末から受信デ
ータＤ６を受信するｆ３系送信処理回路２３とで構成さ
れる。 【００１３】図１を参照すると、ＰＬＯ制御回路１１
は、第１のＰＬＯ１と、第２のＰＬＯ４と、第３のＰＬ
Ｏ７と、入力断検出回路２と、第１のドリフト検出回路
５と、第１の選択回路３と、第２の選択回路６とを備え
る。 【００１４】第１のＰＬＯ１はｆ０からｆ１を生成し
て、入力断検出回路２はｆ０が入力断かどうか常々監視
しており、入力断を検出した場合は検出信号ｓ１をＬレ
ベルからＨレベルに切り替える。第１の選択回路３は、
出力信号Ｓ１を、入力断検出回路２から出力される検出
信号ｓ１を監視してＬレベルならばＳ１＝ｆ１とし、Ｈ
レベルならばＳ１＝ｆ０とする。 【００１５】第２のＰＬＯ４はＳ１からｆ２を生成し
て、第１のドリフト検出回路５はＳ１とｆ２とにドリフ
トがないか常々監視しており、ドリフトを検出した場合
は検出信号ｓ２をＬレベルからＨレベルに切り替える。
第２の選択回路６は、出力信号Ｓ２を、第１のドリフト
検出回路５から出力される検出信号ｓ２を監視してＬレ
ベルならばＳ２＝ｆ２とし、ＨレベルならばＳ２＝Ｓ１
とする。第３のＰＬＯ７はＳ２からｆ３を生成してい
る。 【００１６】ｆ１系受信処理回路１２は、ｆ１系受信回
路１３と、第１のクロック乗り替え回路１４と、第２の
クロック乗り替え回路１５とを備える。ｆ１系受信回路
１３は、伝送路から入力される受信データＤ１をｆ２、
ｆ３系向けのデータに分離する。第１のクロック乗り替
え回路１４は、ｆ１系受信回路１３でｆ３系に分離され
たデータをｆ３のクロックに乗せ替える。第２のクロッ
ク乗り替え回路１５は、ｆ１系受信回路１３でｆ２系に
分離されたデータをｆ２のクロックに乗せ替える。 【００１７】ｆ２系受信回路２１は、第２のクロック乗
り替え回路１５でｆ２の位相にあったデータを、端末側
に送信データＤ３として出力する。ｆ３系受信回路２０
は、第１のクロック乗り替え回路１４でｆ３の位相にあ
ったデータを、端末側に送信データＤ５として出力す
る。ｆ２系送信回路２２は、端末側から入力された受信
データＤ４を第３のクロック乗り替え回路１８に送出す
る。ｆ３系送信回路２３は、端末側から入力された受信
データＤ６を第４のクロック乗り替え回路１９に送出す
る。 【００１８】ｆ１系送信処理回路１６は、ｆ１系送信回
路１７と、第３のクロック乗り替え回路１８と、第４の
クロック乗り替え回路１９とを備える。ｆ１系送信回路
１７は、第３のクロック乗り替え回路１８、第４のクロ
ック乗り替え替え回路１９で処理されたデータを多重
し、伝送路に送信データＤ２を出力する。第３のクロッ
ク乗り替え回路１８は、ｆ２系送信回路２２からのデー
タをｆ１のクロックに乗せ替える。第４のクロック乗り
替え回路１９は、ｆ３系送信回路２３からのデータをｆ
１のクロックに乗せ替える。 【００１９】以下、本実施形態の動作について図４、図
５および図６を参照し説明する。伝送路からのクロック
ｆ０が通常入力時でのＰＬＯ制御回路１１では、第１の
ＰＬＯ１はｆ０からｆ１を生成し、入力断検出回路２で
は入力断検出がされないため、検出信号ｓ１をＬレベル
で出力している。第１の選択回路３では検出信号ｓ１が
Ｌレベルであるためｆ１を選択し、Ｓ１＝ｆ０というよ
うになる。第２のＰＬＯ４はＳ１＝ｆ０からｆ２を生成
し、第１のドリフト検出回路５ではドリフト検出がされ
ないため、検出信号ｓ２をＬレベルで出力している。第
２の選択回路６では検出信号ｓ２がＬレベルであるため
ｆ２を選択し、Ｓ２＝ｆ２というようになる。第３のＰ
ＬＯ７はＳ２＝ｆ２からｆ３を生成している。よって、
図３のＬ０区間で示してあるようにｆ０に対してｆ１、
ｆ２およびｆ３がロックされている。 【００２０】図２では、伝送路から入力される受信デー
タＤ１をｆ１系受信回路１３でｆ２、ｆ３系のデータに
分離し、分離したｆ２系、ｆ３系のデータをそれぞれ第
１のクロック乗り替え回路１４でｆ１からｆ３に乗り換
えてｆ３系受信回路２０を経て端末側に送信データＤ５
として出力し、第２のクロック乗り替え回路１５ではｆ
１からｆ２に乗り換えて、ｆ２系受信回路２１を経て端
末側に送信データＤ３として出力している。端末側から
入力されたｆ２系受信データＤ４、ｆ３系受信データＤ
５は、それぞれｆ２系送信回路２３を経て第３のクロッ
ク乗り替え回路１８でｆ２からｆ１に乗り換えてｆ１系
送信回路１７に入力され、ｆ３系送信回路２３を経て第
４のクロック乗り替え回路１９でｆ３からｆ１に乗り換
えてｆ１系送信回路１７に入力される。ｆ１系送信回路
１７では、ｆ２、ｆ３系データを多重し、伝送路へ送出
データＤ２を出力する。 【００２１】ここで、伝送路からのクロックｆ０が入力
断になった場合は、ＰＬＯ制御回路１１では、第１のＰ
ＬＯ１はｆ０が入力されないため、第１のＰＬＯ１がク
ロック生成源になりｆ１を生成し、入力断検出回路２で
は入力断検出がされるため、検出信号ｓ１をＨレベルで
出力している。第１の選択回路３では検出信号ｓ１がＨ
レベルであるためｆ１を選択し、Ｓ１＝ｆ１というよう
になる。第２のＰＬＯ４はＳ１＝ｆ１からｆ２を生成
し、第１のドリフト検出回路５ではｆ０＝ｆ１がなりた
っているので、第２のＰＬＯ４のｆ２に変化はなくドリ
フト検出がされないため、検出信号ｓ２をＬレベルで出
力している。第２の選択回路６では検出信号ｓ２がＬレ
ベルであるためｆ２を選択し、Ｓ２＝ｆ２というように
なる。第３のＰＬＯ７はＳ２＝ｆ２からｆ３を生成して
いる。よって、図３のＬ１区間で示してあるようにｆ１
に対してｆ２、ｆ３がロックされている。このとき、図
２では端末側から伝送路方向に対しては正常と変わらず
に伝送できている。 【００２２】さらに、伝送路からのクロックｆ０が入力
断から復旧した場合は、ＰＬＯ制御回路１１では、第１
のＰＬＯ１はｆ０が入力されるため、第１のＰＬＯ１で
Ｔ２区間の引き動作を行いｆ１を生成し、入力断検出回
路２では入力断検出がされないため、検出信号ｓ１をＬ
レベルで出力している。第１の選択回路３では検出信号
ｓ１がＬレベルであるためｆ０を選択し、Ｓ１＝ｆ０と
いうようになる。第２のＰＬＯ４はＳ１＝ｆ０からｆ２
を生成し、第１のドリフト検出回路５ではドリフト検出
がされるため、検出信号ｓ２をＨレベルで出力してい
る。第２の選択回路６では検出信号ｓ２がＨレベルであ
るためＳ１を選択し、Ｓ２＝Ｓ１＝ｆ０というようにな
る。第３のＰＬＯ７はＳ２＝Ｓ１＝ｆ０からｆ３を生成
している。よって、図３のＴ２区間ではｆ０に対して第
１のＰＬＯ１、第２のＰＬＯ４および第３のＰＬＯ７が
同時に引き込みを開始する。このとき、ｆ０に対してｆ
２、ｆ３はロックしていないが、第３のクロック乗り替
え回路１８、第４のクロック乗り替え回路１９があるた
め、端末側から伝送路方向に対して正常と変わらずに伝
送できている。 【００２３】本実施の形態ではｆ３までしか述べていな
いが、本発明では図４、図５に示してあるようにｆｎで
も同様の動作が得られる。 【００２４】 【発明の効果】以上のように本発明によれば、入力断か
ら正常入力における引き込み過程において、各ＰＬＯが
基準信号ｆ０で同時に引き込み動作を行うため、図６の
Ｔ１区間が発生しない。これにより第３のクロック乗り
替え回路１８、第４のクロック乗り替え回路１９は、Ｔ
１区間分のメモリ量を削減できる。
し、特に多段のＰＬＯ引き込み動作過程における遅延時
間を保証するメモリの量を削減するＰＬＯ制御回路に関
する。 【０００２】 【従来の技術】従来、データ通信機器のクロック発生回
路は、図４で示すような位相制御発振器（以下、ＰＬＯ
と略す）を使用するのが一般的である。ＰＬＯ２４は出
力周波数ｆβを入力周波数ｆαに追従させる際に、比較
器２５で入力周波数ｆαと出力周波数ｆβを分周回路２
８で１／ｍ分周した入力周波数ｆαと同等の周波数とを
比較し、誤差があった場合に出力周波数ｆβを±Δｆず
らすことにより、ｆβ＝ｍｆαの関係になるように制御
している。また、入力周波数ｆα、出力周波数ｆβの用
途が追従に際してのジッタの小さい安定なものが必要と
する機器では、図４の電圧制御発振器（以下、ＶＣＯと
略す）ＶＣＯ２７は水晶振動子を使用したクリスタル電
圧制御発振器が使用される。このような場合には、出力
ジッタを抑圧するため、比較器２５から出力される誤差
信号を低域通過ろ波器（以下、ＬＰＦと略す）であるＬ
ＰＦ２６で積分を行い周波数制御電圧に変換してＶＣＯ
２７へ出力している。ＶＣＯ２７の出力である出力周波
数ｆβを、分周回路２８を通して帰還させるＣＯとによ
って±Δ分ｆの制御行っている。そして、ＬＰＦ２６の
積分があるため、入力信号ｆαの変化に対して出力信号
ｆβの変化はゆっくりとした追従特性になっているのが
一般的である。 【０００３】従来技術のＰＬＯ制御回路は、図５のよう
に第１のＰＬＯに対して、第２のＰＬＯ、第３のＰＬＯ
…、第ｎのＰＬＯがそれぞれ並列に接続されている。伝
送路側入力ｆ０、伝送路側出力ｆ１、端末側入出力ｆ
２、ｆ３、…ｆｎとした時にｆ０＝ｆ１、ｆ２＝ａｆ
１、ｆ３＝ｂｆ１、…、ｆｎ＝ｃｆ１の関係が成り立っ
ている。（ａ，ｂ，ｃは実数で一定値）すなわち、伝送
路側出力と端末側入出力は伝送路に側に同期した速度で
ある。 【０００４】そして、ｆ０が入力断になった場合には第
１のＰＬＯがクロック生成源となり、第２のＰＬＯ、第
３のＰＬＯ…、第ｎのＰＬＯは、図６のＬ０、Ｌ１区間
中はｆ２＝ａｆ１、ｆ３＝ｂｆ１、…、ｆｎ＝ｃｆ１は
成り立っており端末入力→伝送路出力方向の通信は正常
に出来るようにしている。 【０００５】 【発明が解決しようとする課題】しかし、上記従来の技
術では、引き込み動作過程において順序回路になるため
に図６のようにＴ１時間にｆ２≠ａｆ１、ｆ３≠ｂｆ
１、…、ｆｎ≠ｃｆ１というようなずれが発生し、この
ずれ分を保証する分のメモリを設置する必要があった。 【０００６】特に近年信号速度が高速化になり数十Ｍｂ
／ｓ程度を扱う機器にとっては、このメモリ量増大は無
視できないものになっている。さらには、Ｔ１時間を減
少させるべくＰＬＯの積分値を小さくするとクロックジ
ッタが増大する現象（ＶＣＯの引き込みジッタのトレー
ドオフ関係）があり、前記メモリ容量を単純に減少させ
ることはできない。 【０００７】本発明は上記問題点に鑑み、多段のＰＬＯ
引き込み動作過程における遅延時間を短縮し、遅延時間
分を保証するメモリの量を低減することを目的とする。 【０００８】 【課題を解決するための手段】本発明のＰＬＯ制御回路
は、クロック生成源である個々のＰＬＯ回路を直列に並
べたＰＬＯ制御回路であって、１段目のＰＬＯ回路は入
力信号の入力断を検出する入力断検出部と、前記入力断
検出部の検出結果に応じて前記１段目のＰＬＯの出力と
前記入力信号との選択を行う第１の選択部とを有し、２
段目以降のＰＬＯ回路は前記第１の選択部の出力と前記
２段目以降のＰＬＯの出力とのドリフトを検出するドリ
フト検出回路と、前記ドリフト検出回路の検出結果に応
じて前記第１の選択部の出力と前記２段目以降のＰＬＯ
の出力との選択を行う選択部とを有することを特徴とす
る。 【０００９】 【発明の実施の形態】本発明によるＰＬＯ制御回路は、
ＰＬＯを全て直列に並べ、２段目以降のＰＬＯ（図１の
４、７、１０）の入力に選択回路（図１の３、６、９）
を設けて、さらに、その選択回路の切り替えを行う入力
断検出回路（図１の２）ドリフト検出回路（図１の５、
８）を設けたことを特徴としている。 【００１０】このドリフト検出回路は、正常時は基選択
回路に基準波数（図１のｆ０）および、ＰＬＯの出力周
波数（図１のｆ２、ｆ３）を選択させ、ドリフト検出時
で正常状態→入力断の場合は、ＰＬＯの出力周波数（ｆ
１、ｆ２、ｆ３）を選択させ、入力断→正常状態の検出
時は基準波数（図１のｆ０）と前段の周波数（図１のＳ
１、Ｓ２）を選択させる動作を実行する。 【００１１】従って、入力断→正常状態はｆ０＝Ｓ１＝
Ｓ２＝Ｓｎ−１になりすべてのＰＬＯ回路がｆ０に対し
て引き込みを開始するので、引き込みによる遅延時間
（図６のＴ１）を大幅に減少でき、遅延時間分を保証す
るメモリの量を低減できるという効果が得られる。 【００１２】次に図２を参照して本発明の実施形態の説
明を行う。図２を参照すると、本発明の実施形態は、伝
送路から基準信号であるｆ０からｆ１，ｆ２，ｆ３のク
ロックを生成するＰＬＯ制御回路１１と、伝送路から入
力される受信データＤ１をｆ２系、ｆ３系のデータに処
理するｆ１系受信処理回路１２と、ｆ２系の端末に送信
データＤ３を出力するｆ２系受信処理回路２１と、ｆ３
系の端末に送信データＤ５を出力するｆ３系受信処理回
路２０と、端末側からのｆ２系、ｆ３系のデータを伝送
路に出力する送信データＤ２に処理するｆ１系送信処理
回路１６と、ｆ２系の端末から受信データＤ４を受信す
るｆ２系送信処理回路２２と、ｆ３系の端末から受信デ
ータＤ６を受信するｆ３系送信処理回路２３とで構成さ
れる。 【００１３】図１を参照すると、ＰＬＯ制御回路１１
は、第１のＰＬＯ１と、第２のＰＬＯ４と、第３のＰＬ
Ｏ７と、入力断検出回路２と、第１のドリフト検出回路
５と、第１の選択回路３と、第２の選択回路６とを備え
る。 【００１４】第１のＰＬＯ１はｆ０からｆ１を生成し
て、入力断検出回路２はｆ０が入力断かどうか常々監視
しており、入力断を検出した場合は検出信号ｓ１をＬレ
ベルからＨレベルに切り替える。第１の選択回路３は、
出力信号Ｓ１を、入力断検出回路２から出力される検出
信号ｓ１を監視してＬレベルならばＳ１＝ｆ１とし、Ｈ
レベルならばＳ１＝ｆ０とする。 【００１５】第２のＰＬＯ４はＳ１からｆ２を生成し
て、第１のドリフト検出回路５はＳ１とｆ２とにドリフ
トがないか常々監視しており、ドリフトを検出した場合
は検出信号ｓ２をＬレベルからＨレベルに切り替える。
第２の選択回路６は、出力信号Ｓ２を、第１のドリフト
検出回路５から出力される検出信号ｓ２を監視してＬレ
ベルならばＳ２＝ｆ２とし、ＨレベルならばＳ２＝Ｓ１
とする。第３のＰＬＯ７はＳ２からｆ３を生成してい
る。 【００１６】ｆ１系受信処理回路１２は、ｆ１系受信回
路１３と、第１のクロック乗り替え回路１４と、第２の
クロック乗り替え回路１５とを備える。ｆ１系受信回路
１３は、伝送路から入力される受信データＤ１をｆ２、
ｆ３系向けのデータに分離する。第１のクロック乗り替
え回路１４は、ｆ１系受信回路１３でｆ３系に分離され
たデータをｆ３のクロックに乗せ替える。第２のクロッ
ク乗り替え回路１５は、ｆ１系受信回路１３でｆ２系に
分離されたデータをｆ２のクロックに乗せ替える。 【００１７】ｆ２系受信回路２１は、第２のクロック乗
り替え回路１５でｆ２の位相にあったデータを、端末側
に送信データＤ３として出力する。ｆ３系受信回路２０
は、第１のクロック乗り替え回路１４でｆ３の位相にあ
ったデータを、端末側に送信データＤ５として出力す
る。ｆ２系送信回路２２は、端末側から入力された受信
データＤ４を第３のクロック乗り替え回路１８に送出す
る。ｆ３系送信回路２３は、端末側から入力された受信
データＤ６を第４のクロック乗り替え回路１９に送出す
る。 【００１８】ｆ１系送信処理回路１６は、ｆ１系送信回
路１７と、第３のクロック乗り替え回路１８と、第４の
クロック乗り替え回路１９とを備える。ｆ１系送信回路
１７は、第３のクロック乗り替え回路１８、第４のクロ
ック乗り替え替え回路１９で処理されたデータを多重
し、伝送路に送信データＤ２を出力する。第３のクロッ
ク乗り替え回路１８は、ｆ２系送信回路２２からのデー
タをｆ１のクロックに乗せ替える。第４のクロック乗り
替え回路１９は、ｆ３系送信回路２３からのデータをｆ
１のクロックに乗せ替える。 【００１９】以下、本実施形態の動作について図４、図
５および図６を参照し説明する。伝送路からのクロック
ｆ０が通常入力時でのＰＬＯ制御回路１１では、第１の
ＰＬＯ１はｆ０からｆ１を生成し、入力断検出回路２で
は入力断検出がされないため、検出信号ｓ１をＬレベル
で出力している。第１の選択回路３では検出信号ｓ１が
Ｌレベルであるためｆ１を選択し、Ｓ１＝ｆ０というよ
うになる。第２のＰＬＯ４はＳ１＝ｆ０からｆ２を生成
し、第１のドリフト検出回路５ではドリフト検出がされ
ないため、検出信号ｓ２をＬレベルで出力している。第
２の選択回路６では検出信号ｓ２がＬレベルであるため
ｆ２を選択し、Ｓ２＝ｆ２というようになる。第３のＰ
ＬＯ７はＳ２＝ｆ２からｆ３を生成している。よって、
図３のＬ０区間で示してあるようにｆ０に対してｆ１、
ｆ２およびｆ３がロックされている。 【００２０】図２では、伝送路から入力される受信デー
タＤ１をｆ１系受信回路１３でｆ２、ｆ３系のデータに
分離し、分離したｆ２系、ｆ３系のデータをそれぞれ第
１のクロック乗り替え回路１４でｆ１からｆ３に乗り換
えてｆ３系受信回路２０を経て端末側に送信データＤ５
として出力し、第２のクロック乗り替え回路１５ではｆ
１からｆ２に乗り換えて、ｆ２系受信回路２１を経て端
末側に送信データＤ３として出力している。端末側から
入力されたｆ２系受信データＤ４、ｆ３系受信データＤ
５は、それぞれｆ２系送信回路２３を経て第３のクロッ
ク乗り替え回路１８でｆ２からｆ１に乗り換えてｆ１系
送信回路１７に入力され、ｆ３系送信回路２３を経て第
４のクロック乗り替え回路１９でｆ３からｆ１に乗り換
えてｆ１系送信回路１７に入力される。ｆ１系送信回路
１７では、ｆ２、ｆ３系データを多重し、伝送路へ送出
データＤ２を出力する。 【００２１】ここで、伝送路からのクロックｆ０が入力
断になった場合は、ＰＬＯ制御回路１１では、第１のＰ
ＬＯ１はｆ０が入力されないため、第１のＰＬＯ１がク
ロック生成源になりｆ１を生成し、入力断検出回路２で
は入力断検出がされるため、検出信号ｓ１をＨレベルで
出力している。第１の選択回路３では検出信号ｓ１がＨ
レベルであるためｆ１を選択し、Ｓ１＝ｆ１というよう
になる。第２のＰＬＯ４はＳ１＝ｆ１からｆ２を生成
し、第１のドリフト検出回路５ではｆ０＝ｆ１がなりた
っているので、第２のＰＬＯ４のｆ２に変化はなくドリ
フト検出がされないため、検出信号ｓ２をＬレベルで出
力している。第２の選択回路６では検出信号ｓ２がＬレ
ベルであるためｆ２を選択し、Ｓ２＝ｆ２というように
なる。第３のＰＬＯ７はＳ２＝ｆ２からｆ３を生成して
いる。よって、図３のＬ１区間で示してあるようにｆ１
に対してｆ２、ｆ３がロックされている。このとき、図
２では端末側から伝送路方向に対しては正常と変わらず
に伝送できている。 【００２２】さらに、伝送路からのクロックｆ０が入力
断から復旧した場合は、ＰＬＯ制御回路１１では、第１
のＰＬＯ１はｆ０が入力されるため、第１のＰＬＯ１で
Ｔ２区間の引き動作を行いｆ１を生成し、入力断検出回
路２では入力断検出がされないため、検出信号ｓ１をＬ
レベルで出力している。第１の選択回路３では検出信号
ｓ１がＬレベルであるためｆ０を選択し、Ｓ１＝ｆ０と
いうようになる。第２のＰＬＯ４はＳ１＝ｆ０からｆ２
を生成し、第１のドリフト検出回路５ではドリフト検出
がされるため、検出信号ｓ２をＨレベルで出力してい
る。第２の選択回路６では検出信号ｓ２がＨレベルであ
るためＳ１を選択し、Ｓ２＝Ｓ１＝ｆ０というようにな
る。第３のＰＬＯ７はＳ２＝Ｓ１＝ｆ０からｆ３を生成
している。よって、図３のＴ２区間ではｆ０に対して第
１のＰＬＯ１、第２のＰＬＯ４および第３のＰＬＯ７が
同時に引き込みを開始する。このとき、ｆ０に対してｆ
２、ｆ３はロックしていないが、第３のクロック乗り替
え回路１８、第４のクロック乗り替え回路１９があるた
め、端末側から伝送路方向に対して正常と変わらずに伝
送できている。 【００２３】本実施の形態ではｆ３までしか述べていな
いが、本発明では図４、図５に示してあるようにｆｎで
も同様の動作が得られる。 【００２４】 【発明の効果】以上のように本発明によれば、入力断か
ら正常入力における引き込み過程において、各ＰＬＯが
基準信号ｆ０で同時に引き込み動作を行うため、図６の
Ｔ１区間が発生しない。これにより第３のクロック乗り
替え回路１８、第４のクロック乗り替え回路１９は、Ｔ
１区間分のメモリ量を削減できる。
【図面の簡単な説明】
【図１】本発明のＰＬＯ制御回路の構成を示すブロック
図である。 【図２】本発明の実施形態を示すブロック図である。 【図３】本発明のＰＬＯ制御回路の状態遷移を示す図で
ある。 【図４】ＰＬＯの内部構成を示す図である。 【図５】従来のＰＬＯ制御回路の構成を示すブロック図
である。 【図６】従来のＰＬＯ制御回路の状態遷移を示す図であ
る。 【符号の説明】 １ 第１のＰＬＯ回路 ２ 入力断検出回路 ３ 第１の選択回路 ４ 第２のＰＬＯ回路 ５ 第１のドリフト検出回路 ６ 第２の選択回路 １１ ＰＬＯ制御回路 １２ ｆ１系受信処理回路 １３ ｆ１系受信回路 １４ 第１のクロック乗り換え回路 １５ 第２のクロック乗り換え回路 １６ ｆ１系送信処理回路 １７ ｆ１系送信回路 １８ 第３のクロック乗り換え回路 １９ 第４のクロック乗り換え回路 ２０ ｆ３系受信回路 ２１ ｆ２系受信回路 ２２ ｆ２系送信回路 ２３ ｆ３系送信回路
図である。 【図２】本発明の実施形態を示すブロック図である。 【図３】本発明のＰＬＯ制御回路の状態遷移を示す図で
ある。 【図４】ＰＬＯの内部構成を示す図である。 【図５】従来のＰＬＯ制御回路の構成を示すブロック図
である。 【図６】従来のＰＬＯ制御回路の状態遷移を示す図であ
る。 【符号の説明】 １ 第１のＰＬＯ回路 ２ 入力断検出回路 ３ 第１の選択回路 ４ 第２のＰＬＯ回路 ５ 第１のドリフト検出回路 ６ 第２の選択回路 １１ ＰＬＯ制御回路 １２ ｆ１系受信処理回路 １３ ｆ１系受信回路 １４ 第１のクロック乗り換え回路 １５ 第２のクロック乗り換え回路 １６ ｆ１系送信処理回路 １７ ｆ１系送信回路 １８ 第３のクロック乗り換え回路 １９ 第４のクロック乗り換え回路 ２０ ｆ３系受信回路 ２１ ｆ２系受信回路 ２２ ｆ２系送信回路 ２３ ｆ３系送信回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 クロック生成源である個々のＰＬＯ回路
を直列に並べたＰＬＯ制御回路であって、１段目のＰＬ
Ｏ回路は入力信号の入力断を検出する入力断検出部と、
前記入力断検出部の検出結果に応じて前記１段目のＰＬ
Ｏの出力と前記入力信号との選択を行う第１の選択部と
を有し、２段目以降のＰＬＯ回路は前記第１の選択部の
出力と前記２段目以降のＰＬＯの出力とのドリフトを検
出するドリフト検出回路と、前記ドリフト検出回路の検
出結果に応じて前記第１の選択部の出力と前記２段目以
降のＰＬＯの出力との選択を行う選択部とを有すること
を特徴とするＰＬＯ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002064616A JP2003264537A (ja) | 2002-03-11 | 2002-03-11 | Ｐｌｏ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002064616A JP2003264537A (ja) | 2002-03-11 | 2002-03-11 | Ｐｌｏ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003264537A true JP2003264537A (ja) | 2003-09-19 |
Family
ID=29197312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002064616A Withdrawn JP2003264537A (ja) | 2002-03-11 | 2002-03-11 | Ｐｌｏ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003264537A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007135208A (ja) * | 2005-11-08 | 2007-05-31 | Thomson Licensing | 電子回路及び電子回路を動作するための方法 |
-
2002
- 2002-03-11 JP JP2002064616A patent/JP2003264537A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007135208A (ja) * | 2005-11-08 | 2007-05-31 | Thomson Licensing | 電子回路及び電子回路を動作するための方法 |
| JP4633706B2 (ja) * | 2005-11-08 | 2011-02-16 | トムソン ライセンシング | 電子回路及び電子回路を動作するための方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |