JP2772611B2 - 従属クロック発生回路 - Google Patents
従属クロック発生回路Info
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- JP2772611B2 JP2772611B2 JP5201008A JP20100893A JP2772611B2 JP 2772611 B2 JP2772611 B2 JP 2772611B2 JP 5201008 A JP5201008 A JP 5201008A JP 20100893 A JP20100893 A JP 20100893A JP 2772611 B2 JP2772611 B2 JP 2772611B2
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- JP
- Japan
- Prior art keywords
- frequency
- clock
- input
- generation circuit
- clocks
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- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は従属クロック発生回路に
関し、特にディジタル通信装置に用いられ伝送ラインか
ら送出されてくる主クロックから、これを分周して所望
の従属クロックを生成する従属クロック発生回路に関す
る。
関し、特にディジタル通信装置に用いられ伝送ラインか
ら送出されてくる主クロックから、これを分周して所望
の従属クロックを生成する従属クロック発生回路に関す
る。
【０００２】
【従来の技術】従来のこの種の従属クロック発生回路
は、図３に示す如く、異なる周波数を有する伝送ライン
上のクロックｆ１，ｆ２を入力端子１１，１２に夫々受
け、これ等クロックを分周器１６，１７に夫々入力して
所望分周比で分周して同一周波数ｆ０に変換する。
は、図３に示す如く、異なる周波数を有する伝送ライン
上のクロックｆ１，ｆ２を入力端子１１，１２に夫々受
け、これ等クロックを分周器１６，１７に夫々入力して
所望分周比で分周して同一周波数ｆ０に変換する。
【０００３】一方、両入力クロックはクロック断検出回
路１３，１４へ夫々入力され、断検出情報に基づきセレ
クタ１８の選択信号が制御回路１５にて生成される。
路１３，１４へ夫々入力され、断検出情報に基づきセレ
クタ１８の選択信号が制御回路１５にて生成される。
【０００４】こうすることにより、選択回路１８から
は、入力端子１１，１２のうち供給される方のラインク
ロックを分周したｆ０の従属クロックが出力端子１９か
ら得られるものである。この従属クロックｆ０は例えば
図示せぬＰＬＯ（ＰｈａｓｅＬｏｃｋｅｄ Ｏｓｃｉｌ
ｌａｔｏｒ）回路の入力クロックとして使用される。
は、入力端子１１，１２のうち供給される方のラインク
ロックを分周したｆ０の従属クロックが出力端子１９か
ら得られるものである。この従属クロックｆ０は例えば
図示せぬＰＬＯ（ＰｈａｓｅＬｏｃｋｅｄ Ｏｓｃｉｌ
ｌａｔｏｒ）回路の入力クロックとして使用される。
【０００５】
【発明が解決しようとする課題】上述した従来の従属ク
ロック発生回路では、異なる周波数に夫々対応した分周
器を独立に有しているので、使用されていないラインク
ロックに対応する分周器は無駄となり、装置のハード規
模が増大するという欠点がある。
ロック発生回路では、異なる周波数に夫々対応した分周
器を独立に有しているので、使用されていないラインク
ロックに対応する分周器は無駄となり、装置のハード規
模が増大するという欠点がある。
【０００６】本発明の目的は、ハード規模を縮小可能な
従属クロック発生回路を提供することである。
従属クロック発生回路を提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、周波数
が互いに相違する第１及び第２の入力クロックを夫々分
離して予め定められた共通の周波数の従属クロックとし
て出力する従属クロック発生回路であって、入力クロッ
クの周波数の大小を検出するワンショットマルチバイブ
レータと、この検出周波数に応じて分周比を変化させる
分周手段を含み、前記ワンショットマルチバイブレータ
の出力のパルス幅は前記第１及び第２の入力クロックの
周波数がそれぞれｆ１とｆ２（ただしｆ１＞ｆ２）のと
き１／ｆ１と１／ｆ２の間に設定され、前記分周手段は
制御回路と分周比が設定自在なプログラマブルカウンタ
を備える従属クロック発生回路が得られる。更に本発明
によれば、周波数が互いに相違する第１及び第２の入力
クロックを夫々分離して予め定められた共通の周波数の
従属クロックとして出力する従属クロック発生回路であ
って、入力クロックの周波数を検出する周波数検出手段
と、前記第１及び第２の入力クロックの周波数に対応し
た分周出力導出タップを予め有しており、前記検出周波
数に応じて前記分周出力導出タップが選択される分周手
段とを含む従属クロック発生回路が得られる。
が互いに相違する第１及び第２の入力クロックを夫々分
離して予め定められた共通の周波数の従属クロックとし
て出力する従属クロック発生回路であって、入力クロッ
クの周波数の大小を検出するワンショットマルチバイブ
レータと、この検出周波数に応じて分周比を変化させる
分周手段を含み、前記ワンショットマルチバイブレータ
の出力のパルス幅は前記第１及び第２の入力クロックの
周波数がそれぞれｆ１とｆ２（ただしｆ１＞ｆ２）のと
き１／ｆ１と１／ｆ２の間に設定され、前記分周手段は
制御回路と分周比が設定自在なプログラマブルカウンタ
を備える従属クロック発生回路が得られる。更に本発明
によれば、周波数が互いに相違する第１及び第２の入力
クロックを夫々分離して予め定められた共通の周波数の
従属クロックとして出力する従属クロック発生回路であ
って、入力クロックの周波数を検出する周波数検出手段
と、前記第１及び第２の入力クロックの周波数に対応し
た分周出力導出タップを予め有しており、前記検出周波
数に応じて前記分周出力導出タップが選択される分周手
段とを含む従属クロック発生回路が得られる。
【０００８】
【実施例】以下、図面を用いて本発明の実施例について
説明する。
説明する。
【０００９】図１は本発明の一実施例を示すブロック図
である。図において、ラインクロック１（ｆｎ）は分周
器４及び周波数検出器２へ入力される。周波数検出器２
はラインクロック１の周波数ｆｎの大小を検出するもの
であり、本例では、リトリガブルなＭＭＶ（ワンショッ
トマルチバイブレータ）にて構成される。
である。図において、ラインクロック１（ｆｎ）は分周
器４及び周波数検出器２へ入力される。周波数検出器２
はラインクロック１の周波数ｆｎの大小を検出するもの
であり、本例では、リトリガブルなＭＭＶ（ワンショッ
トマルチバイブレータ）にて構成される。
【００１０】ラインクロック１の周波数ｆｎがｆ１とｆ
２（ｆ１＞ｆ２）の２種類の場合、ＭＭＶ２の出力のパ
ルス幅を１／ｆ１と１／ｆ２との間に設定する。
２（ｆ１＞ｆ２）の２種類の場合、ＭＭＶ２の出力のパ
ルス幅を１／ｆ１と１／ｆ２との間に設定する。
【００１１】クロック周波数がｆ２のときは、ＭＭＶ２
はリトリガ状態になるようにしてＭＭＶ出力はハイレベ
ルに固定されるようにする。一方，クロック周波数がｆ
１のときには、ＭＭＶ２はリトリガ状態とならないの
で、ＭＭＶ出力はワンショット出力となる。
はリトリガ状態になるようにしてＭＭＶ出力はハイレベ
ルに固定されるようにする。一方，クロック周波数がｆ
１のときには、ＭＭＶ２はリトリガ状態とならないの
で、ＭＭＶ出力はワンショット出力となる。
【００１２】そこで、制御回路３はこのＭＭＶ出力を検
出して分周器４の分周比を制御するようにするのであ
る。すなわち、クロック周波数がｆ１，ｆ２に対して分
周出力５の周波数が共に同一のｆ０となる様、分周器４
の分周比が定められるようになっている。
出して分周器４の分周比を制御するようにするのであ
る。すなわち、クロック周波数がｆ１，ｆ２に対して分
周出力５の周波数が共に同一のｆ０となる様、分周器４
の分周比が定められるようになっている。
【００１３】尚、この分周器４は外部制御端子の制御信
号に応じて分周比が設定自在なプログラマブルカウンタ
により構成される。
号に応じて分周比が設定自在なプログラマブルカウンタ
により構成される。
【００１４】図２は本発明の他の実施例のブロック図で
あり、ラインクロック１は分周器９へ入力されて分周さ
れるが、この分周器９は、予め入力クロック１の周波数
ｆ１，ｆ２に対して共に同一周波数ｆ０の従属クロック
が得られるような分周出力導出タップ９１，９２が設け
られたものとする。
あり、ラインクロック１は分周器９へ入力されて分周さ
れるが、この分周器９は、予め入力クロック１の周波数
ｆ１，ｆ２に対して共に同一周波数ｆ０の従属クロック
が得られるような分周出力導出タップ９１，９２が設け
られたものとする。
【００１５】入力クロック１はｆ１検出器６及びｆ２検
出器７へ夫々入力され、これ等検出出力は制御回路８へ
導入され、入力クロック１の周波数ｆ１，ｆ２に応じ
て、分周器９の分周出力導出タップ９１．９２のいずれ
を選択するかを決定する信号を生成する。セレクタ１０
はこの信号により分周出力導出タップ９１，９２のいず
れかを選択してｆ０の従属クロック５を出力するもので
ある。
出器７へ夫々入力され、これ等検出出力は制御回路８へ
導入され、入力クロック１の周波数ｆ１，ｆ２に応じ
て、分周器９の分周出力導出タップ９１．９２のいずれ
を選択するかを決定する信号を生成する。セレクタ１０
はこの信号により分周出力導出タップ９１，９２のいず
れかを選択してｆ０の従属クロック５を出力するもので
ある。
【００１６】例えば、ｆ１＝１５３６ＫＨｚ，ｆ２＝６
４ＫＨｚ，ｆ０＝８ＫＨｚとすると、分周器９の前半の
分周比を１／８とし、後半のそれを１／２４に設定す
る。ｆ１が入力された場合、セレクタ１０にて分周出力
導出タップ９２を選択すれば、ｆ０は（１５３６／８）
×（１／２４）＝８ＫＨｚとなる。
４ＫＨｚ，ｆ０＝８ＫＨｚとすると、分周器９の前半の
分周比を１／８とし、後半のそれを１／２４に設定す
る。ｆ１が入力された場合、セレクタ１０にて分周出力
導出タップ９２を選択すれば、ｆ０は（１５３６／８）
×（１／２４）＝８ＫＨｚとなる。
【００１７】また、ｆ２が入力された場合、セレクタ１
０にて分周出力導出タップ９１を選択すれば、ｆ０＝６
４／８＝８ＫＨｚとなり、共にｆ０＝８ＫＨｚの従属ク
ロック５が得られることになる。
０にて分周出力導出タップ９１を選択すれば、ｆ０＝６
４／８＝８ＫＨｚとなり、共にｆ０＝８ＫＨｚの従属ク
ロック５が得られることになる。
【００１８】
【発明の効果】以上述べた如く、本発明によれば、分周
器をラインクロックの周波数に応じて可変とすることに
より、分周器が単一となり、ハードウェアの減少が可能
となるという効果がある。
器をラインクロックの周波数に応じて可変とすることに
より、分周器が単一となり、ハードウェアの減少が可能
となるという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の他の実施例のブロック図である。
【図３】従来の従属クロック発生回路のブロック図であ
る。
る。
１ ラインクロック ２，６，７ ラインクロック周波数検出器 ３，８ 制御回路 ４，９ 分周器 ５ 従属クロック １０ セレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大木 泰二 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平６−140920（ＪＰ，Ａ) 特開 平４−350708（ＪＰ，Ａ) 特開 昭63−296522（ＪＰ，Ａ) 実開 平３−106464（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】周波数が互いに相違する第１及び第２の入
力クロックを夫々分離して予め定められた共通の周波数
の従属クロックとして出力する従属クロック発生回路で
あって、入力クロックの周波数の大小を検出するワンシ
ョットマルチバイブレータと、この検出周波数に応じて
分周比を変化させる分周手段を含み、前記ワンショット
マルチバイブレータの出力のパルス幅は前記第１及び第
２の入力クロックの周波数がそれぞれｆ１とｆ２（ただ
しｆ１＞ｆ２）のとき１／ｆ１と１／ｆ２の間に設定さ
れ、前記分周手段は制御回路と分周比が設定自在なプロ
グラマブルカウンタを備えていることを特徴とする従属
クロック発生回路。 - 【請求項２】周波数が互いに相違する第１及び第２の入
力クロックを夫々分離して予め定められた共通の周波数
の従属クロックとして出力する従属クロック発生回路で
あって、入力クロックの周波数を検出する周波数検出手
段と、前記第１及び第２の入力クロックの周波数に対応
した分周出力導出タップを予め有しており、前記検出周
波数に応じて前記分周出力導出タップが選択される分周
手段とを含むことを特徴とする従属クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201008A JP2772611B2 (ja) | 1993-07-21 | 1993-07-21 | 従属クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201008A JP2772611B2 (ja) | 1993-07-21 | 1993-07-21 | 従属クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738424A JPH0738424A (ja) | 1995-02-07 |
| JP2772611B2 true JP2772611B2 (ja) | 1998-07-02 |
Family
ID=16433969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5201008A Expired - Lifetime JP2772611B2 (ja) | 1993-07-21 | 1993-07-21 | 従属クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2772611B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007004465A1 (ja) * | 2005-07-04 | 2009-01-22 | パナソニック株式会社 | 半導体装置およびそれを用いた無線回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140920A (ja) * | 1992-10-22 | 1994-05-20 | Toshiba Corp | 自動分周回路 |
-
1993
- 1993-07-21 JP JP5201008A patent/JP2772611B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738424A (ja) | 1995-02-07 |
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