JP3260567B2 - クロック生成回路 - Google Patents
クロック生成回路Info
- Publication number
- JP3260567B2 JP3260567B2 JP26483494A JP26483494A JP3260567B2 JP 3260567 B2 JP3260567 B2 JP 3260567B2 JP 26483494 A JP26483494 A JP 26483494A JP 26483494 A JP26483494 A JP 26483494A JP 3260567 B2 JP3260567 B2 JP 3260567B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- frequency
- circuit
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、中間中継装置等の伝送
装置等に設けられるクロック生成回路、特にそのクロッ
ク系構成に関するものである。
装置等に設けられるクロック生成回路、特にそのクロッ
ク系構成に関するものである。
【０００２】
【従来の技術】従来、伝送装置として、例えば２台の多
重化用端局装置の間に中間中継装置が設けられたものが
知られている。この種の中間中継装置においては、端局
装置からの抽出クロックを入力して所定の周波数のクロ
ックを発生するクロック生成回路が設けられ、該抽出ク
ロックが断した場合には該クロック生成回路内に設けた
バックアップ用発振器に切り換えるようになっている。
図２は、中間中継装置に設けられる従来のクロック生成
回路の一構成例を示すブロック図である。このクロック
生成回路は、図示しない多重化用の端局装置からの抽出
クロックφａ（周波数ｆａ）が断したか否かを検出し、
断したことを検出すると切換信号Ｓ１を出力する断検出
回路１と、周波数ｆｂのバックアップクロックφｂを出
力する水晶発振器（以下、ＣＸＯという）２とを備え、
それらがクロック選択回路３に接続されている。クロッ
ク選択回路３は、抽出クロックφａが断の時でない定常
時に該抽出クロックφａを選択し送信クロックφｔとし
て出力し、該抽出クロック断時にはバックアップクロッ
クφｂを選択し送信クロックφｔとして出力する回路で
ある。このクロック選択回路３の出力側には、１／ｎ分
周回路４が接続されている。１／ｎ分周回路４は、クロ
ック選択回路３の出力周波数を１／ｎ倍（但し、ｎは自
然数）して周波数ｆｃの装置内クロックφｃを中間中継
装置内に供給する回路である。
重化用端局装置の間に中間中継装置が設けられたものが
知られている。この種の中間中継装置においては、端局
装置からの抽出クロックを入力して所定の周波数のクロ
ックを発生するクロック生成回路が設けられ、該抽出ク
ロックが断した場合には該クロック生成回路内に設けた
バックアップ用発振器に切り換えるようになっている。
図２は、中間中継装置に設けられる従来のクロック生成
回路の一構成例を示すブロック図である。このクロック
生成回路は、図示しない多重化用の端局装置からの抽出
クロックφａ（周波数ｆａ）が断したか否かを検出し、
断したことを検出すると切換信号Ｓ１を出力する断検出
回路１と、周波数ｆｂのバックアップクロックφｂを出
力する水晶発振器（以下、ＣＸＯという）２とを備え、
それらがクロック選択回路３に接続されている。クロッ
ク選択回路３は、抽出クロックφａが断の時でない定常
時に該抽出クロックφａを選択し送信クロックφｔとし
て出力し、該抽出クロック断時にはバックアップクロッ
クφｂを選択し送信クロックφｔとして出力する回路で
ある。このクロック選択回路３の出力側には、１／ｎ分
周回路４が接続されている。１／ｎ分周回路４は、クロ
ック選択回路３の出力周波数を１／ｎ倍（但し、ｎは自
然数）して周波数ｆｃの装置内クロックφｃを中間中継
装置内に供給する回路である。
【０００３】このようなクロック生成回路では、図示し
ない端局装置からの抽出クロックφａが断していない定
常時の場合、クロック選択回路３がその抽出クロックφ
ａを選択し送信クロックφｔとして出力する。抽出クロ
ックφａが断した場合、それが断検出回路１で検出さ
れ、該断検出回路１の切換信号Ｓ１によってクロック選
択回路３が切り換わる。そのため、ＣＸＯ２から出力さ
れたバックアップクロックφｂがクロック選択回路３で
選択され、送信クロックφｔとして出力されると共に、
該送信クロックφｔが１／ｎ分周回路４で１／ｎ倍され
て装置内クロックφｃとして中間中継装置内に供給され
る。ここで、 ｆａ＝ｆｂ ｆｃ＝ｆａ／ｎ とする。
ない端局装置からの抽出クロックφａが断していない定
常時の場合、クロック選択回路３がその抽出クロックφ
ａを選択し送信クロックφｔとして出力する。抽出クロ
ックφａが断した場合、それが断検出回路１で検出さ
れ、該断検出回路１の切換信号Ｓ１によってクロック選
択回路３が切り換わる。そのため、ＣＸＯ２から出力さ
れたバックアップクロックφｂがクロック選択回路３で
選択され、送信クロックφｔとして出力されると共に、
該送信クロックφｔが１／ｎ分周回路４で１／ｎ倍され
て装置内クロックφｃとして中間中継装置内に供給され
る。ここで、 ｆａ＝ｆｂ ｆｃ＝ｆａ／ｎ とする。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
クロック生成回路では、バックアップクロックφｂの発
振源としてＣＸＯ２を使用しているので、装置内クロッ
クφｃの周波数ｆｃが抽出クロックφａの周波数ｆａの
１／ｎ倍に限定される。そのため、装置内クロックφｃ
としてｎが自然数（正の整数）でない例えば２．５等と
いったクロックが必要になる場合、その要求に応えるこ
とができない。このような要求に応えるため、例えば、
１／ｎ分周回路４の出力側に、電圧制御発振器（以下、
ＶＣＯという）を有するフェーズロックループ回路（以
下、ＰＬＬ回路という）を設けて分周比を任意に設定す
ることも考えられる。ところが、このようなＰＬＬ回路
を設けた場合、該ＰＬＬ回路内のＶＣＯとバックアップ
クロックφｂ用のＣＸＯ２との２個の発振器等が必要に
なるので、部品点数が増えて回路構成が複雑化するとい
う問題が生じる。従って、比較的簡単な回路構成で、任
意の周波数の装置内クロックφｃを得ることが困難であ
った。本発明は、前記従来技術が持っていた問題点等を
解決し、バックアップクロックの発振源としてＶＣＯを
使用することにより、抽出クロックと同期した装置内ク
ロックの周波数を該抽出クロックの周波数に限定される
ことなく生成すると共に、バックアップ機能等を有する
クロック生成回路を提供することを目的とする。
クロック生成回路では、バックアップクロックφｂの発
振源としてＣＸＯ２を使用しているので、装置内クロッ
クφｃの周波数ｆｃが抽出クロックφａの周波数ｆａの
１／ｎ倍に限定される。そのため、装置内クロックφｃ
としてｎが自然数（正の整数）でない例えば２．５等と
いったクロックが必要になる場合、その要求に応えるこ
とができない。このような要求に応えるため、例えば、
１／ｎ分周回路４の出力側に、電圧制御発振器（以下、
ＶＣＯという）を有するフェーズロックループ回路（以
下、ＰＬＬ回路という）を設けて分周比を任意に設定す
ることも考えられる。ところが、このようなＰＬＬ回路
を設けた場合、該ＰＬＬ回路内のＶＣＯとバックアップ
クロックφｂ用のＣＸＯ２との２個の発振器等が必要に
なるので、部品点数が増えて回路構成が複雑化するとい
う問題が生じる。従って、比較的簡単な回路構成で、任
意の周波数の装置内クロックφｃを得ることが困難であ
った。本発明は、前記従来技術が持っていた問題点等を
解決し、バックアップクロックの発振源としてＶＣＯを
使用することにより、抽出クロックと同期した装置内ク
ロックの周波数を該抽出クロックの周波数に限定される
ことなく生成すると共に、バックアップ機能等を有する
クロック生成回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、入力クロックから任意の周波数の出
力クロックを生成するバックアップ機能を持ったクロッ
ク生成回路において、周波数ｆａの入力クロックの断状
態を検出して切換信号を出力する断検出回路と、前記入
力クロックを１／ｍ倍（但し、ｍは自然数）する第１の
分周回路と、入力電圧によって発振周波数が制御される
ＶＣＯを有するＰＬＬ回路と、第２の分周回路と、クロ
ック選択回路とを、備えている。ここで、前記ＰＬＬ回
路は、前記入力クロックが非断状態の定常時には、前記
第１の分周回路の出力位相とフィードバック信号の位相
とを比較し、その位相差に応じた電圧によって内部のＶ
ＣＯの発振周波数を変化させ、前記入力クロック断時に
は、前記切換信号に基づき一定の基準電圧を選択して該
ＶＣＯの発振周波数を所定の周波数に固定する回路であ
る。第２の分周回路は、前記ＶＣＯの出力信号を入力
し、その出力信号の出力周波数を１／Ｇ倍（但し、Ｇは
入力クロックの周波数ｆａと出力クロックの周波数の最
大公約数）してバックアップクロックを出力し、該出力
周波数をＧ／ｆａ倍して出力クロックを出力し、さらに
該出力周波数を１／（ｍ×Ｇ）倍して前記ＰＬＬ回路に
与えるフィードバック信号を出力する回路である。クロ
ック選択回路は、前記定常時には、前記入力クロックを
選択して出力し、前記入力クロック断時には、前記切換
信号に基づき前記バックアップクロックを選択して出力
する回路である。第２の発明では、第１の発明のクロッ
ク生成回路において、前記入力クロックとして多重化用
の端局装置からの抽出クロックを用い、前記出力クロッ
クを中継装置内クロック、及び前記クロック選択回路の
出力を送信クロックとしてそれぞれ用いる中継装置にお
けるクロック生成回路を構成している。
を解決するために、入力クロックから任意の周波数の出
力クロックを生成するバックアップ機能を持ったクロッ
ク生成回路において、周波数ｆａの入力クロックの断状
態を検出して切換信号を出力する断検出回路と、前記入
力クロックを１／ｍ倍（但し、ｍは自然数）する第１の
分周回路と、入力電圧によって発振周波数が制御される
ＶＣＯを有するＰＬＬ回路と、第２の分周回路と、クロ
ック選択回路とを、備えている。ここで、前記ＰＬＬ回
路は、前記入力クロックが非断状態の定常時には、前記
第１の分周回路の出力位相とフィードバック信号の位相
とを比較し、その位相差に応じた電圧によって内部のＶ
ＣＯの発振周波数を変化させ、前記入力クロック断時に
は、前記切換信号に基づき一定の基準電圧を選択して該
ＶＣＯの発振周波数を所定の周波数に固定する回路であ
る。第２の分周回路は、前記ＶＣＯの出力信号を入力
し、その出力信号の出力周波数を１／Ｇ倍（但し、Ｇは
入力クロックの周波数ｆａと出力クロックの周波数の最
大公約数）してバックアップクロックを出力し、該出力
周波数をＧ／ｆａ倍して出力クロックを出力し、さらに
該出力周波数を１／（ｍ×Ｇ）倍して前記ＰＬＬ回路に
与えるフィードバック信号を出力する回路である。クロ
ック選択回路は、前記定常時には、前記入力クロックを
選択して出力し、前記入力クロック断時には、前記切換
信号に基づき前記バックアップクロックを選択して出力
する回路である。第２の発明では、第１の発明のクロッ
ク生成回路において、前記入力クロックとして多重化用
の端局装置からの抽出クロックを用い、前記出力クロッ
クを中継装置内クロック、及び前記クロック選択回路の
出力を送信クロックとしてそれぞれ用いる中継装置にお
けるクロック生成回路を構成している。
【０００６】
【作用】第１及び第２の発明によれば、以上のようにク
ロック生成回路を構成したので、抽出クロック等の入力
クロックが供給されると、その断状態が断検出回路で検
出され、該断検出回路の切換信号によってＰＬＬ回路内
のＶＣＯの入力電圧の切り換え、及びクロック選択回路
の切り換えが行われる。入力クロックが非断状態の定常
時には、該入力クロックがクロック選択回路で選択され
て出力される。同時に、入力クロックが第１の分周回路
で分周され、ＰＬＬ回路で、第２の分周回路から出力さ
れるフィードバック信号の位相と比較され、その位相差
に応じた電圧によってＶＣＯの発振周波数が制御され
る。ＶＣＯの出力周波数は第２の分周回路で分周され、
フィードバック信号の形でＰＬＬ回路にフィードバック
されて位相同期がとられると共に、該第２の分周回路か
ら装置内クロック等の出力クロックが出力される。入力
クロックが断の時には、それが断検出回路で検出されて
該断検出回路から出力される切換信号によってＰＬＬ回
路内のＶＣＯの入力電圧が切り換わると共にクロック選
択回路が切り換わる。そのため、ＰＬＬ回路では、切換
信号に基づき一定の基準電圧が選択され、ＶＣＯの発振
周波数が所定の周波数に固定される。このＶＣＯの出力
周波数は、第２の分周回路で分周されて該分周回路から
出力されるバックアップクロックがクロック選択回路で
選択されて出力される。また、第２の分周回路では、Ｖ
ＣＯの出力周波数を分周してフィードバック信号及び出
力クロックを出力し、そのフィードバック信号がＰＬＬ
回路にフィードバックされる。これにより、出力クロッ
ク生成のためのＶＣＯをバックアップ発振器として使用
することができる。従って、前記課題を解決できるので
ある。
ロック生成回路を構成したので、抽出クロック等の入力
クロックが供給されると、その断状態が断検出回路で検
出され、該断検出回路の切換信号によってＰＬＬ回路内
のＶＣＯの入力電圧の切り換え、及びクロック選択回路
の切り換えが行われる。入力クロックが非断状態の定常
時には、該入力クロックがクロック選択回路で選択され
て出力される。同時に、入力クロックが第１の分周回路
で分周され、ＰＬＬ回路で、第２の分周回路から出力さ
れるフィードバック信号の位相と比較され、その位相差
に応じた電圧によってＶＣＯの発振周波数が制御され
る。ＶＣＯの出力周波数は第２の分周回路で分周され、
フィードバック信号の形でＰＬＬ回路にフィードバック
されて位相同期がとられると共に、該第２の分周回路か
ら装置内クロック等の出力クロックが出力される。入力
クロックが断の時には、それが断検出回路で検出されて
該断検出回路から出力される切換信号によってＰＬＬ回
路内のＶＣＯの入力電圧が切り換わると共にクロック選
択回路が切り換わる。そのため、ＰＬＬ回路では、切換
信号に基づき一定の基準電圧が選択され、ＶＣＯの発振
周波数が所定の周波数に固定される。このＶＣＯの出力
周波数は、第２の分周回路で分周されて該分周回路から
出力されるバックアップクロックがクロック選択回路で
選択されて出力される。また、第２の分周回路では、Ｖ
ＣＯの出力周波数を分周してフィードバック信号及び出
力クロックを出力し、そのフィードバック信号がＰＬＬ
回路にフィードバックされる。これにより、出力クロッ
ク生成のためのＶＣＯをバックアップ発振器として使用
することができる。従って、前記課題を解決できるので
ある。
【０００７】
【実施例】図１は、本発明の一実施例を示すもので、中
間中継装置内に設けられるクロック生成回路の構成ブロ
ック図である。このクロック生成回路は、図示しない多
重化用の端局装置からの入力クロック（例えば、周波数
ｆａの抽出クロック）φａを入力して送信クロックφｔ
を出力すると共に任意の周波数の出力クロック（例え
ば、該中間中継装置で用いられる装置内クロック）φｏ
を出力する回路であり、該抽出クロックφａの断状態を
検出して切換信号Ｓ１０を出力する断検出回路１０と、
該抽出クロックφａを１／ｍ倍（但し、ｍは自然数）す
る第１の分周回路２０とを、備えている。断検出回路１
０及び分周回路２０には、ＰＬＬ回路３０が接続され、
そのＰＬＬ回路３０の入出力側間に第２の分周回路４０
が接続され、さらに該断検出回路１０及び分周回路４０
にクロック選択回路５０が接続されている。
間中継装置内に設けられるクロック生成回路の構成ブロ
ック図である。このクロック生成回路は、図示しない多
重化用の端局装置からの入力クロック（例えば、周波数
ｆａの抽出クロック）φａを入力して送信クロックφｔ
を出力すると共に任意の周波数の出力クロック（例え
ば、該中間中継装置で用いられる装置内クロック）φｏ
を出力する回路であり、該抽出クロックφａの断状態を
検出して切換信号Ｓ１０を出力する断検出回路１０と、
該抽出クロックφａを１／ｍ倍（但し、ｍは自然数）す
る第１の分周回路２０とを、備えている。断検出回路１
０及び分周回路２０には、ＰＬＬ回路３０が接続され、
そのＰＬＬ回路３０の入出力側間に第２の分周回路４０
が接続され、さらに該断検出回路１０及び分周回路４０
にクロック選択回路５０が接続されている。
【０００８】ＰＬＬ回路３０は、分周回路２０の出力位
相と分周回路４０から出力されるフィードバック信号Ｓ
４０の位相とを比較してその位相差を出力する位相比較
器３１を有している。位相比較器３１の出力側には、高
周波成分除去用のローパスフィルタ（以下、ＬＰＦとい
う）３２が接続され、さらにそのＬＰＦ３２の出力側
に、セレクタ３３を介して、ＣＸＯで構成された電圧制
御発振器（以下、ＶＣＸＯという）３４が接続されてい
る。セレクタ３３は、抽出クロックφａが非断状態の定
常時にはＬＰＦ３２の出力を選択してＶＣＸＯ３４に与
え、該抽出クロック断時には切換信号Ｓ１０に基づき一
定の基準電圧Ｖref を選択して該ＶＣＸＯ３４に与える
回路である。ＶＣＸＯ３４は、抽出クロックφａの周波
数ｆａと装置内クロックφｏの周波数ｆｏの最大公約数
をＧとして、セレクタ３３の出力電圧によってｆａ×Ｇ
の周波数の信号を出力する発振器であり、その出力側に
分周回路４０が接続されている。分周回路４０は、ＶＣ
ＸＯ３４の出力信号を入力し、該出力信号の出力周波数
を１／Ｇ倍してクロック選択回路５０に与えるバックア
ップクロックφｂ（周波数ｆｂ）を出力し、該出力周波
数をＧ／ｆａ倍して装置内クロックφｏを出力し、さら
に該出力周波数を１／（ｍ×Ｇ）倍して位相比較器３１
に与えるフィードバック信号Ｓ４０を出力する回路であ
る。クロック選択回路５０は、定常時において抽出クロ
ックφａを選択して送信クロックφｔとして出力し、抽
出クロック断時には切換信号Ｓ１０に基づき分周回路４
０から出力されるバックアップクロックφｂを選択して
送信クロックφｔとして出力する回路である。
相と分周回路４０から出力されるフィードバック信号Ｓ
４０の位相とを比較してその位相差を出力する位相比較
器３１を有している。位相比較器３１の出力側には、高
周波成分除去用のローパスフィルタ（以下、ＬＰＦとい
う）３２が接続され、さらにそのＬＰＦ３２の出力側
に、セレクタ３３を介して、ＣＸＯで構成された電圧制
御発振器（以下、ＶＣＸＯという）３４が接続されてい
る。セレクタ３３は、抽出クロックφａが非断状態の定
常時にはＬＰＦ３２の出力を選択してＶＣＸＯ３４に与
え、該抽出クロック断時には切換信号Ｓ１０に基づき一
定の基準電圧Ｖref を選択して該ＶＣＸＯ３４に与える
回路である。ＶＣＸＯ３４は、抽出クロックφａの周波
数ｆａと装置内クロックφｏの周波数ｆｏの最大公約数
をＧとして、セレクタ３３の出力電圧によってｆａ×Ｇ
の周波数の信号を出力する発振器であり、その出力側に
分周回路４０が接続されている。分周回路４０は、ＶＣ
ＸＯ３４の出力信号を入力し、該出力信号の出力周波数
を１／Ｇ倍してクロック選択回路５０に与えるバックア
ップクロックφｂ（周波数ｆｂ）を出力し、該出力周波
数をＧ／ｆａ倍して装置内クロックφｏを出力し、さら
に該出力周波数を１／（ｍ×Ｇ）倍して位相比較器３１
に与えるフィードバック信号Ｓ４０を出力する回路であ
る。クロック選択回路５０は、定常時において抽出クロ
ックφａを選択して送信クロックφｔとして出力し、抽
出クロック断時には切換信号Ｓ１０に基づき分周回路４
０から出力されるバックアップクロックφｂを選択して
送信クロックφｔとして出力する回路である。
【０００９】以上のように構成される図１のクロック生
成回路の動作を説明する。図示しない端局装置からの抽
出クロックφａは、分周回路２０で１／ｍ倍され、ＰＬ
Ｌ回路３０内の位相比較器３１の一方の入力側に入力さ
れる。ＰＬＬ回路３０内のＶＣＸＯ３４の出力周波数
は、分周回路４０において１／Ｇ倍されてバックアップ
クロックφｂとしてクロック選択回路５０に与えられ、
該ＶＣＸＯ３４の出力周波数がＧ／ｆａ倍されて装置内
クロックφｏとして出力され、さらに該ＶＣＸＯ３４の
出力周波数が１／（ｍ×Ｇ）倍されてフィードバック信
号Ｓ４０の形で位相比較器３１の他方の入力側に入力さ
れる。位相比較器３１では、分周回路２０の出力周波数
と分周回路４０からのフィードバック信号Ｓ４０の位相
とを比較して両者の位相差を検出することによって位相
同期をとる。断検出回路１０では、抽出クロックφａの
断検出を行い、該抽出クロックφａが断した場合には切
換信号Ｓ１０を出力してセレクタ３３及びクロック選択
回路５０を切り換える。抽出クロックφａが非断状態の
定常時には、セレクタ３３がＬＰＦ３２の出力を選択
し、さらにクロック選択回路５０が抽出クロックφａを
選択する。抽出クロックφａの断時には、セレクタ３３
が一定の基準電圧Ｖrefを選択してＶＣＸＯ３４に与え
るので、該ＶＣＸＯ３４の出力周波数が所定の周波数に
固定され、その周波数が分周回路４０でＧ／ｆａ倍され
て装置内クロックφｏとして中間中継装置内に供給され
ると共に、該分周回路４０で１／Ｇ倍されてバックアッ
プクロックφｂが出力される。このバックアップクロッ
クφｂは、クロック選択回路５０で選択され、送信クロ
ックφｔとして出力される。
成回路の動作を説明する。図示しない端局装置からの抽
出クロックφａは、分周回路２０で１／ｍ倍され、ＰＬ
Ｌ回路３０内の位相比較器３１の一方の入力側に入力さ
れる。ＰＬＬ回路３０内のＶＣＸＯ３４の出力周波数
は、分周回路４０において１／Ｇ倍されてバックアップ
クロックφｂとしてクロック選択回路５０に与えられ、
該ＶＣＸＯ３４の出力周波数がＧ／ｆａ倍されて装置内
クロックφｏとして出力され、さらに該ＶＣＸＯ３４の
出力周波数が１／（ｍ×Ｇ）倍されてフィードバック信
号Ｓ４０の形で位相比較器３１の他方の入力側に入力さ
れる。位相比較器３１では、分周回路２０の出力周波数
と分周回路４０からのフィードバック信号Ｓ４０の位相
とを比較して両者の位相差を検出することによって位相
同期をとる。断検出回路１０では、抽出クロックφａの
断検出を行い、該抽出クロックφａが断した場合には切
換信号Ｓ１０を出力してセレクタ３３及びクロック選択
回路５０を切り換える。抽出クロックφａが非断状態の
定常時には、セレクタ３３がＬＰＦ３２の出力を選択
し、さらにクロック選択回路５０が抽出クロックφａを
選択する。抽出クロックφａの断時には、セレクタ３３
が一定の基準電圧Ｖrefを選択してＶＣＸＯ３４に与え
るので、該ＶＣＸＯ３４の出力周波数が所定の周波数に
固定され、その周波数が分周回路４０でＧ／ｆａ倍され
て装置内クロックφｏとして中間中継装置内に供給され
ると共に、該分周回路４０で１／Ｇ倍されてバックアッ
プクロックφｂが出力される。このバックアップクロッ
クφｂは、クロック選択回路５０で選択され、送信クロ
ックφｔとして出力される。
【００１０】以上のように、本実施例では次のような利
点がある。ＰＬＬ回路３０内のＶＣＸＯ３４を用い、そ
の出力周波数を分周回路４０でＧ／ｆａ倍することによ
り、装置内クロックφｏを出力するようにしたので、抽
出クロックφａの周波数ｆａに限定されることなく、任
意の周波数ｆｏの装置内クロックφｏを発生できる。し
かも、抽出クロックφａが断になった場合、ＶＣＸＯ３
４をバックアップ発振器として用いているので、１個の
発振器で済み、部品点数が少なくなって回路構成が簡単
になる。なお、本発明は上記実施例に限定されず、種々
の変形が可能である。その変形例としては、例えば次の
ようなものがある。 （ａ） 図１では、ＰＬＬ回路３０の外部に分周回路４
０を設けているが、この分周回路４０を該ＰＬＬ回路３
０内に設ける回路構成にしてもよい。 （ｂ） 図１のＰＬＬ回路３０でＶＣＸＯ３４を用いて
いるのは、発振周波数が安定しているためであるが、他
の回路構成のＶＣＯを用いても、上記実施例と同様の作
用、効果が得られる。 （ｃ） 図１のクロック生成回路では、中間中継装置に
設けられるクロック生成回路について説明したが、本発
明のクロック生成回路は中間中継装置以外の他の伝送装
置等といった種々の装置に適用して好適な効果が得られ
る。
点がある。ＰＬＬ回路３０内のＶＣＸＯ３４を用い、そ
の出力周波数を分周回路４０でＧ／ｆａ倍することによ
り、装置内クロックφｏを出力するようにしたので、抽
出クロックφａの周波数ｆａに限定されることなく、任
意の周波数ｆｏの装置内クロックφｏを発生できる。し
かも、抽出クロックφａが断になった場合、ＶＣＸＯ３
４をバックアップ発振器として用いているので、１個の
発振器で済み、部品点数が少なくなって回路構成が簡単
になる。なお、本発明は上記実施例に限定されず、種々
の変形が可能である。その変形例としては、例えば次の
ようなものがある。 （ａ） 図１では、ＰＬＬ回路３０の外部に分周回路４
０を設けているが、この分周回路４０を該ＰＬＬ回路３
０内に設ける回路構成にしてもよい。 （ｂ） 図１のＰＬＬ回路３０でＶＣＸＯ３４を用いて
いるのは、発振周波数が安定しているためであるが、他
の回路構成のＶＣＯを用いても、上記実施例と同様の作
用、効果が得られる。 （ｃ） 図１のクロック生成回路では、中間中継装置に
設けられるクロック生成回路について説明したが、本発
明のクロック生成回路は中間中継装置以外の他の伝送装
置等といった種々の装置に適用して好適な効果が得られ
る。
【００１１】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、ＶＣＯ及び第２の分周回路を用いて
装置内クロック等の出力クロックを生成しているので、
抽出クロック等の入力クロックの周波数に限定されるこ
となく、任意の周波数の出力クロックを生成できる。し
かも、入力クロックが断になった場合、ＶＣＯをバック
アップ発振器として用いているので、１個の発振器で済
み、それによって部品点数が減少して回路構成が簡単に
なる。従って、本発明のクロック生成回路を中間中継装
置等の伝送装置、あるいはそれ以外の装置に広く適用す
れば、好適な効果が得られる。
２の発明によれば、ＶＣＯ及び第２の分周回路を用いて
装置内クロック等の出力クロックを生成しているので、
抽出クロック等の入力クロックの周波数に限定されるこ
となく、任意の周波数の出力クロックを生成できる。し
かも、入力クロックが断になった場合、ＶＣＯをバック
アップ発振器として用いているので、１個の発振器で済
み、それによって部品点数が減少して回路構成が簡単に
なる。従って、本発明のクロック生成回路を中間中継装
置等の伝送装置、あるいはそれ以外の装置に広く適用す
れば、好適な効果が得られる。
【図１】本発明の実施例を示す中間中継装置に用いられ
るクロック生成回路の構成ブロック図である。
るクロック生成回路の構成ブロック図である。
【図２】従来の中間中継装置に用いられるクロック生成
回路の一構成例を示すブロック図である。
回路の一構成例を示すブロック図である。
１０ 断検出回路 ２０ 第１の分周回路 ３０ ＰＬＬ回路（フェーズロックループ
回路） ３１ 位相比較器 ３３ セレクタ ３４ ＶＣＸＯ（水晶発振器を用いた電圧
制御発振器） ４０ 第２の分周回路 ５０ クロック選択回路 φａ 抽出クロック φｏ 装置内クロック φｔ 送信クロック Ｓ１０ 切換信号 Ｓ４０ フィードバック信号
回路） ３１ 位相比較器 ３３ セレクタ ３４ ＶＣＸＯ（水晶発振器を用いた電圧
制御発振器） ４０ 第２の分周回路 ５０ クロック選択回路 φａ 抽出クロック φｏ 装置内クロック φｔ 送信クロック Ｓ１０ 切換信号 Ｓ４０ フィードバック信号
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H04B 1/74 H04L 1/22 H04L 7/033
Claims (2)
- 【請求項１】 周波数ｆａの入力クロックの断状態を検
出して切換信号を出力する断検出回路と、 前記入力クロックを１／ｍ倍（但し、ｍは自然数）する
第１の分周回路と、 入力電圧によって発振周波数が制御される電圧制御発振
器を有し、前記入力クロックが非断状態の定常時には前
記第１の分周回路の出力位相とフィードバック信号の位
相とを比較しその位相差に応じた電圧によって該電圧制
御発振器の発振周波数を変化させ、前記入力クロック断
時には前記切換信号に基づき一定の基準電圧を選択して
該電圧制御発振器の発振周波数を所定の周波数に固定す
るフェーズロックループ回路と、 前記電圧制御発振器の出力信号を入力し、その出力信号
の出力周波数を１／Ｇ倍（但し、Ｇは入力クロックの周
波数ｆａと出力クロックの周波数の最大公約数）してバ
ックアップクロック、Ｇ／ｆａ倍して出力クロック、及
び１／（ｍ＋Ｇ）倍して前記フェーズロックループ回路
に与えるフィードバック信号をそれぞれ出力する第２の
分周回路と、 前記定常時には前記入力クロックを選択して出力し、前
記入力クロック断時には前記切換信号に基づき前記バッ
クアップクロックを選択して出力するクロック選択回路
とを、 備えたことを特徴とするクロック生成回路。 - 【請求項２】 請求項１記載のクロック生成回路におい
て、 前記入力クロックとして多重化用の端局装置からの抽出
クロックを用い、前記出力クロックを中継装置内クロッ
ク、及び前記クロック選択回路の出力を送信クロックと
してそれぞれ用いる中継装置におけるクロック生成回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26483494A JP3260567B2 (ja) | 1994-10-28 | 1994-10-28 | クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26483494A JP3260567B2 (ja) | 1994-10-28 | 1994-10-28 | クロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125641A JPH08125641A (ja) | 1996-05-17 |
| JP3260567B2 true JP3260567B2 (ja) | 2002-02-25 |
Family
ID=17408860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26483494A Expired - Fee Related JP3260567B2 (ja) | 1994-10-28 | 1994-10-28 | クロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3260567B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2871962B1 (fr) * | 2004-06-22 | 2006-09-15 | Thales Sa | Dispositif electronique de generation de signaux de synchronisation securise |
-
1994
- 1994-10-28 JP JP26483494A patent/JP3260567B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125641A (ja) | 1996-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3260567B2 (ja) | クロック生成回路 | |
| JP2908397B1 (ja) | ルビジウム原子発振器 | |
| JP2000148281A (ja) | クロック選択回路 | |
| JPH07170584A (ja) | クロック切替回路 | |
| JP3712141B2 (ja) | 位相同期ループ装置 | |
| KR20000061197A (ko) | 복수의 위상동기루프를 이용한 클록 주파수 제어장치 및 방법 | |
| JP2776334B2 (ja) | 位相同期回路 | |
| JP3034388B2 (ja) | 位相同期発振器 | |
| JPH0744450B2 (ja) | 位相同期回路 | |
| JP2536959Y2 (ja) | 基準クロック信号生成装置 | |
| JP3248453B2 (ja) | 発振装置 | |
| JPH05284017A (ja) | Ｐｌｌ回路 | |
| JPH0786931A (ja) | 周波数シンセサイザ | |
| JP3160904B2 (ja) | 位相同期発振回路装置 | |
| JPH08204554A (ja) | ダイレクト・デジタル・シンセサイザ位相同期発振回路 | |
| JPH0983360A (ja) | Ｐｌｌ回路 | |
| JPH07273648A (ja) | Ｐｌｌ回路 | |
| JP2001077690A (ja) | クロック供給装置及び方法 | |
| JPH09284132A (ja) | Ｐｌｌ回路 | |
| JP2806661B2 (ja) | 二重ループ形ｐｌｌ回路 | |
| JPH11136124A (ja) | Ｐｌｌ回路 | |
| JP2000349632A (ja) | 周波数信号生成回路 | |
| JPH10261956A (ja) | クロック生成回路 | |
| JP2000244311A (ja) | クロック切替調整方法及び回路 | |
| JPH08102666A (ja) | 位相同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011204 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081214 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091214 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091214 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131214 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |