JPH08102666A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH08102666A JPH08102666A JP6236323A JP23632394A JPH08102666A JP H08102666 A JPH08102666 A JP H08102666A JP 6236323 A JP6236323 A JP 6236323A JP 23632394 A JP23632394 A JP 23632394A JP H08102666 A JPH08102666 A JP H08102666A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- input signal
- output
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ディジタル回路におけるＰＬＬ回路におい
て、入力信号が断の場合に周波数のズレを少なくし、入
力信号が復帰した場合に同期確立までの時間を短くする
こと。 【構成】 入力信号を基準とし、その入力信号に同期し
たクロック信号を発生するＰＬＬ回路で、入力信号が断
になった場合、入力信号断検出回路の出力信号によりＶ
ＣＯの制御電圧を一定に保持するとともに、入力信号が
復帰した場合入力信号の最初の立ち上がりで分周回路に
ロード信号を出力することにより、入力信号に同期した
出力信号を得るようにしたもの。
て、入力信号が断の場合に周波数のズレを少なくし、入
力信号が復帰した場合に同期確立までの時間を短くする
こと。 【構成】 入力信号を基準とし、その入力信号に同期し
たクロック信号を発生するＰＬＬ回路で、入力信号が断
になった場合、入力信号断検出回路の出力信号によりＶ
ＣＯの制御電圧を一定に保持するとともに、入力信号が
復帰した場合入力信号の最初の立ち上がりで分周回路に
ロード信号を出力することにより、入力信号に同期した
出力信号を得るようにしたもの。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル回路におけ
る位相同期回路（以下ＰＬＬ回路という）に関し、特に
入力信号の遮断時の発振周波数のズレを小さくし、また
入力信号の復帰による引き込み時間を短縮する事を目的
としたＰＬＬ回路に関する。
る位相同期回路（以下ＰＬＬ回路という）に関し、特に
入力信号の遮断時の発振周波数のズレを小さくし、また
入力信号の復帰による引き込み時間を短縮する事を目的
としたＰＬＬ回路に関する。
【０００２】
【従来の技術】従来のＰＬＬ回路の構成を図４により説
明する。入力信号Ａは位相比較回路４１の一方の比較入
力信号として供給される。位相比較回路４１の出力信号
Ｂは低域ろ波器（以下ＬＰＦという）４２により高調波
成分が除去され制御電圧信号Ｃとして電圧制御発振器
（以下ＶＣＯという）４３に供給される。ＶＣＯ４３の
出力である周波数ｆｃのパルス信号Ｄは分周回路４４に
供給され、その出力にはＶＣＯ４３の出力信号の周波数
ｆｃをｎ分周（ｎは正の整数）した周波数ｆB のパルス
信号Ｅが得られる。このパルス信号ＥはＰＬＬ回路の出
力信号として回路の外部に取り出されるとともに、その
一部は位相比較回路４１に他方の比較入力信号として供
給される。
明する。入力信号Ａは位相比較回路４１の一方の比較入
力信号として供給される。位相比較回路４１の出力信号
Ｂは低域ろ波器（以下ＬＰＦという）４２により高調波
成分が除去され制御電圧信号Ｃとして電圧制御発振器
（以下ＶＣＯという）４３に供給される。ＶＣＯ４３の
出力である周波数ｆｃのパルス信号Ｄは分周回路４４に
供給され、その出力にはＶＣＯ４３の出力信号の周波数
ｆｃをｎ分周（ｎは正の整数）した周波数ｆB のパルス
信号Ｅが得られる。このパルス信号ＥはＰＬＬ回路の出
力信号として回路の外部に取り出されるとともに、その
一部は位相比較回路４１に他方の比較入力信号として供
給される。
【０００３】次にこのような従来のＰＬＬ回路の動作を
説明する。位相比較器４１は、位相基準となる入力信号
Ａと出力信号Ｅとの位相差に応じたパルス幅を有するパ
ルス信号である位相差信号Ｂ出力する。ＬＰＦ４２は、
位相比較器４１の出力信号Ｂを受けＶＣＯ４３の制御電
圧信号Ｃを出力する。ＶＣＯ４３はパルス信号を発振す
るが、ＬＰＦ４２からの制御電圧信号Ｃによりその発振
周波数を変化させる。分周回路４４はＶＣＯ４３の出力
信号Ｄをｎ分周し、入力信号Ａに同期した出力信号Ｅを
出力する。
説明する。位相比較器４１は、位相基準となる入力信号
Ａと出力信号Ｅとの位相差に応じたパルス幅を有するパ
ルス信号である位相差信号Ｂ出力する。ＬＰＦ４２は、
位相比較器４１の出力信号Ｂを受けＶＣＯ４３の制御電
圧信号Ｃを出力する。ＶＣＯ４３はパルス信号を発振す
るが、ＬＰＦ４２からの制御電圧信号Ｃによりその発振
周波数を変化させる。分周回路４４はＶＣＯ４３の出力
信号Ｄをｎ分周し、入力信号Ａに同期した出力信号Ｅを
出力する。
【０００４】
【発明が解決しようとする課題】上記従来のＰＬＬ回路
では、入力信号が遮断状態となった場合にはＶＣＯ４３
に対して一方向に片寄った制御が行われ続けることにな
り、入力信号との周波数のズレが大きくなり、入力信号
が復帰してから同期がとれるまでに時間がかかるという
問題があった。
では、入力信号が遮断状態となった場合にはＶＣＯ４３
に対して一方向に片寄った制御が行われ続けることにな
り、入力信号との周波数のズレが大きくなり、入力信号
が復帰してから同期がとれるまでに時間がかかるという
問題があった。
【０００５】なお、特開平４−２６２６１９に記載され
たＰＬＬ回路は、上述したＰＬＬ回路に第２の位相比較
回路とセレクタを追加することにより、入力信号の復帰
後引き込み動作を早くしているが、回路規模が大きくな
る欠点があった。
たＰＬＬ回路は、上述したＰＬＬ回路に第２の位相比較
回路とセレクタを追加することにより、入力信号の復帰
後引き込み動作を早くしているが、回路規模が大きくな
る欠点があった。
【０００６】したがって本発明の目的は簡単な構成によ
り、入力信号の遮断時の発振周波数のズレを小さくし、
また入力信号の復帰による引き込み時間を短縮したＰＬ
Ｌ回路を提供することにある。
り、入力信号の遮断時の発振周波数のズレを小さくし、
また入力信号の復帰による引き込み時間を短縮したＰＬ
Ｌ回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば制御電圧
により発振パルス周波数が変化する電圧制御発振器と、
この電圧制御発振器の出力パルスが供給され、これを分
周する分周回路と、この分周回路出力パルス信号と入力
パルス信号とが供給されこれらの信号の位相差を検出す
る位相比較器と、この位相比較器出力が供給され、この
出力に含まれる高調波成分を除去して前記電圧制御発振
器に制御電圧として印加する低域ろ波器と、前記入力信
号が供給され、入力信号が遮断された状態を検出する入
力断検出回路と、この入力断検出回路の出力信号により
前記電圧制御発振器の制御電圧を保持する制御電圧保持
回路と、前記入力信号が遮断状態から復帰した時に前記
制御電圧保持回路の保持状態を解除するとともに前記分
周回路にロード信号を供給する微分回路とを備えたこと
を特徴とする位相同期回路が得られる。
により発振パルス周波数が変化する電圧制御発振器と、
この電圧制御発振器の出力パルスが供給され、これを分
周する分周回路と、この分周回路出力パルス信号と入力
パルス信号とが供給されこれらの信号の位相差を検出す
る位相比較器と、この位相比較器出力が供給され、この
出力に含まれる高調波成分を除去して前記電圧制御発振
器に制御電圧として印加する低域ろ波器と、前記入力信
号が供給され、入力信号が遮断された状態を検出する入
力断検出回路と、この入力断検出回路の出力信号により
前記電圧制御発振器の制御電圧を保持する制御電圧保持
回路と、前記入力信号が遮断状態から復帰した時に前記
制御電圧保持回路の保持状態を解除するとともに前記分
周回路にロード信号を供給する微分回路とを備えたこと
を特徴とする位相同期回路が得られる。
【０００８】また本発明によれば、前記制御電圧保持回
路は前記位相比較器の出力が入力信号として供給されそ
の出力が前記低域ろ波器の入力信号として供給されるト
ライステートバッファ回路であることを特徴とする前記
位相同期回路が得られる。
路は前記位相比較器の出力が入力信号として供給されそ
の出力が前記低域ろ波器の入力信号として供給されるト
ライステートバッファ回路であることを特徴とする前記
位相同期回路が得られる。
【０００９】さらに本発明によれば、前記微分回路は前
記入力信号の復帰後の最初の立ち上がりを電圧制御発振
器の出力クロックで微分して出力パルスを発生し、この
出力パルスをロード信号として分周回路に供給すること
を特徴とする前記位相同期回路が得られる。
記入力信号の復帰後の最初の立ち上がりを電圧制御発振
器の出力クロックで微分して出力パルスを発生し、この
出力パルスをロード信号として分周回路に供給すること
を特徴とする前記位相同期回路が得られる。
【００１０】
【発明の作用】上記のＰＬＬ回路においては、入力断検
出回路により入力信号が遮断された状態を検出した場
合、制御電圧保持回路により、電圧制御発振器の制御電
圧を一定に保持することにより、電圧制御発振器の発振
周波数を一定に保持する。入力信号が復帰した場合に
は、入力信号の復帰後の最初の立ち上がりを電圧制御発
振器の出力クロックで微分してパルスを発生し、パルス
をロード信号として分周回路に供給する。
出回路により入力信号が遮断された状態を検出した場
合、制御電圧保持回路により、電圧制御発振器の制御電
圧を一定に保持することにより、電圧制御発振器の発振
周波数を一定に保持する。入力信号が復帰した場合に
は、入力信号の復帰後の最初の立ち上がりを電圧制御発
振器の出力クロックで微分してパルスを発生し、パルス
をロード信号として分周回路に供給する。
【００１１】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明のＰＬＬ回路の実施例を示すブロッ
ク図、図２は位相基準となる入力信号が遮断状態から復
帰した場合の動作を示す各部パルス信号のタイミングチ
ャート、図３は図１のＰＬＬ回路に使用される微分回路
の構成を示すブロック図である。図１において、入力信
号Ａは位相比較回路１０の一方の比較入力信号として供
給される。位相比較回路１０の出力信号Ｂはトライステ
ートバッファ回路１１を介してＬＰＦ１２に供給され、
ここで高調波成分が除去され制御電圧信号Ｃとして電圧
制御発振器（以下ＶＣＯという）１３に供給される。Ｖ
ＣＯ１３の出力である周波数ｆｃのパルス信号Ｄは分周
回路１４に供給され、その出力にはＶＣＯ１３の出力信
号の周波数ｆｃをｎ分周（ｎは正の整数）した周波数ｆ
B のパルス信号Ｅが得られる。このパルス信号ＥはＰＬ
Ｌ回路の出力信号として回路の外部に取り出されるとと
もに、その一部は位相比較回路１０に他方の比較入力信
号として供給される。
する。図１は本発明のＰＬＬ回路の実施例を示すブロッ
ク図、図２は位相基準となる入力信号が遮断状態から復
帰した場合の動作を示す各部パルス信号のタイミングチ
ャート、図３は図１のＰＬＬ回路に使用される微分回路
の構成を示すブロック図である。図１において、入力信
号Ａは位相比較回路１０の一方の比較入力信号として供
給される。位相比較回路１０の出力信号Ｂはトライステ
ートバッファ回路１１を介してＬＰＦ１２に供給され、
ここで高調波成分が除去され制御電圧信号Ｃとして電圧
制御発振器（以下ＶＣＯという）１３に供給される。Ｖ
ＣＯ１３の出力である周波数ｆｃのパルス信号Ｄは分周
回路１４に供給され、その出力にはＶＣＯ１３の出力信
号の周波数ｆｃをｎ分周（ｎは正の整数）した周波数ｆ
B のパルス信号Ｅが得られる。このパルス信号ＥはＰＬ
Ｌ回路の出力信号として回路の外部に取り出されるとと
もに、その一部は位相比較回路１０に他方の比較入力信
号として供給される。
【００１２】入力信号Ａはまた、信号断検出回路１５に
供給される。信号断検出回路１５は入力信号Ａが遮断さ
れた場合に入力断検出信号Ｇを出力として発生し、これ
をトライステートバッファ回路１１の制御入力端子１６
に供給するとともに、微分回路１７にも入力信号として
供給する。
供給される。信号断検出回路１５は入力信号Ａが遮断さ
れた場合に入力断検出信号Ｇを出力として発生し、これ
をトライステートバッファ回路１１の制御入力端子１６
に供給するとともに、微分回路１７にも入力信号として
供給する。
【００１３】微分回路１７は図３に示されるように、従
属接続された第１および第２のフリップフロップ回路３
１、３２とナンド回路３３から構成されている。入力信
号Ａは第１のフリップフロップ回路３１の入力端子に供
給され、その出力（Ｑ）は第２のフリップフロップ回路
３２の入力端子およびナンド回路３３の一方の入力端子
に供給されている。ナンド回路３３の他方の入力端子に
は第２のフリップフロップ回路３２の反転出力（Ｑバ
ー）が供給されている。ナンド回路３３の出力信号Ｈは
分周回路１４にロード信号として供給されている。そし
て第１および第２のフリップフロップ回路３１、３２に
はクロック信号としてＶＣＯ１３の出力パルス信号が供
給されている。
属接続された第１および第２のフリップフロップ回路３
１、３２とナンド回路３３から構成されている。入力信
号Ａは第１のフリップフロップ回路３１の入力端子に供
給され、その出力（Ｑ）は第２のフリップフロップ回路
３２の入力端子およびナンド回路３３の一方の入力端子
に供給されている。ナンド回路３３の他方の入力端子に
は第２のフリップフロップ回路３２の反転出力（Ｑバ
ー）が供給されている。ナンド回路３３の出力信号Ｈは
分周回路１４にロード信号として供給されている。そし
て第１および第２のフリップフロップ回路３１、３２に
はクロック信号としてＶＣＯ１３の出力パルス信号が供
給されている。
【００１４】次に、本発明のＰＬＬ回路の動作を説明す
る。位相比較器１０は、位相基準となる入力信号Ａと出
力信号Ｅとの位相差に応じたパルス幅を有するパルス信
号である位相差信号Ｂ出力する。位相差信号Ｂはトライ
ステートバッファ回路１１を通りＬＰＦ１２に供給され
る。ＬＰＦ１２は、出力信号Ｂから高調波成分を除去し
てＶＣＯ１３の制御電圧信号Ｃを出力する。ＶＣＯ１３
はパルス信号を発振するが、ＬＰＦ１２からの制御電圧
信号Ｃによりその発振周波数を変化させる。分周回路１
４はＶＣＯ１３の出力信号Ｄをｎ分周し、入力信号Ａに
同期した出力信号Ｅを出力する。
る。位相比較器１０は、位相基準となる入力信号Ａと出
力信号Ｅとの位相差に応じたパルス幅を有するパルス信
号である位相差信号Ｂ出力する。位相差信号Ｂはトライ
ステートバッファ回路１１を通りＬＰＦ１２に供給され
る。ＬＰＦ１２は、出力信号Ｂから高調波成分を除去し
てＶＣＯ１３の制御電圧信号Ｃを出力する。ＶＣＯ１３
はパルス信号を発振するが、ＬＰＦ１２からの制御電圧
信号Ｃによりその発振周波数を変化させる。分周回路１
４はＶＣＯ１３の出力信号Ｄをｎ分周し、入力信号Ａに
同期した出力信号Ｅを出力する。
【００１５】他方、信号断検出回路１５は入力信号Ａを
監視し、図２Ａに示すように、入力信号に入力断が発生
した場合は入力断検出信号Ｇによりトライステートバッ
ファ１１の出力端子をハイインピーダンスとして、出力
信号Ｆを一定電圧に保持する。このためＶＣＯ１３の制
御電圧Ｃも入力断状態になる直前の状態で保持される。
したがってＶＣＯ１３は一定の周波数で発振を継続す
る。そして入力信号Ａが復帰したときは、図２Ｈに示す
ように、微分回路１７で入力信号Ａの最初の立ち上がり
に同期して発生する短い幅のパルス信号であるロード信
号Ｈを分周回路１４に供給する。すなわち微分回路１７
は入力信号Ａの復帰後の最初の立ち上がりをＶＣＯ１３
の出力パルスをクロックとして微分して出力パルスを発
生し、この出力パルスをロード信号Ｈとして分周回路１
４に供給する。出力信号Ｅは図２のＥ−１、Ｅ−２に示
すように、ロード信号Ｈが発生した以降入力信号Ａに同
期した信号として出力される。
監視し、図２Ａに示すように、入力信号に入力断が発生
した場合は入力断検出信号Ｇによりトライステートバッ
ファ１１の出力端子をハイインピーダンスとして、出力
信号Ｆを一定電圧に保持する。このためＶＣＯ１３の制
御電圧Ｃも入力断状態になる直前の状態で保持される。
したがってＶＣＯ１３は一定の周波数で発振を継続す
る。そして入力信号Ａが復帰したときは、図２Ｈに示す
ように、微分回路１７で入力信号Ａの最初の立ち上がり
に同期して発生する短い幅のパルス信号であるロード信
号Ｈを分周回路１４に供給する。すなわち微分回路１７
は入力信号Ａの復帰後の最初の立ち上がりをＶＣＯ１３
の出力パルスをクロックとして微分して出力パルスを発
生し、この出力パルスをロード信号Ｈとして分周回路１
４に供給する。出力信号Ｅは図２のＥ−１、Ｅ−２に示
すように、ロード信号Ｈが発生した以降入力信号Ａに同
期した信号として出力される。
【００１６】
【発明の効果】以上説明した本発明によれば、簡単な回
路構成により、入力信号の遮断時の発振周波数のズレを
小さくし、また入力信号の復帰による引き込み時間を短
縮したＰＬＬ回路が得られる。
路構成により、入力信号の遮断時の発振周波数のズレを
小さくし、また入力信号の復帰による引き込み時間を短
縮したＰＬＬ回路が得られる。
【図１】本発明のＰＬＬ回路の実施例を示すブロック図
である。
である。
【図２】本発明のＰＬＬ回路の動作を示すパルス信号の
タイミングチャートである。
タイミングチャートである。
【図３】図１のＰＬＬ回路に使用される微分回路の構成
を示すブロック図である。
を示すブロック図である。
【図４】従来のＰＬＬ回路の構成を示すブロック図であ
る。
る。
１０ 位相比較回路 １１ トライステートバッファ回路 １２ ＬＰＦ １３ ＶＣＯ １４ 分周回路 １５ 信号断検出回路 １６ 制御入力端子 １７ 微分回路
Claims (3)
- 【請求項１】 制御電圧により発振パルス周波数が変化
する電圧制御発振器と、この電圧制御発振器の出力パル
スが供給され、これを分周する分周回路と、この分周回
路出力パルス信号と入力パルス信号とが供給されこれら
の信号の位相差を検出する位相比較器と、この位相比較
器出力が供給され、この出力に含まれる高調波成分を除
去して前記電圧制御発振器に制御電圧として印加する低
域ろ波器と、前記入力信号が供給され、入力信号が遮断
された状態を検出する入力断検出回路と、この入力断検
出回路の出力信号により前記電圧制御発振器の制御電圧
を保持する制御電圧保持回路と、前記入力信号が遮断状
態から復帰した時に前記制御電圧保持回路の保持状態を
解除するとともに前記分周回路にロード信号を供給する
微分回路とを備えたことを特徴とする位相同期回路。 - 【請求項２】 前記制御電圧保持回路は前記位相比較器
の出力が入力信号として供給されその出力が前記低域ろ
波器の入力信号として供給されるトライステートバッフ
ァ回路であることを特徴とする前記請求項１記載の位相
同期回路。 - 【請求項３】 前記微分回路は前記入力信号の復帰後の
最初の立ち上がりを電圧制御発振器の出力クロックで微
分して出力パルスを発生し、この出力パルスをロード信
号として分周回路に供給することを特徴とする前記請求
項１記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236323A JPH08102666A (ja) | 1994-09-30 | 1994-09-30 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236323A JPH08102666A (ja) | 1994-09-30 | 1994-09-30 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102666A true JPH08102666A (ja) | 1996-04-16 |
Family
ID=16999109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6236323A Withdrawn JPH08102666A (ja) | 1994-09-30 | 1994-09-30 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278596A (ja) * | 2008-05-19 | 2009-11-26 | Kawasaki Microelectronics Inc | Ｐｌｌ位相合わせ回路 |
-
1994
- 1994-09-30 JP JP6236323A patent/JPH08102666A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278596A (ja) * | 2008-05-19 | 2009-11-26 | Kawasaki Microelectronics Inc | Ｐｌｌ位相合わせ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3084151B2 (ja) | 情報処理システム | |
| JP2924773B2 (ja) | 位相同期システム | |
| KR100256838B1 (ko) | Pll 회로와 pll 회로용 노이즈 감소 방법 | |
| JPH08102666A (ja) | 位相同期回路 | |
| US6018273A (en) | Externally-synchronized voltage-controlled oscillator in phase locked loop | |
| US5867545A (en) | Phase-locked loop circuit | |
| JPH07170584A (ja) | クロック切替回路 | |
| JP2776334B2 (ja) | 位相同期回路 | |
| JP2795008B2 (ja) | 位相同期発振回路の耐入力クロック断回路方式 | |
| JPH0884074A (ja) | Ｐｌｌ回路 | |
| JP2800305B2 (ja) | クロック発生回路 | |
| JPH0458614A (ja) | Ｐｌｌシンセサイザ | |
| JP3260567B2 (ja) | クロック生成回路 | |
| JPH10290161A (ja) | Ｐｌｌ回路 | |
| KR100195086B1 (ko) | 위상동기 루프 주파수 신서사이저 회로 | |
| JP2000031819A (ja) | クロック同期回路 | |
| JPH10270999A (ja) | 半導体装置 | |
| KR100346725B1 (ko) | 위상동기루우프회로 | |
| JP2910643B2 (ja) | 位相同期回路 | |
| JPH08223038A (ja) | Ｐｌｌ回路 | |
| JPH11225071A (ja) | Ｐｌｌ回路 | |
| JPS63234630A (ja) | 位相同期ル−プの同期補償回路 | |
| JPH04301926A (ja) | Ｐｌｌ回路 | |
| JPH04167815A (ja) | 位相同期ループ回路 | |
| JPH07123292A (ja) | 位相同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |