JP2019047208A

JP2019047208A - 半導体回路

Info

Publication number: JP2019047208A
Application number: JP2017165864A
Authority: JP
Inventors: 正知永光; Masatomo Nagamitsu
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2017-08-30
Filing date: 2017-08-30
Publication date: 2019-03-22
Also published as: US10389367B2; US20190068202A1

Abstract

【課題】何らかの要因で同期が外れても、迅速に再同期化を行ってデータ伝送の信頼性を向上させる。【解決手段】半導体回路は、同期化された第１クロック信号がそれぞれ入力される複数の送信回路を備える。複数の送信回路のそれぞれは、同期化されていない第２クロック信号を分周して生成され、かつ第１クロック信号に同期化した第３クロック信号を出力する分周回路と、第１クロック信号と第３クロック信号との位相を比較する位相比較器と、位相比較器にて位相がずれていることが検出されると、所定期間の間、第１信号を第１論理レベルに設定するリセット信号生成器と、を備える。分周回路は、第１信号が第１論理レベルの間はリセット状態になり、その後に第１信号が第１論理レベルから第２論理レベルに変化するとリセット状態が解除されて、再び第１クロック信号に同期化した第３クロック信号を生成し直す。【選択図】図１

Description

本発明の実施形態は、半導体回路に関する。

２つの回路間での信号伝送インタフェースの一つに、ＰＣＩＥｘｐｒｅｓｓ（以下、ＰＣＩｅ）と呼ばれるものがある。ＰＣＩｅは、いくつかの世代にわたって進化しており、世代が進むに従って、伝送速度が高くなっている。伝送速度を高くするには、微細化プロセスが必要となり、ソフトエラーが起こりやすくなる。

ＰＣＩｅは、本来的にはシリアルデータ伝送を行う信号伝送インタフェースであるが、複数のシリアルデータを束ねたパラレルデータを同期化させて伝送することも可能である。第４世代であるＰＣＩｅＧｅｎ４では、ＰＣＩｅの各シリアルデータごとに分周回路を設けて、各分周回路を同期化させることで、パラレルデータを伝送できるようにしている。

しかしながら、ソフトエラー等の想定しえない何らかの要因で一部のシリアルデータの分周回路の同期が外れるおそれがある。同期が外れてしまうと、ＰＣＩｅの規格に定める仕様でのパラレルデータ伝送が行えなくなる。

特開２０１２−１５１６１７号公報

本発明が解決しようとする課題は、何らかの要因で同期が外れても、迅速に再同期化を行ってデータ伝送の信頼性を向上可能な半導体回路を提供するものである。

本実施形態によれば、同期化された第１クロック信号がそれぞれ入力される複数の送信回路を備える半導体回路が提供される。複数の送信回路のそれぞれは、同期化されていない第２クロック信号を分周して生成され、かつ第１クロック信号に同期化した第３クロック信号を出力する分周回路と、第１クロック信号と第３クロック信号との位相を比較する位相比較器と、位相比較器にて位相がずれていることが検出されると、所定期間の間、第１信号を第１論理レベルに設定するリセット信号生成器と、を備える。分周回路は、第１信号が第１論理レベルの間はリセット状態になり、その後に第１信号が第１論理レベルから第２論理レベルに変化するとリセット状態が解除されて、再び第１クロック信号に同期化した第３クロック信号を生成し直す。

第１の実施形態による半導体回路の概略構成を示すブロック図。Ｐ／Ｓの内部構成を示す回路図。図１の各送信回路の動作タイミング図。第２の実施形態による半導体回路の概略構成を示すブロック図。第２の実施形態による半導体回路の動作タイミング図。

以下、図面を参照して実施の形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更または簡易化して説明および図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。

（第１の実施形態）
図１は第１の実施形態による半導体回路１の概略構成を示すブロック図である。図１の半導体回路１は、ＰＣＩｅのシリアルインタフェース機能を備えている。図１の半導体回路１は、複数の送信回路（ＴＸ）２を備えている。図１では、４つの送信回路２を図示しているが、送信回路２の数には特に制限はない。図１の各送信回路２は、レーンとも呼ばれ、必要に応じて、１個、２個、４個、８個、１６個などの単位で同期化させてパラレルデータを伝送することができる。複数の送信回路２にてパラレルデータを伝送する場合、各送信回路２から出力されるシリアルデータを同期化する必要がある。このため、本実施形態では、各送信回路２に分周回路３を設けて、各分周回路３で生成される分周クロック信号（第３クロック信号）を同期化している。

なお、一つの分周回路３で生成された分周信号を複数の送信回路２に分配することも考えられるが、例えば、２個の送信回路２で第１のパラレルデータを伝送し、別の２個の送信回路２で第２のパラレルデータを伝送する場合、第１のパラレルデータ用の分周クロック信号と第２のパラレルデータ用の分周クロック信号とは必ずしも同期化している必要はない。そこで、本実施形態では、各送信回路２ごとに個別に分周回路を設けて、必要に応じて、任意の数のレーンの分周回路を同期化させることができるようにしている。

図１では、送信回路２の構成のみを図示しているが、双方向の信号伝送を行う場合には、受信回路を設ける必要がある。この他、図１の半導体回路１には、送信回路２以外の種々の回路が実装されていてもよい。

図１の各送信回路２には、同期化された同期基準クロック信号（第１クロック信号）と、同じく同期化された同期リセット信号（第２信号）とが入力される。同期基準クロック信号と同期リセット信号は、例えば不図示のコントローラから供給される。なお、同期基準クロック信号の生成元と、同期リセット信号の生成元とは異なっていてもよい。この他、各送信回路２には、ＰＬＬ回路８で生成された高速クロック信号（第２クロック信号）が入力される。この高速クロック信号は、一つのＰＬＬ回路８で生成される場合と、各送信回路２ごとに個別にＰＬＬ回路８を設けて、これらＰＬＬ回路８を同期化させる場合とがある。高速クロック信号は、同期基準クロック信号及び同期リセット信号とは非同期である。

図１の各送信回路２は、分周回路３と、位相比較器４と、リセット信号生成器５と、パラレル−シリアル変換器（Ｐ／Ｓ）６とを備えている。複数の送信回路２のそれぞれが有する分周回路３は、高速クロック信号を用いて、同期化した分周クロック信号を生成する。複数の送信回路２の分周クロック信号を同期化することで、複数の送信回路２から出力されたシリアルデータを束ねたパラレルデータを伝送することができる。

分周回路３は、高速クロック信号を分周することにより、同期基準クロック信号に同期化した分周クロック信号を生成する。分周回路３は、分周比の異なる複数の分周クロック信号を生成してもよい。あるいは、分周回路３に対して分周比を指定する信号を入力し、その信号に応じた分周比の分周クロック信号を分周回路３から出力してもよい。

位相比較器４は、同期基準クロック信号と分周クロック信号との位相を比較する。より具体的には、位相比較器４は、同期基準クロック信号と分周クロック信号との位相差が予め定めた値か否かを示す信号を出力する。位相比較器４から出力される信号の論理レベルにより、同期基準クロック信号と分周クロック信号との位相がずれているか否かを検出することができる。

リセット信号生成器５は、位相比較器４にて位相がずれていることが検出されると、所定期間の間、リセット信号（第１信号）を第１論理レベル（例えばロウレベル）に設定する。このリセット信号は、分周回路３と位相比較器４をリセット状態にするために用いられる。より詳細には、リセット信号が第１論理レベルの間、分周回路３と位相比較器４はリセット状態になる。分周回路３と位相比較器４は、リセット状態の間は、それぞれの出力値が固定の論理レベルになる。

リセット信号生成器５にはリセット端子が設けられており、このリセット端子には、ＡＮＤゲート７の出力信号が入力される。ＡＮＤゲート７は、同期リセット信号と位相比較器４の出力信号との論理積を演算する。ＡＮＤゲート７の出力信号が例えばロウであれば、リセット信号生成器５はリセット状態になり、リセット信号生成器５から出力されるリセット信号は第１論理レベルになる。ＡＮＤゲート７の出力信号がロウになるのは、同期リセット信号がロウレベルの場合と、位相比較器４の出力信号がロウレベルの場合との少なくとも一方のときである。位相比較器４の出力信号がロウレベルになるのは、同期基準クロック信号と分周クロック信号との位相がずれているときである。

分周回路３は、リセット信号生成器５から出力されるリセット信号が第１論理レベルの間はリセット状態になり、その後にリセット信号が第１論理レベルから第２論理レベルに変化すると、リセットが解除されて、再び同期基準クロック信号に同期化した分周クロック信号を生成し直す。

分周回路３で生成された分周クロック信号は、例えばＰ／Ｓ６に入力されて、パラレルデータをシリアルデータに変換する処理に用いられる。Ｐ／Ｓ６は、分周クロック信号に同期させて、パラレルデータをシリアルデータに変換する。

なお、半導体回路１内にＰ／Ｓ６を設けることは必須ではなく、分周回路３で生成された分周クロック信号は、Ｐ／Ｓ６以外の種々の回路部品で用いてもよい。

図２はＰ／Ｓ６の内部構成を示す回路図である。図２のＰ／Ｓ６は、複数のＦ／Ｆ１１と、これらＦ／Ｆ１１のデータ入力端子に接続された複数のマルチプレクサ１２とを有する。複数のマルチプレクサ１２は、分周クロック信号の論理に応じて、前段のＦ／Ｆ１１の出力、または外部からのパラレルデータを選択する。各Ｆ／Ｆ１１は、高速クロック信号に同期して、各Ｆ／Ｆ１１のデータ入力端子のデータを取り込む。例えば、分周クロック信号がハイのときに各マルチプレクサ１２はパラレルデータを選択し、その後、高速クロック信号に同期して、選択されたパラレルデータがシリアル変換されて順次出力される。なお、Ｐ／Ｓ６の内部構成は、必ずしも図２に示したものに限定されない。

図３は図１の各送信回路２の動作タイミング図である。図３の時刻ｔ３〜ｔ５と時刻ｔ９以降は同期基準クロック信号と分周クロック信号の同期が取れている例を示し、時刻ｔ６〜ｔ７は同期基準クロック信号と分周クロック信号の同期が外れている例を示している。

時刻ｔ１までは同期リセット信号がロウであり、リセット信号生成器５は所定期間の間（ｔ１〜ｔ２）、リセット信号を第１論理レベル（ロウレベル）に設定する。これにより、分周回路３と位相比較器４はリセット状態になる。

時刻ｔ２になると、リセット信号生成器５はリセット信号を第２論理レベル（ハイレベル）にする。これにより、分周回路３のリセット状態が解除される。分周回路３は、その後の時刻ｔ３で同期基準クロック信号がハイからロウに変化するタイミングに同期させて、ハイのパルスからなる分周クロック信号を生成する（時刻ｔ３〜ｔ４）。以後、分周回路３は、再度リセット状態になるまでの間、所定の周波数の分周クロック信号を生成する。分周クロック信号は、複数の送信回路３で同期している。

位相比較器４は、同期基準クロック信号がハイかつ分周クロック信号がロウの場合と、同期基準クロック信号がロウかつ同期基準クロック信号がハイかロウの場合には、同期基準クロック信号と分周クロック信号の位相が合っていると判断する。一方、位相比較器４は、同期基準クロック信号がハイかつ分周クロック信号がロウのときに、同期基準クロック信号と分周クロック信号の位相がずれていると判断する。

時刻ｔ３〜ｔ５までは、位相比較器４は、同期基準クロック信号と分周クロック信号の位相が合っていると判断して、例えばハイレベルの信号を出力する。一方、時刻ｔ６〜ｔ７では、同期基準クロック信号がハイかつ分周クロック信号がロウになるため、位相比較器４の出力はロウレベルになる。

位相比較器４の出力がロウレベルになると、図１のＡＮＤゲート７の出力がロウレベルになり、リセット信号生成器５が出力するリセット信号は第１論理レベルになる（時刻ｔ６）。これにより、分周回路３は再びリセット状態になる。分周回路３は、リセット状態になると、分周信号をロウレベルにする。その後、時刻ｔ８になると、リセット信号生成器５はリセット信号を第２論理レベル（ハイレベル）にし、分周回路３はリセット状態を解除する。その後、分周回路３は、時刻ｔ１０で同期基準クロック信号がハイからロウに変化するタイミングに同期させて、ハイのパルスからなる分周クロック信号を出力する（時刻ｔ９〜ｔ１０）。時刻ｔ９以降は、同期リセット信号が入力されるか、あるいは位相比較器４の出力がロウになるまでは、分周回路３は一定の周波数の分周クロック信号を生成する。

このように、分周回路３は、いったんリセット状態になってからリセット状態が解除されると、再び基準クロックに同期させて分周クロック信号を生成することができる。

上述したリセット信号生成器５、分周回路３および位相比較器４の内部構成は特に問わない。リセット信号生成器５、分周回路３及び位相比較器４は、フリップフロップと論理ゲート回路などを任意に組み合わせることで構成可能であり、必要に応じて分周クロック信号の周波数や位相を調整すればよい。

このように、本実施形態では、位相比較器４にて分周クロック信号の同期外れを監視し、同期外れが生じたことがわかった場合は、分周回路３をいったんリセット状態にした後、次の同期基準クロック信号の例えば立ち下がりエッジに同期させて分周クロック信号を生成するため、分周クロック信号の同期外れが生じても、迅速に同期を取り戻すことができ、信号伝送を途中で中断しなくて済むことから、データ伝送の信頼性を向上できる。

本実施形態によれば、複数の送信回路２のそれぞれが個別に分周回路３を備えて分周クロック信号を生成する際、分周クロック信号の同期外れを自動的に検出して再同期を実現する自己同期回復機能を有するため、ＰＣＩｅの複数レーンを安定して同期化させることができる。

（第２の実施形態）
第２の実施形態は、所定のタイミングのみで自己同期機能を有効にするものである。

図４は第２の実施形態による半導体回路１の概略構成を示すブロック図である。図４の半導体回路１は、図１の半導体回路１にＡＮＤゲート（リセット解除制御部）９を追加したものである。また、図４の半導体回路１には、コントローラ１０から自己同期制御信号が入力される。ＡＮＤゲート９は、リセット信号生成器５から出力されたリセット信号と自己同期制御信号との論理積を演算する。ＡＮＤゲート９の出力信号が例えばロウレベルのときに位相比較器４はリセット状態となり、ＡＮＤゲート９の出力信号が例えばハイレベルのときに位相比較器４は同期基準クロック信号と分周クロック信号の位相を比較する。

自己同期制御信号は、所定の期間だけ位相比較器４のリセットを解除する信号である。より具体的には、データ転送を開始するタイミングに合わせて所定期間だけ、自己同期制御信号は所定の論理（例えばハイ）レベルになって、位相比較器４のリセットを解除する。より具体的には、自己同期制御信号は、データ転送を開始してから所定期間だけ所定の論理になってもよいし、データ転送を開始する直前から直後にかけての所定期間だけ所定の論理になってもよい。

自己同期制御信号が所定の論理の間は、位相比較器４のリセットが解除される。よって、複数の送信回路２は、第１の実施形態と同様に、分周信号の同期が外れても、その同期を回復する自己同期回復機能を備えている。

本実施形態において、自己同期制御信号で位相比較器４のリセットを制御する理由は、分周クロック信号の同期が外れやすくなるのは、電源電圧の投入直後や、データ伝送の停止状態からデータ伝送を行う状態に移行した直後であり、データ伝送が順調に行われるようになると、分周クロック信号の同期外れはほとんど起きないためである。そこで、本実施形態では、電源電圧の投入直後や、データ伝送の停止状態からデータ伝送を行う状態に移行した直後のみに自己同期回復機能を有効化させるべく、自己同期制御信号を半導体回路１に入力する。これにより、消費電力の削減を図ることができる。自己同期回復機能を有効化させない期間内は、位相比較器４の出力信号は固定の論理レベルになるため、分周回路３は継続して分周クロック信号の生成を行うことになり、位相比較器４での電力消費を抑制できる。

コントローラ１０には、POWERDOWN信号が入力されている。このPOWERDOWN信号は、データ伝送モード（第１モード）Ｐ０かデータ伝送停止モード（第２モード）Ｐ１かを示す信号である。コントローラ１０は、データ伝送停止モードＰ１からデータ伝送モードＰ０に遷移してから所定時間が経過したか否かを計測し、所定時間が経過するまでは自己同期制御信号を例えばハイにし、所定時間が経過した後は例えばロウにする。

ＡＮＤゲート９の出力は、リセット信号生成器５から出力されたリセット信号がハイで、かつ自己同期制御信号がハイのときのみハイになる。位相比較器４は、ＡＮＤゲート９の出力がハイのときのみ、位相比較動作を行う。

図５は第２の実施形態による半導体回路１の動作タイミング図である。自己同期制御信号は、データ伝送停止モードＰ１からデータ伝送モードＰ０に遷移したタイミング（時刻ｔ１１）に同期させて、所定期間だけ（時刻ｔ１２まで）例えばハイになる。自動同期制御信号の論理を切り替える条件は、データ伝送を行うか否かの条件であってもよい。このように、自己同期制御信号の論理によって、上述した自己同期回復機能を有効化させるか否かを切り替えることができるため、例えば、温度センサ等の環境センサのセンシング情報に基づいて、自己同期制御信号の論理を切り替えてもよい。例えば、温度がある閾値を超えた場合や、電源電圧がある閾値以下になった場合に、自己同期回復機能を有効化してもよい。

このように、第２の実施形態では、分周クロック信号の同期外れが起きやすい期間内のみ、位相比較器４にて分周クロック信号の同期外れを監視し、同期外れが起きると、分周回路３をいったんリセットさせてから、分周クロック信号の再同期処理を行う。これにより、位相比較器４を動作させる期間を短縮でき、消費電力を削減できる。

上述した第１及び第２の実施形態では、ＰＣＩｅの送信回路２を例に取って説明したが、図１と図４の半導体回路１は、ＰＣＩｅ以外の種々の伝送インタフェースにも適用可能である。また、上述した各実施形態では、送信回路２内の分周回路３の自己同期回復機能について説明したが、送信回路２以外の種々の回路内の分周回路３の自己同期回復機能にも適用可能である。

また、上述した第１及び第２の実施形態に係る半導体回路１は、一つまたは複数の半導体チップ内に実装される。この半導体チップには、第１及び第２の実施形態に係る半導体回路１以外の種々の回路が実装されていてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１半導体回路、２送信回路、３分周回路、４位相比較器、５リセット信号生成器、６パラレル−シリアル変換器、７ＡＮＤゲート、８ＰＬＬ回路、９ＡＮＤゲート、１０コントローラ、１１Ｆ／Ｆ、１２マルチプレクサ

Claims

同期化された第１クロック信号がそれぞれ入力される複数の送信回路を備え、
前記複数の送信回路のそれぞれは、
同期化されていない第２クロック信号を分周して生成され、かつ前記第１クロック信号に同期化した第３クロック信号を出力する分周回路と、
前記第１クロック信号と前記第３クロック信号との位相を比較する位相比較器と、
前記位相比較器にて位相がずれていることが検出されると、所定期間の間、第１信号を第１論理レベルに設定するリセット信号生成器と、を備え、
前記分周回路は、前記第１信号が前記第１論理レベルの間はリセット状態になり、その後に前記第１信号が前記第１論理レベルから第２論理レベルに変化するとリセット状態が解除されて、再び前記第１クロック信号に同期化した前記第３クロック信号を生成し直す、半導体回路。
前記分周回路は、前記第１信号が前記第１論理レベルから前記第２論理レベルに変化するたびに、前記第１クロック信号に同期化した前記第３クロック信号を生成し直す、請求項１に記載の半導体回路。
前記位相比較器は、前記第１信号が前記第１論理レベルになると、リセット状態に設定される、請求項１または２に記載の半導体回路。
前記複数の送信回路のそれぞれには、同期化された第２信号が入力され、
前記リセット信号生成器は、前記第２信号が所定の論理レベルである場合と、前記位相比較器にて位相がずれていることがわかった場合との少なくとも一方において、前記第１信号を前記第１論理レベルに設定する、請求項１乃至３のいずれか一項に記載の半導体回路。
前記複数の送信回路のそれぞれは、データ転送を行う第１モードと、データ転送を停止する第２モードを有し、
前記第２モードから前記第１モードに遷移する際の所定期間だけ前記位相比較器のリセット状態を解除するリセット解除制御部を備える、請求項１乃至４のいずれか一項に記載の半導体回路。
前記リセット解除制御部は、前記第１信号と、前記第２モードから前記第１モードに遷移する際の所定期間だけ所定の論理になる自己復帰制御信号と、に基づいて、前記位相比較器をリセット状態にするか否かを制御する、請求項５に記載の半導体回路。