CN113114231A - 一种时钟控制电路 - Google Patents

一种时钟控制电路 Download PDF

Info

Publication number
CN113114231A
CN113114231A CN202110565708.1A CN202110565708A CN113114231A CN 113114231 A CN113114231 A CN 113114231A CN 202110565708 A CN202110565708 A CN 202110565708A CN 113114231 A CN113114231 A CN 113114231A
Authority
CN
China
Prior art keywords
output
phase
multiplexer
locked loop
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110565708.1A
Other languages
English (en)
Inventor
许文
高楷渊
孔维铭
申佳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Science Electronic Tech Co ltd
Original Assignee
Zhejiang Science Electronic Tech Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang Science Electronic Tech Co ltd filed Critical Zhejiang Science Electronic Tech Co ltd
Priority to CN202110565708.1A priority Critical patent/CN113114231A/zh
Publication of CN113114231A publication Critical patent/CN113114231A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种时钟控制电路，所述时钟控制电路包括：第一锁相环，其中所述第一锁相环的输入端连接第一多路复用器；第二锁相环，所述第一锁相环的一端连接所述第二锁相环的输出端，所述第一锁相环的输出信号作为所述第二锁相环的参考信号；所述第二锁相环的输出端连接移相器和时钟分频器，用于将时钟分频后控制相位输出。所述时钟控制电路中的第一个PLL连接环路滤波器和压控晶体振荡器形成PLL环路，从而可以在第一个PLL环路上输出稳定的滤波时钟，将稳定输出的滤波时钟输入到第二个PLL环路，从而获取准确的抖动时钟。

Description

一种时钟控制电路
技术领域
本发明涉及电路领域，特别涉及一种时钟控制电路。
背景技术
目前单个PLL(锁相环)结构的时钟控制电路容易受到IC芯片、开关电源噪声、数据或时钟线的干扰而随机时钟抖动和周期时钟抖动，使得整个时钟质量较差，影响系统性能。
发明内容
本发明其中一个发明目的在于提供一种时钟控制电路，所述时钟控制电路采用双PLL结构，其中一个PLL的输出信号作为另一个PLL的输入信号，从而可以有效地控制时钟抖动，提高时钟质量。
本发明另一个发明目的在于提供一种时钟控制电路，所述时钟控制电路中的第一个PLL连接环路滤波器和压控晶体振荡器形成PLL环路，从而可以在第一个PLL上输出稳定的滤波时钟，将稳定输出的滤波时钟输入到第二个PLL，从而获取准确的抖动时钟。
本发明另一个发明目的在于提供一种时钟控制电路，所述时钟控制电路内置DCO(数字控制振荡器)，可以有效地控制第二个PLL的时钟输出，可提高时钟输出质量。
为了实现至少一个上述发明目的，本发明进一步提供一种时钟控制电路，所述时钟控制电路包括：
第一锁相环，其中所述第一锁相环的输入端连接第一多路复用器；
第二锁相环，所述第一锁相环的一端连接所述第二锁相环的输出端，所述第一锁相环的输出信号作为所述第二锁相环的参考信号；
所述第二锁相环的输出端连接移相器和时钟分频器，用于将时钟分频后控制相位输出。
根据本发明其中一个较佳实施例，所述第一多路复用器的输入端分别连接第一分频计数器和第二分频计数器，两个分频计数器的输入端分别连接第一反相器和第二反相器。
根据本发明另一个较佳实施例，所述第二反相器的输出端连接第二多路复用器，所述第二多路复用器的输出端连接第三分频计数器，所述第三分频计数器的输出端连接。
根据本发明另一个较佳实施例，所述第三分频计数器输出端连接第一鉴相器，所述第一多路复用器的输出端连接所述第一鉴相器。
根据本发明另一个较佳实施例，所述第一鉴相器的输出端连接一环路滤波器，所述环路滤波器的输出端连接VCXO或调谐晶体振荡器，所述VCXO或调谐晶体振荡器的输出端连接第三反相器，所述第三反相器的输出端连接第二多路复用器的一个输入端，用于形成第一锁相环电路。
根据本发明另一个较佳实施例，所述VCXO或调谐晶体振荡器还连接第三多路复用器的一个输入端，所述第三多路复用器的另一个输入端连接二倍频器。
根据本发明另一个较佳实施例，所述第三多路复用器的输出端连接第二鉴相器，所述第二鉴相器输出端连接一个数字环路滤波器，所述数字环路滤波器连接一数字控制振荡器，用于生成抖动时钟，所述数字控制振荡器输出端连接所述第二鉴相器的输入端，用于形成第二锁相环回路。
根据本发明另一个较佳实施例，所述压控振荡器的输出端连接包括分频器、数字移相器和模拟移相器，用于控制输出模拟时钟信号和数字时钟信号。
根据本发明另一个较佳实施例，所述第二多路复用器的输入端连第四多路复用器，所述第四多路复用器选择分频后的偶数时钟信号输入所述第三多路复用器。
根据本发明另一个较佳实施例，所述VCXO或调谐晶体振荡器输出端连接的反相器的输出端还连接2-8个有源晶体振荡器，该有源晶体振荡器的最终输出端连接两个多路复用器，该两个多路复用器输出端分别连接反相器，反相器输出的时钟信号。
附图说明
图1显示的是本发明一种时钟控制电路的结构示意图。
第一鉴相器-10，第一多路复用器-111,第二多路复用器-112，第三多路复用器-113，第四多路复用器-114，第一分频计数器-121，第二分频计数器-122，第三分频计数器-123，二倍频器-124，环路滤波器-130，VCXO-140，调谐晶体振荡器-150，第一驱动器-161，第二驱动器-162，第三驱动器-163，有源晶体振荡器-170，第二鉴相器-20，数字环路滤波器-21，数字控制振荡器-22，分频器-23，数字移相器-24，模拟移相器-25。
具体实施方式
以下描述用于揭露本发明以使本领域技术人员能够实现本发明。以下描述中的优选实施例只作为举例，本领域技术人员可以想到其他显而易见的变型。在以下描述中界定的本发发明的基本原理可以应用于其他实施方案、变形方案、改进方案、等同方案以及没有背离本发明的精神和范围的其他技术方案。
本领域技术人员应理解的是，在本发明的揭露中，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系是基于附图所示的方位或位置关系，其仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此上述术语不能理解为对本发明的限制。
请参考图1显示的一种时钟控制电路的结构示意图，本发明采用两个PLL(锁相环)环路结构，其中一个PLL环路输出作为另一PLL环路输入的参考信号，将滤抖后的信号输到PLL环路中，从而可以有效地避免锁相环受到IC芯片、开关电源噪声、数据或时钟线的干扰，提高时钟抖动的精确性。
具体的，所述时钟控制电路包括第一锁相环和第二锁相环，其中所述第一锁相环内设有第一鉴相器10，所述第二锁相环内设有第二鉴相器20，所述第一相环的输出端连接所述第二锁相环的输入端。所述第一锁相环的输入端连接第一多路复用器(MUX)111的输出端，所述第一多路复用器111的输入端连接两个分频计数器的输出端，包括第一分频计数器121和第二分频计数器122，所述第一分频计数器121和第二分频计数器122的输入端分别连接一个反相器，其中第一分频计数器121和第二分频计数器122的分别连接的是前反相器，分别为第一驱动器161和第二驱动器162，其中第一驱动器161的输出端直接连接第一分频计数器121，所述第一驱动器161和第二驱动器162分别具有一个正极和负极输入端，分别连接两个差分时钟输入。
其中所述第二驱动器162的输入端分别连接第二分频计数器122输入端和第四多路复用器114的输入端。所述第一鉴相器10的输出端连接一个环路滤波器130输入端，所述环路滤波器130可以设置为外置连接或内置连接，所述环路滤波器130的输出端连接一个VCXO(压控晶体振荡器)140或调谐晶体振荡器150输入端，其中所述VCXO140(压控晶体振荡器)或调谐晶体振荡器150可以根据所述环路滤波器130的连接方式设置为内置或外置型。所述VCXO(压控晶体振荡器)140或调谐晶体振荡器150的两个输出端分别连接第三驱动器163的正极和负极两个输入端，且所述第三驱动器163的输出端连接所述第二多路复用器112输入端，所述第二多路复用器112的输出端连接第三分频计数器123，进一步连接所述第一鉴相器10的输入端，由此构成了一个完整的第一锁相环回路结构，由于第一锁相环的回路结构中具有环路滤波器130，且连接VCXO(压控晶体振荡器)140或调谐晶体振荡器150，因此可以有效地减少IC芯片、开关电源噪声、数据或时钟线的干扰。
进一步的，所述第一锁相环的第三反相器的输出端还连接第三多路复用器113，所述第三多路复用器113输入端和第三反相器的输出端之间还设有二倍频器124，用于在第二锁相环中输入振荡输入二倍频，所述第三多路复用器113的输出端连接第二鉴相器20，所述第二鉴相器20的输出端连接一个数字环路滤波器21(DLF2)，所述数字环路滤波器21进一步连接内部数字控制振荡器22(DCO)，所述数字控制振荡器22(DCO)的输出端连接所述第二鉴相器20的输入端，从而形成所述第二锁相环回路结构，由于所述第二锁相环的输入端连接经过滤波的第一锁相环输出端，所述第二锁相环的以第一锁相环的输出信号作为参考，通过配置第二锁相环的环路带宽(大于50KHz)可以实现第二锁相环输出抖动性能极好的时钟信号。
由于第二锁相环上设于有数字控制振荡器，因此第二锁相环上可作为振荡源，第一锁相环的时钟振荡信号作为参考信号进行比较。所述第二锁相环的输出端连接包括分频器23、数字移相器24和模拟移相器25，用于控制输出模拟时钟信号和数字时钟信号。其中时钟信号经过分频器23、数字移相器24和模拟移相器25输出后经过后反相器最终输出需要的模拟时钟信号或数字时钟信号。
所述第三驱动器163的输出端连接2-8个有源晶体振荡器170，有源晶体振荡器170的输出端分别连接两个多路复用器，该多路复用器的两个输入端分别连接第三驱动器163的输出端和有源晶体振荡器170的输出端，从而可以输出第一锁相环滤波后的模拟时钟信号。
所述第四多路复用器114上具有多个输入端，其中所述第四多路复用器114选择分频后的偶数时钟信号输入所述第三多路复用器113。
可以理解的是，术语“一”应理解为“至少一”或“一个或多个”，即在一个实施例中，一个元件的数量可以为一个，而在另外的实施例中，该元件的数量可以为多个，术语“一”不能理解为对数量的限制。
本领域的技术人员应理解，上述描述及附图中所示的本发明的实施例只作为举例而并不限制本发明，本发明的目的已经完整并有效地实现，本发明的功能及结构原理已在实施例中展示和说明，在没有背离所述原理下，本发明的实施方式可以有任何变形或修改。

Claims (10)

1.一种时钟控制电路，其特征在于，所述时钟控制电路包括：
第一锁相环，其中所述第一锁相环的输入端连接第一多路复用器；
第二锁相环，所述第一锁相环的一端连接所述第二锁相环的输出端，所述第一锁相环的输出信号作为所述第二锁相环的参考信号；
所述第二锁相环的输出端连接移相器和时钟分频器，用于将时钟分频后控制相位输出。
2.根据权利要求1所述的一种时钟控制电路，其特征在于，所述第一多路复用器的输入端分别连接第一分频计数器和第二分频计数器，两个分频计数器的输入端分别连接第一驱动器和第二驱动器。
3.根据权利要求2所述的一种时钟控制电路，其特征在于，所述第二反相器的输出端连接第二多路复用器，所述第二多路复用器的输出端连接第三分频计数器，所述第三分频计数器的输出端连接。
4.根据权利要求3所述的一种时钟控制电路，其特征在于，所述第三分频计数器输出端连接第一鉴相器，所述第一多路复用器的输出端连接所述第一鉴相器。
5.根据权利要求4所述的一种时钟控制电路，其特征在于，所述第一鉴相器的输出端连接一环路滤波器，所述环路滤波器的输出端连接VCXO或调谐晶体振荡器，所述VCXO或调谐晶体振荡器的输出端连接第三驱动器，所述第三驱动器的输出端连接第二多路复用器的一个输入端，用于形成第一锁相环电路。
6.根据权利要求5所述的一种时钟控制电路，其特征在于，所述VCXO或调谐晶体振荡器还连接第三多路复用器的一个输入端，所述第三多路复用器的另一个输入端连接二倍频器。
7.根据权利要求6所述的一种时钟控制电路，其特征在于，所述第三多路复用器的输出端连接第二鉴相器，所述第二鉴相器输出端连接一个数字环路滤波器，所述数字环路滤波器连接一数字控制振荡器，用于生成抖动时钟，所述数字控制振荡器输出端连接所述第二鉴相器的输入端，用于形成第二锁相环回路。
8.根据权利要求7所述的一种时钟控制电路，其特征在于，所述压控振荡器的输出端连接包括分频器、数字移相器和模拟移相器，用于控制输出模拟时钟信号和数字时钟信号。
9.根据权利要求6所述的一种时钟控制电路，其特征在于，所述第二多路复用器的输入端连第四多路复用器，所述第四多路复用器选择分频后的偶数时钟信号输入所述第三多路复用器。
10.根据权利要求6所述的一种时钟控制电路，其特征在于，所述VCXO或调谐晶体振荡器输出端连接的第三驱动器的输出端还连接2-8个有源晶体振荡器，该有源晶体振荡器的最终输出端连接两个多路复用器，该两个多路复用器输出端分别连接反相器，反相器输出的时钟信号。
CN202110565708.1A 2021-05-24 2021-05-24 一种时钟控制电路 Pending CN113114231A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110565708.1A CN113114231A (zh) 2021-05-24 2021-05-24 一种时钟控制电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110565708.1A CN113114231A (zh) 2021-05-24 2021-05-24 一种时钟控制电路

Publications (1)

Publication Number Publication Date
CN113114231A true CN113114231A (zh) 2021-07-13

Family

ID=76723044

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110565708.1A Pending CN113114231A (zh) 2021-05-24 2021-05-24 一种时钟控制电路

Country Status (1)

Country Link
CN (1) CN113114231A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114024506A (zh) * 2022-01-06 2022-02-08 浙江赛思电子科技有限公司 开环型晶体振荡器电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1964195A (zh) * 2005-11-08 2007-05-16 汤姆森特许公司 可切换锁相环电路
CN103297046A (zh) * 2013-05-09 2013-09-11 英特格灵芯片(天津)有限公司 一种锁相环及其时钟产生方法和电路
CN103888136A (zh) * 2012-12-20 2014-06-25 澜起科技（上海）有限公司 广播系统芯片的无晶体时钟产生系统
CN104821824A (zh) * 2014-02-04 2015-08-05 赫梯特微波公司 系统就绪时钟分配芯片
CN106385253A (zh) * 2016-09-08 2017-02-08 西安电子科技大学 基于参数处理模块和锁相环级联的数字时间转换系统

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1964195A (zh) * 2005-11-08 2007-05-16 汤姆森特许公司 可切换锁相环电路
CN103888136A (zh) * 2012-12-20 2014-06-25 澜起科技（上海）有限公司 广播系统芯片的无晶体时钟产生系统
CN103297046A (zh) * 2013-05-09 2013-09-11 英特格灵芯片(天津)有限公司 一种锁相环及其时钟产生方法和电路
CN104821824A (zh) * 2014-02-04 2015-08-05 赫梯特微波公司 系统就绪时钟分配芯片
CN106385253A (zh) * 2016-09-08 2017-02-08 西安电子科技大学 基于参数处理模块和锁相环级联的数字时间转换系统

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114024506A (zh) * 2022-01-06 2022-02-08 浙江赛思电子科技有限公司 开环型晶体振荡器电路
CN114024506B (zh) * 2022-01-06 2022-04-19 浙江赛思电子科技有限公司 开环型晶体振荡器电路

Similar Documents

Publication Publication Date Title
US6794944B2 (en) Lock detection circuit
KR101664634B1 (ko) 주파수 신호 생성 시스템 및 디스플레이 장치
US8102196B1 (en) Programmable dual phase-locked loop clock signal generator and conditioner
US4688237A (en) Device for generating a fractional frequency of a reference frequency
US20140327478A1 (en) Wideband frequency synthesizer and frequency synthesizing method thereof
US20140021987A1 (en) Injection-locked-type frequency-locked oscillator
US8432061B2 (en) Digital frequency divider
JPH0795072A (ja) 位相同期発振回路
JP2011019186A (ja) クロック信号分配装置
US10763837B2 (en) Reference oscillator with variable duty cycle, frequency synthesizer and signal receiver with reference oscillator
US8004320B2 (en) Frequency synthesizer, frequency prescaler thereof, and frequency synthesizing method thereof
CN113114231A (zh) 一种时钟控制电路
CN111294043B (zh) 一种基于pll的自动恢复外部时钟的系统
US11115031B2 (en) Phase-locked loop
US6346833B1 (en) Frequency multiplier circuit
US8274337B2 (en) Digital phase locked loop
JP4076558B2 (ja) Ａｍ／ｆｍラジオ受信機およびこれに用いる局部発振回路
US20060012414A1 (en) Circuit and method for generating a polyphase clock signal and system incorporating the same
CN201985843U (zh) 一种内插混频器的dds激励pll的微波频率合成器
CN111464181A (zh) 一种射频信号源
JPH11112341A (ja) マイクロ波ミリ波注入同期型発振器
KR102205037B1 (ko) 글리치를 제거하기 위한 멀티 모듈러스 분주기 및 이를 포함하는 전자 장치
US6707343B2 (en) Frequency synthesis apparatus, systems, and methods
JP3772668B2 (ja) 位相同期ループを用いた発振回路
CN116961645A (zh) 时钟电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20210713