CN201985843U - 一种内插混频器的dds激励pll的微波频率合成器 - Google Patents

Abstract

本实用新型的内插混频器的DDS激励PLL的微波频率合成器，包括主锁相环PLL和直接数字式频率合成器DDS，其特征在于：包括辅助锁相环PLL、混频器和控制单元；直接数字式频率合成器DDS的输出信号接到主锁相环PLL中鉴相器的输入端，主锁相环PLL的输出信号经N分频后输入到混频器的输入端；辅助锁相环PLL的输出信号输入到混频器，混频器的输出信号输入到鉴相器；所述控制单元与直接数字式频率合成器DDS和辅助锁相环PLL的控制线相连接。本实用新型保证了主锁相环输出的微波信号具有较宽的频率范围和很高的频率分辨率；且实现了输出信号的频率微调和粗调的有效结合，具有输出频带宽、分辨率高和调节方便的优点。

Description

一种内插混频器的DDS激励PLL的微波频率合成器

技术领域

本实用新型涉及一种内插混频器的DDS激励PLL的微波频率合成器，更具体的说，尤其涉及一种采用两个锁相环且输出信号具有宽频带范围和高频率分辨率的内插混频器的DDS激励PLL的微波频率合成器。

背景技术

直接数字式频率合成器（DDS）具有极高的频率分辨率和极短的转换时间，但受工艺的限制，最高输出频率不能很高，一般不能应用于微波波段；而锁相环（PLL）频率合成器可以输出很高的工作频率，并且工作带宽高、频谱纯度高，但频率分辨率较低、转换时间较长。将DDS和PLL两种技术结合起来，取长补短，可以达到单一技术难以达到的效果，获得更高性能的频率合成器。

现有技术中，已经采用的DDS+PLL的方案主要有两种。

第一种，DDS直接激励PLL。如说明书附图1所示，在这种方案中，直接数字式频率合成器DDS作为基准频率信号直接激励锁相环PLL，由于PLL的倍频作用，在PLL的环路带宽内，DDS输出的相位噪声和杂散被放大了N倍，使得频率合成器输出端的噪声比DDS的输出恶化20lgNdB。因而，N的值不能取很大，否则噪声性能将难以达到设计要求。这样以来，频率合成器的工作频率无法做得很高。

第二种，DDS内插式频率合成器。其原理图如说明书附图2所示，这种方案中直接数字式频率合成器DDS的输出不经过锁相环PLL的倍频，DDS输出的相位噪声和杂散不会进一步恶化，可以改变上述第一种方案的缺点。但该方案存在着一个很大的难点，就是带通滤波器（BPF）的设计制作非常困难，因为带通滤波器想要筛选出混频器输出的有效信号，就要求BPF必须具有非常陡的衰减特性，才能将需要频段的信号有效选出。

发明内容

本实用新型为了克服上述技术问题的缺点，提供了一种采用两个锁相环且输出信号具有宽频带范围和高频率分辨率的内插混频器的DDS激励PLL的微波频率合成器。

本实用新型的内插混频器的DDS激励PLL的微波频率合成器，包括用于产生微波频率信号的主锁相环PLL、用于给主锁相环PLL提供参考信号的直接数字式频率合成器DDS，其特别之处在于：还包括辅助锁相环PLL、混频器和控制单元；所述直接数字式频率合成器DDS的输出信号接到主锁相环PLL中鉴相器的一个输入端，所述主锁相环PLL的输出信号经N分频后输入到混频器的一个输入端；所述辅助锁相环PLL的输出信号输入到混频器的另一个输入端，混频器的输出信号输入到鉴相器的另一个输入端；所述控制单元与直接数字式频率合成器DDS和辅助锁相环PLL的控制线相连接。主锁相环PLL用于产生微波信号，直接数字式频率合成器DDS用于给主锁相环提供参考信号；辅助锁相环用于产生频率较高、频率分辨率较高的信号，并与输出信号进行N分频后的信号通过混频器进行混频，混频器的输出信号作为主锁相环PLL鉴相器的参考信号，实现主锁相环PLL稳定的信号输出。通过设置直接数字式频率合成器DDS和辅助锁相环PLL，不仅保证了对输出信号的频率微调和输出信号具有较高的频率分辨率，而且还实现了输出信号具有较大的频率输出范围和调节范围。

本实用新型的内插混频器的DDS激励PLL的微波频率合成器，所述直接数字式频率合成器DDS的输出信号经由滤波器处理后再输入到主锁相环PLL中；所述主锁相环PLL的输出信号经微波放大器处理后再进行N分频，经N分频后的信号进过低通滤波器处理后再输入到混频器中；混频器输出的信号经过带通滤波器、微波放大器的处理后再输入到鉴相器中。直接数字式频率合成器DDS的输出信号通过带通或低通滤波器进行滤波，在主锁相环的反馈回路中设置微波放大器、低通和带通滤波器有效地实现了对信号的放大和对有用信号的筛选。

本实用新型的内插混频器的DDS激励PLL的微波频率合成器，所述直接数字式频率合成器DDS和辅助锁相环PLL共用一个100MHz的TCXO；所述直接数字式频率合成器DDS的输出滤波器为5至7阶的考尔型滤波器；所述主锁相环PLL的环路滤波器为有源理想积分滤波器，且该环路滤波器的输出端设置有由电阻和电容组成的辅助滤波器。直接数字式频率合成器DDS和辅助锁相环PLL共用一个时钟参考源，有利于降低输出信号的噪声。直接数字式频率合成器DDS的输出信号经由5至7阶的考尔型滤波器滤波后，有利于提高输出信号的频谱纯度、增大SFDR和降低信号的边带噪声。在环路滤波器的输出端设置由电阻和电容组成的辅助滤波器，有利于有效地滤除电路中的杂散。

本实用新型的内插混频器的DDS激励PLL的微波频率合成器，所述直接数字式频率合成器DDS输出信号的频率范围为1.25～3.75 MHz，频率分辨率为0.25Hz；所述辅助锁相环PLL输出信号的频率范围为402.5～702.5 MHz，频率分辨率为2.5 MHz；混频器输出信号为两输入信号之差。由上面的分析得出的公式（1）可以得出，输出信号的频率范围为1615～2825MHz，频率分辨率为1Hz，通过对辅助锁相环PLL进行调节，可实现输出信号10MHz的频率步进调节；通过对直接数字式频率合成器的调节，可实现输出信号1Hz的频率微调。

本实用新型的内插混频器的DDS激励PLL的微波频率合成器，所述直接数字式频率合成器DDS选用AD9850芯片，所述主锁相环PLL中鉴相器选用芯片MCH12140，辅助锁相环PLL选用芯片SP8858。AD9850的参考时钟源采用100MHz的高质量TCXO，并与辅助锁相环PLL的参考时钟同源，有利于降低整个系统的噪声。

本实用新型的有益效果是：（1）本实用新型通过设置主锁相环PLL、辅助锁相环PLL和用于给主锁相环PLL提供参考信号的DDS，并且在主锁相环PLL中的反馈回路中设置用于对辅助锁相环的输出信号和主锁相环PLL输出的分频信号进行混频的混频器，有效地保证了主锁相环输出的本振微波信号具有较宽的频率范围和很高的频率分辨率；其中，输出信号的频率范围可为1615～2825MHz，频率分辨率可为1Hz。（2）通过把直接数字式频率合成器DDS的输出信号设置为高分辨率和窄频带调节，有效地实现了主锁相环输出的本振微波信号的高频率分辨率和微调。（3）通过把辅助锁相环PLL的输出信号设置为较低分辨率和宽频带范围，既保证了输出信号的宽频带范围，也实现了对输出信号的快速频率调节。

附图说明

图1为第一种现有技术的原理图，为DDS直接激励PLL；

图2为第二种现有技术的原理图，为DDS内插式频率合成器；

图3为本实用新型的原理图；

图4为本实用新型中主锁相环的环路滤波器的原理图；

图5为主锁相环PLL中鉴相器和环路滤波器的连接电路图。

图中：1参考时钟源，2直接数字式频率合成器DDS，3滤波器，4鉴相器，5环路滤波器，6压控振荡器，7辅助锁相环PLL，8混频器，9低通滤波器，10 N分频，11带通滤波器，12微波放大器，13微波放大器，14主锁相环PLL。

具体实施方式

下面结合附图与实施例对本实用新型作进一步说明。

图1和图2为现有技术中两种DDS+PLL的方案的原理图，图1所示的技术方案的缺点是N值不能取得很大，进而锁相环PLL不能输出频率很高的本振信号，不适于产生微波信号；图2所示的技术方案的缺点是，对带通滤波器的参数要求十分苛刻，进而导致带通滤波器的设计制作非常困难。

结合图3，本实用新型的内插混频器的DDS激励PLL的微波频率合成方法，按照以下步骤进行：

a．选取一个直接数字式频率合成器DDS2，设其产生的参考信号的频率                                                

范围为1.25～3.75MHz，频率分辨率为

=0.25Hz；选取一个锁相环PLL作为主锁相环PLL14，设该主锁相环14输出信号的频率为；选取另一个锁相环PLL作为辅助锁相环PLL7，设该辅助锁相环PLL7输出信号的频率

范围为402.5～702.5 MHz，频率分辨率为

=2.5MHz；

b．把直接数字式频率合成器DDS2输出的频率信号作为主锁相环PLL的参考信号，输入到主锁相环PLL的鉴相器PD的一个输入端；为了对DDS输出的信号进行有效地处理，DDS的输出信号经过带通滤波器或低通滤波器3处理后，再输入到鉴相器4的输入端；

c．把主锁相环PLL14的输出信号首先经过微波放大器13、4分频和低通滤波器处理后，再输入到混频器8的一个输入端，并把辅助锁相环PLL7的输出信号接到该混频器8的另一个输入端，实现混频；为了实现不同频段的本振信号输出，分频数值可介于1～10之间；

d．把混频器8的输出信号经过微波放大器12处理后再输入到鉴相器4的另一个输入端；

e．设置一个控制单元，用于对直接数字式频率合成器DDS和辅助锁相环PLL输出信号的频率进行控制；实现了对数字式频率合成器DDS的频率控制字和辅助锁相环PLL的频率调谐字的运算和写入。

在上述的频率合成方法中，直接数字式频率合成器DDS用于产生主锁相环PLL的参考信号，直接数字式频率合成器DDS输出的信号具有频率较高、频率分辨率高的特点，易于实现信号频率的细微调节；主锁相环PLL用于产生微波信号，混频器置于锁相环的反馈回路中，主锁相环的输出信号经N分频后输入到混频器的一个输入端，辅助锁相环PLL输出的信号与N分频后的信号进行混频，混频后的信号输入到鉴相器中。辅助锁相环PLL输出的频率高、频率分辨率较低，可进行较大频率步进调节，实现频率粗调。

下面结合附图3、图4和图5对本实用新型的内插混频器的DDS激励PLL的微波频率合成器作进一步说明。

如图3所示给出了本实用新型的内插混频器的DDS激励PLL的微波频率合成器的电路原理图，其包括参考时钟源1、直接数字式频率合成器DDS2、滤波器3、鉴相器4、环路滤波器5、压控振荡器6、辅助锁相环PLL7、混频器8、低通滤波器9、N分频10、带通滤波器11、两个微波放大器（12、13）、主锁相环14；用于对合成器进行控制的控制单元在图中没有画出。所示的直接数字式频率合成器DDS2与辅助锁相环PLL7采用同一个参考时钟源1，以便保证整个系统具有较低的噪声；直接数字式频率合成器DDS2的输出信号输入到主锁相环PLL14的输入端口，即与主锁相环PLL14的鉴相器4的输入端口相连接；鉴相器4输出的模拟信号经过环路滤波器5的滤波后输入到压控振荡器6的控制端，为了保证主锁相环具有较宽的频段范围，压控振荡器6的数量为两个；进而可分段覆盖从1615MHz到2825MHz的频率范围。主锁相环PLL14的输出信号依次经过微波放大器13、N分频10和低通滤波器9的处理后再输入到混频器8的一个输入端，其中N值根据对输出频率的要求可在1～10之间进行选择，以便实现不同频段的微波输出。辅助锁相环PLL7的输出信号输入到混频器8的另一个输入端，通过混频器8实现了主锁相环N分频后的信号与辅助锁相环PLL7的输出信号的频率相减，并把相减后的信号作为混频器8的输出。混频器8的输出信号依次经过带通滤波器11滤波和微波放大器12放大后，输入到鉴相器4的输入端，以便实现与DDS输出的信号进行相位和频率比较。

上述方案中，直接数字式频率合成器DDS2选用美国ADI公司的AD9850，其参考时钟源采用100MHz的高质量TCXO，并与辅助锁相环PLL7的参考时钟同源。DDS输出频率范围为1.25～3.75MHz、频率分辨率为0.25Hz的方波信号，作为主锁相环PLL的鉴相器（采用MCH12140芯片）的参考信号。辅助锁相环PLL7以Zarlink公司的高性能可编程频率合成器芯片SP8858为中心构成，产生频率分辨率为2.5MHz、频率范围为402.5～702.5MHz的高纯度信号，与主锁相环PLL四分频（N=4）后的信号进行混频，二者的差频送到鉴相器MCH12140的一个输入端，与直接数字式频率合成器DDS2产生的参考信号进行比相，以产生需要的稳定的本振信号。主锁相环PLL14的VCO用两个VCO分段覆盖从1615MHz到2825MHz的频率范围，输出信号的相位噪声优于-90dBc/Hz(@10KHz)。

通过对以上电路进行分析，可以得出输出信号的频率

的表达式为：

可计算出，输出信号的频率范围为1615～2825MHz，频率分辨率为1Hz，通过对辅助锁相环PLL进行调节，可实现输出信号10MHz的步进调节；通过对直接数字式频率合成器的调节，可实现输出信号1Hz的微调。

图4给出了本实用新型中环路滤波器5的电路图，所示运算放大器的同相和反相输入端均连接有两个相串联的等值电阻，且其阻值均为1.1K；两等值电阻的连接点之间通过2200pF的电容接地，有效地抑制了寄生的噪声与杂散。运算放大器的输出端设置有一个由电阻R3和电容C3组成的滤波电路，有效地滤除了杂散。

图5给出了本主锁相环PLL中鉴相器和环路滤波器的连接电路图，所示的DDS输出的信号经过电阻R110和电容C144后输入到芯片MCH12140的端口7，混频器8的输出信号经过电阻R116和电容C145后，输入到MCH12140的端口6，MCH12140的输出端口1和端口3分别与环路滤波器5的同相和反相输入端相连接。进而实现了鉴相和滤波作用。

Claims (5)

1.一种内插混频器的DDS激励PLL的微波频率合成器，包括用于产生微波频率信号的主锁相环PLL（14）、用于给主锁相环PLL提供参考信号的直接数字式频率合成器DDS（2），其特征在于：还包括辅助锁相环PLL（7）、混频器（8）和控制单元；所述直接数字式频率合成器DDS的输出信号接到主锁相环PLL中鉴相器（4）的一个输入端，所述主锁相环PLL的输出信号经N分频后输入到混频器（8）的一个输入端；所述辅助锁相环PLL的输出信号输入到混频器的另一个输入端，混频器的输出信号输入到鉴相器的另一个输入端；所述控制单元与直接数字式频率合成器DDS和辅助锁相环PLL的控制线相连接。

2.根据权利要求1所述的内插混频器的DDS激励PLL的微波频率合成器，其特征在于：所述直接数字式频率合成器DDS（2）的输出信号经由滤波器（3）处理后再输入到主锁相环PLL（14）中；所述主锁相环PLL的输出信号经微波放大器（13）处理后再进行N分频，经N分频后的信号进过低通滤波器（9）处理后再输入到混频器（8）中；混频器输出的信号经过带通滤波器（11）、微波放大器（12）的处理后再输入到鉴相器（4）中。

3.根据权利要求2所述的内插混频器的DDS激励PLL的微波频率合成器，其特征在于：所述直接数字式频率合成器DDS（2）和辅助锁相环PLL（7）共用一个100MHz的TCXO；所述滤波器（3）为5至7阶的考尔型滤波器；所述主锁相环PLL的环路滤波器为有源理想积分滤波器，且该环路滤波器的输出端设置有由电阻和电容组成的辅助滤波器。

4.根据权利要求1或2所述的内插混频器的DDS激励PLL的微波频率合成器，其特征在于：所述直接数字式频率合成器DDS（2）输出信号的频率范围为1.25～3.75 MHz，频率分辨率为0.25Hz；所述辅助锁相环PLL（7）输出信号的频率范围为402.5～702.5 MHz，频率分辨率为2.5 MHz；混频器（8）输出信号为两输入信号之差。

5.根据权利要求1或2所述的内插混频器的DDS激励PLL的微波频率合成器，其特征在于：所述直接数字式频率合成器DDS（2）选用AD9850芯片，所述主锁相环PLL中鉴相器（4）选用芯片MCH12140，辅助锁相环PLL（7）选用芯片SP8858。

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