KR20160132446A - 주파수 합성기 - Google Patents

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스타인 에릭 위버그
올라 브루세트
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노르딕 세미컨덕터 에이에스에이
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Abstract

위상 고정 루프 주파수 합성기는 무선 송신기 또는 수신기에 타깃 주파수 출력 신호를 제공하도록 구성된다. 합성기는, 제 1 주파수에서 동작하는 전압 제어 발진기(2)와, 제 2 주파수에서 제 1 출력(10, 12)을 제공하도록 구성된 제 1의 고정 주파수 디바이더(8) - 제 2 주파수는 제 1 주파수의 고정 분수임 - 와, 제 2 주파수의 가변 주파수 분할을 제공하여 제 3 주파수를 산출하도록 구성된 프리스케일러 - 프리스케일러는 제 1 출력(12)에 접속되어 제 2 주파수에서 제 2 출력을 제공하는 제 2 주파수 디바이더(14) 및 제 2 주파수를 변경하기 위해 제 2 출력의 위상을 변경하도록 선택적으로 구성된 위상 선택기 구성(16)을 포함함 - 와, 프리스케일러를 제어함으로써 제 3 주파수를 제어하는 주파수 제어기(20)와, 제 3 주파수에 따른 신호와 기준 신호 사이의 비교에 기초하여 전압 제어 발진기(2)를 제어하는 위상 검출기(4)를 포함하되, 합성기는 제 1 출력(10, 12)이 타깃 주파수 출력 신호를 제공하도록 구성된다.

Description

주파수 합성기{FREQUENCY SYNTHESIZER}
본 발명은 튜닝된 무선 송신기 또는 수신기에서 사용할 위상 고정 루프(PPL) 주파수 합성기에 관한 것이다.
PLL 주파수 합성기는 튜닝된 무선 송신기 및 수신기에서 기준 수정 발진기로부터 요구된 주파수의 무선 주파수(RF), 예컨대, 32 MHz 수정으로부터 2.4 GHz 대역 내의 신호를 생성하도록 제 1 국부 발진기(LO)로서 사용된다. 주어진 대역 내에서 특정 주파수로 튜닝하기 위해, PLL 주파수를 그러한 특정 주파수로 변경할 수 있어야 한다. 이것은 위상 검출기에 공급되기 전에 전압 제어 발진기(VCO)의 주파수를 감소시키도록 주파수 디바이더로서 동작하는 카운터를 사용함으로써 달성된다.
2 가지 메인 클래스의 PLL이 있다. 첫 번째는 주파수 디바이더가 기준 수정 주파수의 정수 배인 주파수를 부여하도록 고정 카운트 N에 대해 동작하는 '정수분주형(integer N)' PLL로서 알려져 있다. 이상의 예에서 이것은 블루투스(TM) 및 다른 단거리 무선 데이터 통신 프로토콜에서 사용된 1 MHz 채널간격에 대한 요건과 호환가능하지 않은 32 MHz의 채널 간격만을 허용할 것이다. 낮은 기준 주파수, 말하자면 1 MHz를 사용하는 대안은, 안정성을 이유로, 위상 고정 루프의 최대 대역폭을 기준 주파수의 대략 1/20 내지 1/10로 제한할 것이며 결국 긴 시동 시간 때문에 애플리케이션에서의 평균 전력 소비를 증가시킬 것이므로, 바람직하지 않다. 이 대역폭 제한의 이유는 실제로 클록 신호 내에 에지가 존재할 때 위상 검출기의 샘플링 액션이다(위상은 단지 이산 시점에 위상 검출기로 알려져 있다). 그러므로, 평균적으로, 위상 정보는 위상 검출기에서 정정 펄스를 생성하기 전에 클록 사이클의 절반만큼 지연되고 주파수와 선형인 위상을 가진 등가물이다. 루프 대역폭이 샘플링 클록 주파수의 1/20 내지 1/10 이상으로 증가하는 경우, 피드백 지연은 루프의 전체 위상 마진에 영향을 주기 시작할 것이다.
그러므로, 작은 채널 간격을 획득하기 위해, 제 2 클래스의 PLL('분수분주형(fractional N)' PLL)을 사용하는 것이 바람직하다. 그러한 구성에서, 카운터는 고정 카운트를 갖지 않고 사이클 사이의 카운트를 스위칭하여, 시간이 지남에 따라 평균화된, 요구된 주파수 신호를 제공한다. 가장 간단한 경우에, 사용된 카운트는 2 개의 인접 숫자로부터 선택될 수 있지만 가장 실제적인 시스템에서 2 개보다 많은 서로 다른 숫자들이 사용된다.
그러한 구성이 바람직한 기능을 산출할 수 있지만, 출원인은 일부 상황에 그러한 구성에 대한 추가 개선이 가능하다고 믿는다.
제 1 양상으로부터 보면, 본 발명은 무선 송신기 또는 수신기에 타깃 주파수 출력 신호를 제공하도록 구성된 위상 고정 루프 주파수 합성기를 제공하며, 합성기는, 제 1 주파수에서 동작하는 전압 제어 발진기와, 제 2 주파수에서 제 1 출력을 제공하도록 구성된 제 1의 고정 주파수 디바이더 - 제 2 주파수는 제 1 주파수의 고정 분수임 - 와, 제 2 주파수의 가변 주파수 분할을 제공하여 제 3 주파수를 산출하도록 구성된 프리스케일러 - 프리스케일러는 제 1 출력에 접속되어 제 2 주파수에서 제 2 출력을 제공하는 제 2 주파수 디바이더 및 제 2 주파수를 변경하기 위해 제 2 출력의 위상을 변경하도록 선택적으로 구성된 위상 선택기 구성을 포함함 - 와, 프리스케일러를 제어함으로써 제 3 주파수를 제어하는 주파수 제어기와, 제 3 주파수에 따른 신호와 기준 신호 사이의 비교에 기초하여 전압 제어 발진기를 제어하는 위상 검출기를 포함하되, 합성기는 제 1 출력이 타깃 주파수 출력 신호를 제공하도록 구성된다.
따라서 본 발명에 따르면 VCO는 타깃 출력 주파수의 배수에서 동작하고 그 출력은 대응하는 디바이더 다음에만 획득된다. 바람직한 실시예 세트에서, 고정 분수는 1/2이며, 즉, VCO는 타깃 주파수의 두 배에서 동작한다. 이 구성의 이점은 프리스케일러 출력이 VCO의 주기와 동일한 이산 단계에서 위상을 산출할 수 있으므로 조정가능한 프리스케일러가 적용되기 전에 감소(예컨대, 반감)하는 출력 주파수의 결과로서 주파수 제어기와 연관된 양자화 잡음이 감소(예컨대, 반감)한다는 것이다. 양자화 잡음은 잡음이 위상 검출기와 VCO 사이에 전형적으로 제공되는 저역 통과 필터에 의해 제거될 수 없는 곳으로부터 위상 검출기에서 저주파로 '폴딩'되는 경향이 있으므로 고주파에서 문제일 뿐만 아니라 저주파에도 영향을 준다. 그러므로 본 발명의 실시예에 따르면 이 이슈는 개선될 수 있다.
위상 선택기 구성을 포함하는 언급된 프리스케일러는 제 2 주파수로 하여금 타깃 출력 주파수의 두 배(선택되는 모든 배수)에서 구동하는 추가 주파수 디바이더를 필요로 하지 않으면서 일시적으로 변경될 수 있게 하는 것으로 알려져 있다. 예컨대, 특정 실시예에서 포지티브 에지 위상 검출기와 함께 8분할(divide-by-eight) 주파수 디바이더로서 사용되는 카운터는 위상을 90도만큼 앞당김으로써 한 주기 동안 9분할할 수 있다. 물론 다른 조합의 위상 시프트 및 분할도 가능하다.
실시예 세트에서 제 1 주파수 디바이더는 마스터-슬레이브 플립 플롭 구성을 포함한다. 이것은 그 자체로는 인입 주파수를 2로 나누는 주파수 디바이더를 제공하는 일반적인 방법으로 알려져 있지만, 장점이 (마스터 및 슬레이브 플립 플롭의 출력을 각각 선택함으로써) 90도 위상 간격으로 출력 신호를 자동으로 이용가능하게 하는 특징으로 만들어질 수 있으므로, 출원인은 본 명세서에 설명된 문맥에서 그것을 이용할 때 상당한 이점이 있다는 것을 안다. 이들은 다수의 디지털 무선 시스템에서 사용된 동위상(I) 및 직교(Q) 신호로서 직접 사용될 수 있다. 바람직하게는 제 1 주파수 디바이더가 인입 주파수를 2로 나누도록 구성된다.
제 3 주파수가 위상 검출기에 직접 공급될 수 있거나 또는 추가 주파수 디바이더가 이용될 수 있다(이와 달리 이것은 전체 프리스케일러의 일부를 형성하는 것으로 보일 수 있다).
실시예 세트에서 주파수 제어기는 시그마-델타 변조기를 포함한다. 이것은 일시적인 주파수 변경이 실시되어야 할 때를 나타내는 신호를 제공한다.
본 발명은 전술한 바와 같이 주파수 합성기를 포함하는 무선 송신기 및 전술한 무선 수신기로 확장된다. 그러한 송신기 및 수신기는 서로에게 집적될 수 있다. 송신기 및/또는 수신기는 반도체 집적 회로 상에 제공될 수 있다.
이제 본 발명의 실시예가 첨부 도면을 참조하여 예로써만 설명될 것이다.
도 1은 참조용으로만 도시된 알려진 PLL 주파수 합성기의 개략도이다.
도 2는 본 발명의 실시예에 따른 PLL 주파수 합성기의 개략도이다.
도 3은 마스터/슬레이브 플립 플롭을 사용하는 2분할 주파수 디바이더의 개략도이다.
도 4는 주파수 변동이 이루어지는 방법을 도시하는 타이밍도이다.
종래의 분수분주형(fractional N) PLL이 도 1에 도시된다. 임의의 PLL과 마찬가지로 이것은 저역 통과 필터(116)를 통해 위상 검출기(104)에 의해 제어되는 VCO(102)에 기초한다. 위상 검출기(104)는 피드백된 신호의 위상(및 그러므로 주파수)을 기준 클록 CK_REF과 정렬시키기 위해 VCO(102)의 주파수에 대한 작은 조정을 발생시킨다. VCO(102)가 출력 주파수 CK_OUT에서 구동중임이 공지될 것이다.
프리스케일러 회로(108)는 위상 검출기(104)를 공급하기 전에 주파수를 추가 정수 N으로 나누는 추가 디바이더 모듈(110)로부터 수신하는 제어 신호에 따라 주파수를 P 또는 P+1로 나누는 데 사용된다. 그러므로 VCO(102)의 주파수는 Fref*N*(nP+m(P+1))이도록 제어되며, Fref는 기준 수정 주파수이고 n과 m은 주어진 시구간 동안 각각의 카운트 P와 P+1의 상대적인 발생 비율이다.
디바이더 모듈(110)은 시그마-델타 변조기(SDM)(112)에 의해 제어되어 P와 P+1 카운트의 전술한 상대적 비율을 결정하며, 따라서 정확한 주파수를 결정한다. 이 회로에서 불가피하게 32 MHz(기준 주파수, Fref)의 단계에 대응하는 SDM(112)으로부터 발생하는 양자화 잡음이 존재한다.
디바이더(110)로부터의 신호와 기준 클록 입력 신호 CK_REF 사이의 임의의 부정합에 따라 VCO(102)를 제어하도록 출력 신호를 생성하는 위상 검출기(104)에 정확하게 분할된 평균 주파수 신호가 공급된다.
본 발명의 실시예가 도 2에 도시된다. 이 실시예에서 저역 통과 필터(6)를 통해, 위상 검출기(4)에 의해 제어되는 전압 제어 발진기(2)에 기초하는 위상 고정 루프도 제공된다. 그러나 이 구성에서는 VCO(2)가 직접 CK_OUT 신호를 제공하는 것보다 VCO(2)의 출력이 2분할 모듈(8)로 공급된다. 이것은 VCO(2)가 원하는 출력 주파수의 두 배에서 구동함을 의미한다.
도 3에 도시되는 바와 같이, 디바이더는 한 쌍의 D 타입 플립 플롭(7, 9)을 포함하는 마스터/슬레이브 플립 플롭 구성에 기초한다. 그러한 구성은 고정 2분할 모듈이지만 출력을 변경하도록 요구되지 않는 디바이더(8)로서 사용될 수 있다. 이 구성의 장점은 2 개의 출력을 제공한다는 것이며, 제 1 플립 플롭(7)의 Q 및 QN 출력에 의해 제공된 제 1 출력(10)은 입력과 동위상이고, 제 2 플립 플롭(9)의 Q 및 QN 출력에 의해 제공된 제 2 출력(12)은 입력과 위상이 90°다르다. 당업자에게 자명하듯이, 이는 종래의 디지털 무선 아키텍처에 필요한 동위상(I) 및 직교(Q) 신호를 제공한다. 그러한 구성은 그 자체로 당해 기술에 알려져 있지만, 현재의 문맥에서 특히 이로운 것으로 알려져 있다.
두 번째로, 시프트된 출력(12)이 추가 2분할 모듈(14)로 공급된다. 이것은 출력 위상이 위상 선택기(16)로부터 수신하는 신호에 따라 90°, 180°또는 270°만큼 앞당겨질 수 있는 특징을 갖는다. 이하 더 설명되는 바와 같이, 이것은 주어진 사이클에서 추가 카운트를 효율적으로 허용하므로 도 1과 관련하여 전술한 가변 디바이더(108)와 유사한 방법으로 출력 신호의 평균 주파수의 정교한 튜닝을 허용한다. 이 특징을 제공하는 적합한 회로 구성의 예는 "A 1.75-GHz/3-V dual-modulus divide-by-128/129 prescaler in 0.7-㎛ CMOS. Craninckx, J. ; Steyaert, M.S.J. Solid-State Circuits, IEEE Journal of. Volume: 31 Issue: 7, Page(s): 890 - 897에 도시된다.
디바이더 및 위상 선택기 구성(14, 16)의 출력 φ_OUT은, 이전 디바이더(18)로부터의 출력의 기준 주파수 CK_REF 아래로의 추가 분할을 수행하고 모듈(16) 내 위상 선택을 제어하는 주파수 제어기 모듈(20)과 인터페이싱하기 전에, 주파수를 2로 나누는 추가 고정 디바이더(18)에 공급된다. 모듈(20)은 시그마-델타 변조기(22)에 의해 제어되어 도 1과 관련하여 전술한 구성과 유사한 방법으로 주파수 제어 입력(24)으로부터 주파수 제어를 실행한다.
도 2에 도시된 구성은 출력 주파수의 두 배에서 작동하는 디바이더 모듈(8)을 필요로 하지만, 전술한 바와 같이 전체 회로 구성의 장점 중 하나는 고정 비율 디바이더 모듈(8)이 사용되므로, 직접 I 및 Q 신호를 제공하는 마스터/슬레이브 플립 플롭 구성을 사용하여 구현될 수 있고 그러므로 출력 주파수의 두 배에서 구동하는 제 2 디바이더 또는 또 다른 PLL이 필요하지 않다는 것이다. 다른 디바이더(14, 18, 20)는 이전 디바이더에 의해 클로킹되거나 기준 클록 CK_REF에 의해 클로킹되므로 더 낮은 주파수에서 동작한다.
전술한 실시예에 의해 획득되는 다른 장점은 주파수가 출력되기 전에 절반이 되고 스텝 사이즈가 출력(10, 12) 상의 SDM 위상 잡음의 6dB 까지의 감소에 대응하는 32 MHz 대신 16 MHz로 감소한다는 것이다.
동작시에, 도 2에 도시된 회로는 VCO(2)의 주파수를 8로 나눌 수 있거나 -디바이더(8, 14 및 18)의 각각에서 2로 나누는 것으로부터 발생함- 또는 주파수를 9로 나눌 수 있다. 이것은 중간 디바이더(14)의 위상을 90°만큼 앞당김으로써 획득된다. 이것은 도 4의 타이밍도로부터 보다 명확히 알 수 있듯이 모듈(20)에 의해 보여진 신호의 다음 포지티브 에지가 VCO(2)의 9 개의 사이클 이후임을 의미한다.
도 4는 도 2에 도시된 회로의 여러 부분에 대한 타이밍도이다. 맨 위 플롯 VCO_P는 VCO(2)로부터의 두 개의 출력 중 하나이다. 다음 플롯 CK_OUT_Q는 2분할 모듈(14)을 클로킹하는 데 사용되는 디바이더(8)로부터 출력(12)이다. 다음 네 개의 플롯 φ_IN_0, φ_IN_90, φ_IN_180 및 φ_IN_270은 2분할 모듈(14)의 네 개의 가능한 출력 φ_OUT이다. 이들 네 개의 플롯 아래의 플롯은 실제 출력 φ_OUT이다. 이 아래는 네 개의 가능한 출력 중 어느 것이 주어진 시간에 선택되고 실제 출력인지를 나타내는 φ used이다.
알 수 있듯이, φ_IN 신호들 중 선택된 신호는 위상 선택기 모듈(16)을 통해 추가 2분할 모듈(18)로 전달된다. 이 모듈(18)의 출력은 DIVN 모듈(20)에 클록 입력 CK_DIVN을 제공하며, 따라서 φ_OUT의 주파수의 절반이 된다.
도 4에 도시된 예에서 사용시에, φ_IN_0은 먼저 CK_OUT_Q의 3 개의 클록 사이클에 사용되고 그 다음에 4번째 클록 사이클 동안 위상 선택기(16)는 디바이더(20 및 18)로부터 신호를 수신하여 φ_IN_0 입력 대신에 φ_IN_90 입력을 사용하기 시작한다. 이것의 효과는 φ_IN_90이 출력 φ_OUT으로서 사용되므로 φ_OUT에서 보인 신호의 저부를 연장시키는 것이다. 도 4의 하부에 나타낸 바와 같이, 결과적인 영향은 CK_DIVN 신호의 전체 사이클이 사용되지 않은 φ_IN_90 신호를 가진 8 개의 사이클 기간보다는 VCO(2)의 9 개의 사이클 기간이라는 것이다. 그러므로 이 신호의 사용은 전체 디바이더 구성(14, 16, 18)으로 하여금 위상 선택기(16)에 인가된 제어 입력에 따라 8 또는 9로 나누게 한다.
이것으로부터 8로 나누는 것과 9로 나누는 것의 상대적 비율의 선택에 의해, 출력(10, 12)의 평균 주파수가 예컨대, 1 MHz의 작은 스텝으로 기준 주파수 Fref의 8 배에서 기준 주파수 Fref의 9 배로 변할 수 있게 된다.

Claims (7)

  1. 무선 송신기 또는 수신기에 타깃 주파수 출력 신호를 제공하도록 구성된 위상 고정 루프 주파수 합성기로서,
    제 1 주파수에서 동작하는 전압 제어 발진기와,
    제 2 주파수에서 제 1 출력을 제공하도록 구성된 제 1의 고정 주파수 디바이더 - 상기 제 2 주파수는 상기 제 1 주파수의 고정 분수(fixed fraction)임 - 와,
    상기 제 2 주파수의 가변 주파수 분할을 제공하여 제 3 주파수를 산출하도록 구성된 프리스케일러(pre-ecaler) - 상기 프리스케일러는 상기 제 1 출력에 접속되어 제 2 주파수에서 제 2 출력을 제공하는 제 2 주파수 디바이더 및 상기 제 2 주파수를 변경하기 위해 상기 제 2 출력의 위상을 변경하도록 선택적으로 구성된 위상 선택기 구성을 포함함 - 와,
    상기 프리스케일러를 제어함으로써 상기 제 3 주파수를 제어하는 주파수 제어기와,
    상기 제 3 주파수에 따른 신호와 기준 신호 사이의 비교에 기초하여 상기 전압 제어 발진기를 제어하는 위상 검출기를 포함하되,
    상기 합성기는 상기 제 1 출력이 상기 타깃 주파수 출력 신호를 제공하도록 구성되는
    위상 고정 루프 주파수 합성기.
  2. 제 1 항에 있어서,
    상기 고정 분수는 1/2인
    위상 고정 루프 주파수 합성기.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 주파수 디바이더는 마스터-슬레이브 플립 플롭 구성을 포함하는
    위상 고정 루프 주파수 합성기.
  4. 제 1 항에 있어서,
    상기 주파수 제어기는 시그마-델타 변조기를 포함하는
    위상 고정 루프 주파수 합성기.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 주파수 합성기를 포함하는 무선 송신기.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 무선 수신기.
  7. 반도체 집적 회로 상에 제공된 무선 송신기 및/또는 수신기.
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