JP4587620B2 - クロック制御方法と分周回路及びｐｌｌ回路 - Google Patents
クロック制御方法と分周回路及びｐｌｌ回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、分周回路及び該分周回路を備えた位相同期ループ(ＰＬＬ)に関し、特に、インターポレータを用いた可変分周回路及び該分周回路を備えたＰＬＬに関する。
【０００２】
【従来の技術】
図１４は、パルススワロー方式の可変分周器を備えた従来のＰＬＬ（Phase Locked Loop；位相同期ループ）の構成を示す図である。図１４を参照すると、このＰＬＬは、外付け温度補償水晶発振器（Temperature Compensated Crystal Oscillator；TCXO）２００の出力（周波数ｆtcxo＝14.4MHz）を増幅する増幅器２０１と、増幅器２０１の出力を分周するリファレンス分周回路２０２と、リファレンス分周回路２０２で分周されたリファレンス信号（周波数ｆ≒400KHz）と、分周クロック（周波数ｆ≒400KHz）の位相差を検知する位相比較器２０３と、位相比較器２０３の位相比較の結果、ＵＰ信号が出力されているときに、容量（不図示）を充電し、ＤＯＷＮ信号が出力されているとき容量に蓄積されている電荷を放電するチャージポンプ２０４と、チャージポンプ２０４によって充放電される容量の端子電圧を平滑化する低域通過フィルタ（ループフィルタ）ＬＰＦ２０５と、ＬＰＦ２０５の出力電圧を制御電圧として入力し該制御電圧に応じた周波数で発振し、該周波数の信号を出力する電圧制御発振器（ＶＣＯ）２０６と、電圧制御発振器２０６の出力を、Ｐ又は（Ｐ＋１）の分周数で分周するＥＣＬ（Emitter Coupled Logic；エミッタ結合論理）回路よりなる、Ｐ又は（Ｐ＋１）分周回路（「プリスケーラ」ともいう）２０７と、プリスケーラ２０７の出力をカウントするＡカウンタ２０９、Ｂカウンタ２１０と、を備えており、制御回路２１３から出力される、Ａ×Ｐ＋Ｂ分周された信号と、リファレンス信号(基準信号)との位相が位相比較回路２０３で比較される。
【０００３】
Ｂカウンタ２１０よりプリスケーラ２０７に供給されるＭＣ（モジュラス・コントロール）信号は、Ｐ分周、Ｐ＋１分周のプリスケーラ２０７の分周数を変更させるための制御信号であり、プリスケーラ２０７は、信号ＭＣがＨｉｇｈレベルのとき、１／Ｐプリスケーラとして機能し、信号ＭＣがＬｏｗレベルのとき、１／（Ｐ＋１）プリスケーラとして機能する。
【０００４】
図１５を参照して、従来のモジュラス・コントロール・プリスケーラ回路について説明する。図１５は、図１４に示したＰＬＬ回路のプリスケーラ２０７と、カウンタ２０９、２１０の部分を抽出して示す図である。
【０００５】
図１５を参照すると、プリスケーラ２０７は、データ出力端子が次段のＤ型フリップフロップのデータ入力端子に接続され、クロック端子ＣＫに電圧制御発振器（単に、「ＶＣＯ」とも略記される）２０６の出力信号が共通に入力され、４段のシフトレジスタを構成するＤ型フリップフロップ２２〜２５と、Ｄ型フリップフロップ２５の反転出力端子ＱＢに第１の入力端子が接続され、出力端子がＤ型フリップフロップ２２のデータ入力端子に接続されるＯＲ回路２１と、Ｄ型フリップフロップ２５の正転出力端子Ｑと、ＯＲ回路２８の出力端子が第１、第２の入力端子に接続されているＯＲ回路２６と、ＯＲ回路２６の出力端子がデータ入力端子に接続され、クロック端子にＶＣＯ２０６の出力クロックが入力されるＤ型フリップフロップ２７と、を備え、Ｄ型フリップフロップ２７の反転出力端子ＱＢは、ＯＲ回路２１の第２の入力端子に接続されている。Ｄ型フリップフロップ２５の正転出力端子Ｑは、Ｄ型フリップフロップ２９のクロック入力端子に入力され、Ｄ型フリップフロップ２９の反転出力端子ＱＢは自らのデータ入力端子に接続されて分周回路を構成し、Ｄ型フリップフロップ２９の正転出力端子Ｑは、Ｄ型フリップフロップ３０のクロック入力端子に入力され、Ｄ型フリップフロップ３０の反転出力端子ＱＢは自らのデータ入力端子に接続されて分周回路を構成し、Ｄ型フリップフロップ３０の正転出力端子Ｑが、プリスケーラ２０７の分周出力として、Ａカウンタ２０９、Ｂカウンタ２１０に出力される。ＯＲ回路２８は、ＭＣ信号と、Ｄ型フリップフロップ２９、３０の正転出力端子Ｑを入力し、その出力は、ＯＲ回路２６に入力されている。
【０００６】
ＭＣ信号が"１"（＝Ｈｉｇｈ）であるものとする。このとき、ＭＣ信号を入力とするＯＲ回路２８は、"１"を出力し、ＯＲ回路２６は、常に"１"を出力し、Ｄ型フリップフロップ２７は、ＶＣＯ２０６の出力クロックで、データ入力端子に入力される"１"をラッチし、反転出力端子ＱＢから"０"を出力し、ＯＲ回路２１に出力する。
【０００７】
プリスケーラ２０７は、３２、３３分周のタイプであるが、VCOの出力クロックで、Ｄ型フリップフロップ２２、２３、２４、２５からなる４段のシフトレジスタを駆動して、まず８分周する。
【０００８】
すなわち、Ｄ型フリップフロップ２２、２３、２４、２５からなる４段のシフトレジスタは、ＶＣＯ２０６の出力クロックで駆動される４ビットのリングカウンタを構成し、Ｄフリップフロップ２５の反転出力端子ＱＢが"１"の場合、ＯＲ回路２１の出力は"１"であり、ＶＣＯ２０６の出力クロックが入力されるたびに、８発のクロックで１巡する。Ｄ型フリップフロップ２５、２４、２３、２２の状態は、初期状態"0000"から、ＶＣＯ２０６の出力クロックの１発目で "0001"、２発目で "0011"、３発目で "0111"、４発目で "1111"、５発目で "1110"、６発目で、"1100"、７発目で "1000"、８発目で "0000"、と推移し、Ｄ型フリップフロップ２５からは、４クロック連続"1"、４クロック連続して"0"が交互に出力され、ＶＣＯ２０６の出力クロックの周波数を、８分周した信号が出力される。
【０００９】
Ｄ型フリップフロップ２５の出力は、ＯＲ回路２６に入力されるが、ＯＲ回路２６は"1"を、Ｄ型フリップフロップ２７のデータ入力端子に入力し、Ｄ型フリップフロップ２７の反転出力端子ＱＢは"０"とされる。
【００１０】
Ｄ型フリップフロップ２９、３０の正転出力端子Ｑは、ＯＲ回路２８に入力され、ＯＲ回路２８の出力は、ＯＲ回路２６を介してＤ型フリップフロップ２７のデータ入力端子に入力される。
【００１１】
２段のＤ型フリップフロップ２９、３０は、４分周回路を構成しており、Ｄ型フリップフロップ２２、２３、２４、２５からなる４段のシフトレジスタの出力を、Ｄ型フリップフロップ２９、３０で、４分周することで、３２分周を行う。
【００１２】
一方、ＭＣ信号が"０"（Ｌｏｗレベル）のとき、ＯＲ回路２８は、Ｄ型フリップフロップ３０、２９の正転出力端子Ｑがともに"０"のとき、その出力を"０"とし、ＯＲ回路２６は、Ｄ型フリップフロップ２５の正転出力端子Ｑの出力を、Ｄ型フリップフロップ２７のデータ入力端子Ｄに伝達する。
【００１３】
より詳細には、Ｄ型フリップフロップ２２、２３、２４、２５からなる４段のシフトレジスタでの８分周出力でクロックされるフリップフロップ２９、３０は、"1010"、"1100"と変化し、ＯＲ回路２８は、フリップフロップ２９、３０の出力がともに"０"、"０"となる場合、すなわち、Ｄ型フリップフロップ２５の出力の４つのクロックに１回の割合で、その出力は"０"となる。ＯＲ回路２８の出力が"０"のとき、Ｄ型フリップフロップ２７は、Ｄ型フリップフロップ２２、２３、２４、２５とともに、シフトレジスタを構成する。ＯＲ回路２８が"０"に変化した時点で、Ｄ型フリップフロップ２７の状態は"１"であり（その直前までＯＲ２８は"１"であり、ＯＲ２６を介して"１"がＤ型フリップフロップ２７のデータ入力端子Ｄに"１"が入力されるため）、Ｄ型フリップフロップ２７の反転出力端子ＱＢは"０"、Ｄ型フリップフロップ２５の状態は"０"であり、Ｄ型フリップフロップ２５の反転出力端子ＱＢは"１"となる。
【００１４】
ＯＲ回路２８の出力が"０"の場合、ＯＲ回路２６は、Ｄフリップフロップ２５の出力を、Ｄフリップフロップ２７のデータ入力端子にそのまま伝達し、ＶＣＯ２０６の出力クロックが入力されるたびに、Ｄ型フリップフロップ２７、２５、２４、２３、２２の状態は、"10000"、"00001"、"00011"、"00111"、"01111"、"11111"、"11110"、"11100"、"11000"、"10000"、と９クロック周期で推移する。
【００１５】
すなわち、プリスケーラ２０７のシフトレジスタ部では９分周が実現される。
Ｄ型フリップフロップ２９、３０の４分周回路の４サイクルのうち、８分周が３サイクル行われ、９分周が１サイクル行われる。
【００１６】
よって、ＭＣ信号＝"0"のとき、プリスケーラ２０７の分周数は、
８×３＋９＝３３
となる。
【００１７】
プリスケーラ２０７と二つのプログラマブルカウンタ２０９、２１０を用いたパルススワロー方式の可変分周回路を用いて、Ｎ分周を行う場合についてさらに説明する。全体の分周数をＮとした場合、Ｎを３２（３２以外の数でもよいが、図１５との関係で３２とする）で割って商をａあまりをｂ（ただし、０=<ｂ＜３２）とすると、
Ｎ＝３２×ａ＋ｂとなる。
【００１８】
ここで、３２分周、３３分周でＮを求める場合、
Ｎ＝３２×（ａ−ｂ）＋３３×ｂ
と変形され（ただし、ａ>=ｂ）、余りの回数ｂを３３分周、残りの回数３２分周という、動作で実現できる。パルススワロー・カウンタは、２つのバイナリカウンタ２０９、２１０の組み合わせで構成される。３２、３３分周の場合、ａは、Ｎを３２で割った商であり、例えば上位６ビット以上の値、ｂは下位５ビットの値となる。実際動作する時は、プリスケーラ２０７の出力でＡカウンタ２０９、Ｂカウンタ２１０ともに、設定されたカウント値Ａ′，Ｂ′まで、同時に、カウントアップするか、もしくは設定された値Ａ′，Ｂ′からカウントダウンする。この場合、値Ａ′，Ｂ′は、ａ、ｂとなる。
【００１９】
Ｂカウンタ２１０が、所定の値ｂに達するまで、もしくは、カウント値ｂから０までカウントダウンするまで、ＭＣ信号はＬｏｗレベルとされ、プリスケーラ２０７は、３３分周する。すなわち、Ｂカウンタ２１０は、プリスケーラ２０７の３３分周の出力をｂ回カウントする。Ｂカウンタ２１０が、プリスケーラ２０７の３３分周をｂ回カウントした後、ＭＣ信号はＨｉｇｈレベルとされ、Ａカウンタ２０９は、カウント値ａまで、もしくはａから０に達するまでの残りの数、（ａ−ｂ）回、プリスケーラ２０７の３２分周出力をカウントする。
【００２０】
この一連の動作により、
分周数Ｎ＝３２×（ａ−ｂ）＋３３×ｂ
が実現され、任意の分周数Ｎを実現できることになる。
【００２１】
なお、上記した二つの分周数Ｐと（Ｐ＋１）のプリスケーラと二つのカウンタを備えたパルススワロー方式の可変分周回路に関する刊行物としては、例えば特開平６−６９７８８号公報、特開平６−１２０８１５号公報等も参照される。
【００２２】
上記したパルススワロー方式の可変分周回路の構成は、ＶＣＯ２０６の出力周波数が、プリスケーラ２０７を構成するデバイスの限界動作周波数に近い場合、カウンタを階層構成とすることで、効率良く任意の分周数を得るための手法として、有効である。
【００２３】
しかしながら、ＶＣＯ２０６の出力クロックで、プリスケーラ２０７のシフトレジスタを動作させる必要があるため、高速に動作させる素子を、多数必要とする。
【００２４】
またＡカウンタ２０９、Ｂカウンタ２１０を同時に動かすことにより、消費電力の低減は、困難である。
【００２５】
さらに、プリスケーラ２０７に供給されるＭＣ信号を、高速分周動作を行うプリスケーラ２０７の出力周期よりも、早く動作させる必要があり、タイミング設計が難しくなる。
【００２６】
【発明が解決しようとする課題】
上記したごとく、シンセサイザ用ＰＬＬ等の逓倍数調整のための可変分周回路には、ＶＣＯの出力の周波数が、デバイス速度に対して、高速であることから、パルス・スワローカウンタ方式の可変分周器を用いて、所望の周波数に分周しているが、高速部分の分周を、分周数の２つ有するデュアル・モジュラス・プリスケーラ（１／Ｐ、１／（Ｐ＋１）分周）で行うため、プリスケーラ内のシフトレジスタを、ＶＣＯ出力の高速周波数に対応させて構成する必要があることに加えて、プログラマブルカウンタをなすＡカウンタとＢカウンタの並列構成により、消費電力が増大する、という問題点を有している。
【００２７】
さらに、デュアル・モジュラス・プリスケーラの分周数を切替制御する信号であるＭＣ（モジュラス・コントロール）信号のタイミング制御が困難であり、このため、高速動作が難しい。
【００２８】
そして、高速動作を要するＭＣ（モジュラス・コントロール）信号の配線遅延等の点を考慮して、プリスケーラと、カウンタ、制御回路等は直近に配設される。このため、プリスケーラと制御回路との別チップ化は困難であり、回路の設計自由度を乏しいものとしている、という問題点がある。
【００２９】
したがって、本発明が解決しようとする課題は、消費電力を低減し、タイミング設計を容易とする可変分周回路及び該可変分周回路を備えたＰＬＬ回路並びにクロック制御方法を提供することにある。
【００３０】
【課題を解決するための手段】
上記した課題を解決するための手段を提供する本発明に係る可変分周回路は、その一つのアスペクト（側面）において、入力信号の周波数を第１の値Ｐ（ただし、Ｐは正整数）で分周する第１の分周回路と、前記第１の分周回路のＰ分周出力を第２の値Ａ（ただし、Ａは正整数）で分周する第２の分周回路と、前記第２の分周回路でのＡ分周ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する回路と、前記二つの信号を入力とし、入力される制御信号で設定される内分比に従い、前記二つの信号の位相差を補間した位相の出力信号を生成して出力するインターポレータと、を備え、前記インターポレータは、前記位相差の分割数をＰとし、前記内分比に従い、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ分割した単位の所定倍の位相の出力信号を出力し、前記第２の分周回路でのＡ分周ごとに、前記インターポレータの内分比を、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ分割した単位のＢ倍（ただし、ＢはＰより小の正整数）だけ、加算もしくは減算する手段を備え、前記インターポレータの出力信号の周波数は、前記入力信号の周波数をＡ×Ｐ＋Ｂで分周した値とされる。
【００３１】
本発明に係る可変分周回路は、他のアスペクト（側面）において、入力信号の周波数を第１の値Ｐ（ただし、Ｐは正整数）で分周する第１の分周回路と、前記第１の分周回路のＰ分周出力を第２の値Ａ（ただし、Ａは正整数）で分周する第２の分周回路と、前記第２の分周回路でのＡ分周ごとに前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する回路と、前記二つの信号を入力とし、入力される制御信号で設定される内分比に従い、前記二つの信号の位相差を補間した位相の出力信号を生成して出力するインターポレータと、を備え、前記インターポレータの前記位相差の分割数を、Ｐ×Ｍ（ただし、Ｍは所定の正整数）とし、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ×Ｍ分割した単位の所定倍の位相の出力信号が前記インターポレータから出力され、前記第２の分周回路でのＡ分周ごとに、前記インターポレータの内分比Ｃ１：Ｐ−Ｃ１の前回の値Ｃ１に、Ｂ×Ｍ＋Ｋ（ただし、Ｋは、Ｍより小の所定の正整数）が加算され、前記加算結果をＰ×Ｍで割った剰余を、前記インターポレータの内分比の今回の値Ｃ１とし、前記インターポレータの内分比の前回の値Ｃ１にＢ×Ｍ＋Ｋを加えた値が、Ｍ×Ｐ以上の場合には、前記第２の分周回路の分周数に１を加え、（Ａ＋１）分周とする制御を行う制御回路を備え、前記インターポレータから分周数がＡ×Ｐ＋Ｂ＋Ｋ／Ｍの出力信号が出力される。
【００３２】
本発明に係るＰＬＬ回路は、その一つのアスペクト（側面）において、基準クロックを第一の入力端に入力する位相比較回路と、前記位相比較回路から出力される位相差に応じた電圧を生成するチャージポンプと、前記位相差に応じた電圧を平滑化するループフィルタと、前記ループフィルタの出力を制御信号として入力し該制御信号で規定される発振周波数のクロックを出力する電圧制御発振器と、前記電圧制御発振器の出力クロックを入力しその周波数を第１の値Ｐで分周する第１の分周回路と、前記第１の分周回路のＰ分周出力を第２の値Ａで分周する第２の分周回路と、前記第２の分周回路でのＡ分周出力ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差の二つの信号を生成する回路と、前記二つの信号を入力とし、入力される制御信号で設定される内分比に従い、前記二つの信号の前記位相差を補間した位相の出力信号を生成して出力するインターポレータと、を備え、前記インターポレータは、前記位相差の分割数をＰとし、前記内分比に従い、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ分割した単位の所定倍の位相の出力信号を出力し、前記第２の分周回路でのＡ分周ごとに、前記インターポレータの内分比を、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ分割した単位のＢ倍（ただし、ＢはＰより小の正整数）だけ、加算もしくは減算する手段と、を備え、前記インターポレータの出力信号は前記位相比較回路の第二の入力端に入力されて、前記基準クロックと位相が比較される構成とされている。
【００３３】
本発明に係るＰＬＬ回路は、他のアスペクト（側面）において、前記インターポレータの前記位相差の分割数を、Ｐ×Ｍ（ただし、Ｍは所定の正整数）とし、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ×Ｍ分割した単位の所定倍の位相の出力信号が前記インターポレータから出力され、前記インターポレータの補間動作を行うＡ分周ごとに、前記インターポレータの内分比Ｃ１：Ｐ−Ｃ１の前回の値Ｃ１に、Ｂ×Ｍ＋Ｋ（ただし、Ｋは、Ｍより小の所定の正整数）が加算され、前記加算結果をＰ×Ｍで割った剰余を、前記インターポレータの内分比の今回の値Ｃ１とし、前記インターポレータの内分比の前回の値Ｃ１にＢ×Ｍ＋Ｋを加えた値が、Ｍ×Ｐ以上の場合には、前記第２の分周回路の分周数に１を加え、（Ａ＋１）分周とする制御を行う制御回路を備え、前記インターポレータからの出力信号（分周数Ｎ＝Ａ×Ｐ＋Ｂ＋Ｋ／Ｍ）が、前記位相比較回路の第二の入力端に入力されて前記基準クロックと位相が比較される構成としてもよい。
【００３４】
本発明に係るクロック制御方法は、その一つのアスペクト（側面）において、入力信号の周波数を第１の分周回路でＰ（ただし、Ｐは正整数）分周する工程（ステップ）と、前記第１の分周回路のＰ分周出力を、第２の分周回路でＡ（ただし、Ａは正整数）分周する工程と、前記第２の分周回路でのＡ分周ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する工程と、前記二つの信号をインターポレータに入力とし、制御信号で設定される内分比に従い、Ｂ／Ｐ（ただし、ＢはＰより小の正整数）を単位に、前記二つの信号の位相差を補間した位相の出力信号を生成して出力する工程と、前記インターポレータの内分比を、Ａ分周ごとに、Ｂ／Ｐずつ、加算もしくは減算する工程と、を有し、前記入力信号の周波数をＡ×Ｐ＋Ｂ分周する。このクロック制御方法において、前記インターポレータの内分比Ｃ１：Ｐ−Ｃ１のＣ１を規定する前記Ｂについて、前記第２の分周回路によるＡ分周ごとに、内分比の前回の値Ｃ１にＢを加算し、該加算結果をＰで割った余り（剰余）を演算する工程と、前記インターポレータの内分比の値Ｃ１に前記剰余を設定する工程と、前記内分比の前回の値Ｃ１にＢを加算した加算結果がＰ以上であるときには、前記第２の分周回路の分周数Ａに１を加え、（Ａ＋１）分周とする制御を行う工程と、を有する。
【００３５】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。本発明に係る可変分周回路は、その好ましい一実施の形態において、図１を参照すると、入力信号の周波数をＰ（ただし、Ｐは正整数）分周する第１の分周回路（１０７）と、第１の分周回路（１０７）のＰ分周出力を、Ａ（ただし、Ａは正整数）分周する第２の分周回路（１０９）と、第２の分周回路（１０９）でのＡ分周ごとに、第１の分周回路（１０７）のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する回路（１２１、１２２、１３０）と、前記二つの信号を入力とし、入力される制御信号で設定される内分比に従い、Ｂ／Ｐを単位に（ただし、ＢはＰより小の正整数）、前記二つの信号の位相差を補間した位相の出力信号を生成して出力するインターポレータ（１２３）と、インターポレータ（１２３）の内分比を、第２の分周回路（１０９）でのＡ分周ごとに、Ｂ／Ｐずつ、加算もしくは減算する手段（１１０、１３０）とを備えており、インターポレータ（１２３）からは、入力信号の周波数を、分周数Ｎ＝Ａ×Ｐ＋Ｂで分周した信号が出力される。
【００３６】
インターポレータ（１２３）の内分比Ｃ１：Ｐ−Ｃ１について、第２の分周回路（１０９）によるＡ分周ごとに、前記内分比の前回の値Ｃ１にＢを加算し、該加算結果をＰで割った余り（剰余）を出力する演算回路（１１０）を備え、インターポレータ（１２３）の内分比の値Ｃ１は、演算回路（１１０）から出力される剰余を制御信号（Ｃ）により設定するとともに、前記内分比の前回の値Ｃ１にＢを加算した加算結果がＰ以上であるときには、前記第２の分周回路（１０９）の分周数Ａに１を加え、（Ａ＋１）分周とする制御を行う制御回路（１３０）を備えている。
【００３７】
本発明の別の実施の形態において、インターポレータ（１２３）では、位相差の分割数をＰ×Ｍ（ただし、Ｍは所定の正整数）とし、第１の分周回路（１０７）のＰ分周出力の一周期相当の位相差をＰ×Ｍ分割した単位の所定倍の位相の出力信号が前記インターポレータ（１２３）から出力され、第２の分周回路（１０９）でのＡ分周ごとに、インターポレータの内分比Ｃ１：Ｐ−Ｃ１の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋ（ただし、Ｋは、Ｍより小の所定の正整数）が加算され、前記加算結果をＰ×Ｍで割った剰余を、前記インターポレータの内分比の今回の値Ｃ１とし、インターポレータ（１２３）の内分比の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋを加えた値が、Ｐ×Ｍ以上の場合には、第２の分周回路（１０９）の分周数に１を加え、（Ａ＋１）分周とする、制御を行う制御回路（１３０）を備え、インターポレータ（１２３）から、前記入力信号の周波数を、分周数がＡ×Ｐ＋Ｂ＋Ｋ／Ｍで分周した出力信号が出力される。
【００３８】
あるいは、本発明の別の実施の形態において、インターポレータを２段構成とした図４を参照すると、Ｐ分周出力の一周期相当の位相差を、第１のインターポレータ（１２３）で内分比Ｃ：Ｐ−Ｃで補間し、Ｐ分周出力の一周期相当の位相差を第２のインターポレータ（１２４）で、前記位相差をＣ：Ｐ−（Ｃ＋１）で補間し、第１、第２のインターポレータ（１２３、１２４）から出力される二つの信号の位相差１／Ｐ（入力信号の１周期）を、第３のインターポレータ（１２５）で内分比Ｃ２：Ｍ−Ｃ２で補間することで、分数分周（Ａ×Ｐ＋Ｂ＋Ｋ／Ｍ）を実現している。第１、第２のインターポレータ（１２３、１２４）では、Ａ分周ごとに、Ｂ単位に、内分比が、加算（又は減算）され、第３のインターポレータ（１２５）では、Ａ分周ごとに、Ｋ単位に、内分比が、加算（又は減算）される。
【００３９】
また本発明の別の実施の形態において、図１１を参照すると、第２の分周回路（１０９）でのＡ分周ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する回路（１２１、１２２、１３０Ａ）と、前記二つの信号を入力とし、入力される制御信号でそれぞれ設定される内分比に従い、前記二つの信号の前記位相差を補間した位相の出力信号をそれぞれ生成して出力する第１、及び第２のインターポレータ（１２３、１２４）と、第１、及び第２のインターポレータ（１２３、１２４）から出力される信号を入力とし、前記二つの信号の前記位相差を補間した位相の出力信号を生成して出力する第３のインターポレータ（１２５）と、を備えている。第１のインターポレータ（１２３）は、前記入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ２：Ｐ−Ｃ２で位相を補間する。第２のインターポレータ（１２４）は、前記入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ２＋１：Ｐ−（Ｃ２＋１）で位相を補間する。第３のインターポレータ（１２５）は、前記第１、及び第２のインターポレータ（１２３、１２４）から出力される前記二つの信号の前記位相差をＭ分割した値を単位に、内分比Ｃ３：Ｍ−Ｃ３で位相を補間する（ただし、Ｍは所定の正整数）。
【００４０】
この実施の形態において、第１乃至第３のインターポレータの全体の内分比を、Ｃ１：Ｐ×Ｍ−Ｃ１とし、前記第２の分周回路によるＡ分周ごとに、前記全体の内分比Ｃ１：Ｐ−Ｃ１の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋ（ただし、Ｋは、Ｍより小の所定の正整数）が加算され、前記加算結果を、Ｐ×Ｍで割った剰余を、前記全体の内分比の今回の値Ｃ１とし、前記全体の内分比の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋを加えた値が、Ｐ×Ｍ以上の場合には、第２の分周回路（１０９）の分周数に１を加え、（Ａ＋１）分周とする制御を行う制御回路（１３０Ａ）を備え、第１、第２のインターポレータ（１２３、１２４）における内分比の値Ｃ２は、Ｃ１をＭで割った整数部分とされ、第３のインターポレータ（１２５）におけるＣ３は、Ｃ１をＭで割った剰余とされ、第３のインターポレータ（１２５）から、前記入力信号の周波数を、分周数Ａ×Ｐ＋Ｂ＋Ｋ/Ｍで分周した信号が出力される。
【００４１】
また本発明のさらに別の実施の形態において、図１２を参照すると、二つの信号を入力とし、入力される制御信号でそれぞれ設定される内分比に従い、前記二つの信号の前記位相差を補間した位相の出力信号をそれぞれ生成して出力する初段の第１、及び第２のインターポレータ（１２３、１２４）と、第１、及び第２のインターポレータ（１２３、１２４）の出力を入力とし、前記二つの信号の前記位相差を補間した位相の出力信号を生成して出力する、次段の第３のインターポレータ（１２５）とを備え、第１のインターポレータ（１２３）は、入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ５：Ｐ−Ｃ５で位相を補間し、第２のインターポレータ（１２４）は、入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ５＋１：Ｐ−（Ｃ５＋１）で位相を補間し、第３のインターポレータ（１２５）は、入力される二つの信号の前記位相差をＭ分割した値を単位に、内分比Ｃ４：Ｍ−Ｃ４で位相を補間する（ただし、Ｍは所定の正整数）。第２の分周回路（１０９）によるＡ分周ごとに、第１、第２のインターポレータ（１２３、１２４）の内分比の前回の値Ｃ５、Ｃ５＋１に、それぞれ第３の値Ｂ（ただし、ＢはＰより小の所定の正整数）を加算し、加算結果をＰで割った余りを、それぞれ前記第１、第２のインターポレータの今回の値Ｃ５、Ｃ５＋１とする初段の制御段と、第２の分周回路（１０９）によるＡ分周ごとに、第３のインターポレータ（１２５）の内分比の前回の値Ｃ４に、第４の値Ｋ（ただし、ＫはＭより小の所定の正整数）を加算し、加算結果をＭで割った余りを、第３のインターポレータ（１２５）の今回の値Ｃ４とする、次の段の制御段とを備えた制御回路（１３０Ｂ）を備えている。制御回路（１３０Ｂ）は、第３のインターポレータ（１２５）の内分比の前回の値Ｃ４にＫを加算した結果がＭ以上である場合、Ｂに１を加算し、第１、第２のインターポレータ（１２３、１２４）の前回の値Ｃ５にＢを加算した結果がＰ以上である場合第２の分周回路の分周数Ａに１を加え、第３のインターポレータから、前記入力信号の周波数を分周数Ａ×Ｐ＋Ｂ＋Ｋ/Ｍで分周した出力信号が出力される。
【００４２】
このように、入力信号の周波数を、分数分周（Ａ×Ｐ＋Ｂ＋Ｋ／Ｍ）する構成としてもよい。
【００４３】
本発明の一実施の形態に係るＰＬＬ回路は、基準信号を入力とする位相比較回路（１０３）と、位相比較回路（１０３）から出力される信号に基づき、容量を充電又は放電し、位相差に対応した電圧を生成するチャージポンプ（１０４）と、位相差に対応した電圧を平滑化するループフィルタ（１０５）と、ループフィルタ（１０５）の出力電圧を制御電圧として入力し、該制御電圧に対応した発振周波数のクロックを出力する電圧制御発振器（１０６）とを備え、電圧制御発振器（１０６）の出力クロックを、分周回路で分周して、位相比較回路（１０３）に帰還させ、位相比較回路（１０３）で基準クロックと、分周クロックとの位相差を検知するＰＬＬ回路の分周回路を、上記した本発明に係る可変分周回路で構成したものである。
【００４４】
本発明の一実施の形態に係るＰＬＬ回路においては、電圧制御発振器（１０６）の発振周波数のクロックを入力して高速分周する第１の分周回路（１０７）を、単純なトグル回路（Ｄ型フリップフロップによる分周回路）のカスケード接続とし、第１の分周回路の分周出力の一周期相当の位相差を、与えられた内分比で補間した位相の信号を出力することで、整数分周（Ａ×Ｐ＋Ｂ）、又は分数分周（Ａ×Ｐ＋Ｂ＋Ｋ／Ｍ）を実現し、第１の分周回路の構成の簡易化、高速動作を可能としており、消費電力の低減を図ることができる。また、第１の分周回路のＰ分周出力をＡ分周する第２の分周回路を備え、パワースワロー方式の可変分周回路のように、２つのカウンタを必要としていない。
【００４５】
本発明の実施の形態によれば、プリスケーラと位相調整回路とを備え、Ｐ／Ｐ＋１プリスケーラを備えた構成と比べて、高速動作させる素子数を低減し、消費電力を低減するとともに、簡易な構成のプリスケーラでよく、高速動作に好適とされる。また、パルススワロー方式の構成と比べて、本発明の実施の形態によれば、プログラマブルカウンタとしてカウンタを一つだけ備えるだけでよく、消費電力を低減しており、さらに、プリスケーラのＰ分周出力をＡ分周する期間に１度だけ、インターポレータおよび制御回路が動作し、消費電力を低減している。
【００４６】
また、本発明の実施の形態によれば、Ｐ／Ｐ＋１プリスケーラの分周数を変えるためのモジュラスコントロール信号を不要とし、制御を容易化している。
【００４７】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例の可変分周回路を備えたＰＬＬの構成を示す図である。図１を参照すると、この実施例のＰＬＬは、外付け温度補償水晶発振器（ＴＣＸＯ）１００の出力（周波数ｆtcxo＝14.4MHz）を増幅する増幅器１０１と、増幅器１０１の出力を分周するリファレンス分周回路１０２と、リファレンス分周回路１０２で分周されたリファレンス信号（周波数ｆrは例えば14.4MHz/36＝400KHz）と、位相調整回路１２０から出力される分周クロックとの位相差を検知する位相比較器１０３と、位相比較器１０３の位相比較の結果、ＵＰ信号が出力されているときに、容量を充電し、ＤＯＷＮ信号が出力されているとき容量（不図示）に蓄積されている電荷を放電するチャージポンプ１０４と、チャージポンプ１０４によって充放電される容量の端子電圧を平滑化する低域通過フィルタ（ループフィルタ）ＬＰＦ１０５と、ＬＰＦ１０５の出力電圧を制御電圧として入力し該制御電圧に応じた周波数で発振し、該周波数の信号を出力する電圧制御発振器（「ＶＣＯ」と略記される）１０６と、電圧制御発振器１０６の出力を分周数Ｐで分周する分周回路（「プリスケーラ」ともいう）１０７と、分周回路１０７の出力をカウントするＡカウンタ１０９と、Ａカウンタ１０９でＡ分周した出力（ＶＣＯの出力をＡ×Ｐ分周）を入力し、剰余演算ＭＯＤ（ｎＢ，Ｐ）を出力する演算装置１１０と、制御回路１３０と、を備え、制御回路１３０からのタイミングコントロール（Timing Control）信号をデータ入力端子に入力し、クロック入力端子に、分周回路１０７の出力を入力するＤ型フリップフロップ１２１と、Ｄ型フリップフロップ１２１の出力信号をデータ入力端子に入力し、クロック入力端子に、分周回路１０７の出力を入力するＤ型フリップフロップ１２２と、備え、Ｄ型フリップフロップ１２１、１２２の出力を第１、第２の入力端子に入力し、制御回路１３０からの制御信号Ｃに基づき、第１、第２の入力端子に入力される信号の位相差を内分した位相に対応する出力信号を出力するインターポレータ１２３を備え、インターポレータ１２３の出力が位相比較回路１０３に入力される。Ｄ型フリップフロップ１２１、１２２と、インターポレータ１２３は、Ａ分周毎に、分周回路１０７のＰ分周出力の位相を調整する位相調整回路１２０を構成している。なお、リファレンス分周回路１０２では、例えば分周数Ｒ＝３６とし、基準信号の周波数（リファレンス周波数）ｆｒ＝400KHｚとされる。ＶＣＯ１０６の出力周波数は、例えば８００MHz帯（680.4〜766.4MHz）、又は1.5GHz帯（1143.2〜1370.95MHz）とされる。
【００４８】
本発明の一実施例は、シンセサイザ用ＰＬＬ等の逓倍数調整のための可変分周回路として、高速分周を行う分周回路（プリスケーラ）１０７と、入力される二つの信号の位相差を内分し、出力信号の位相を可変に制御出来るインターポレータ１２３を用いて、分周回路（プリスケーラ）１０７のＰ分周出力周期相当の位相差を補間した信号を出力することで、分周回路１０７のＰ分周出力の分数分周を行い、プログラマブルな分周器（可変分周器）を実現している。本発明の実施例において、分周回路１０７の分周数はＰであり、Ｐ／Ｐ＋１の切替方式ではない。よって、分周回路１０７は、フリップフロップを縦続接続したレジスタで構成される。また本発明の実施例においては、パルススワロー方式の可変分周器で必要とされている、Ｂカウンタ（図１４、図１５の２１０）を備えていない。
【００４９】
インターポレータ１２３は、制御信号Ｃにより、入力される二つの信号の位相差を内分する比Ｃ１：Ｐ−Ｃ１が設定され、後述されるように、貫通電流抑圧型の構成のインターポレータで構成される。
【００５０】
図１に示した本発明の一実施例の動作を説明する。ＶＣＯ１０６の出力周波数ｆvcoをまず、分周回路１０７で、
ｆvco/Ｐ
に分周し、さらにＡカウンタ１０９でＡ分周して、
（ｆvco/P）/Ａ
とする。
【００５１】
剰余演算回路１１０は、Ａカウンタ１０９で分周回路１０７のＰ分周出力をＡ回カウントするごとに出力される信号を受けるたびに、すなわち、Ａ分周ごとに、順次、Ｂを加算し、加算結果をＰで割った余りを演算し、この余りを、制御回路１３０に、インターポレータ１２３の内分比を設定するための値として供給する。すなわち、剰余演算回路１１０は、Ａカウンタ１０９でのＡ分周毎に、Ｂが加算され、加算結果であるｎＢのＰを法とする剰余ＭＯＤ（ｎＢ，Ｐ）を、制御回路１３０に出力する。なお、演算記号ＭＯＤ（ｐ，ｑ）は、ｐをｑで割った余りｒを表している。
【００５２】
制御回路１３０は、Ａカウンタ１０９でＡ分周するたびに出力される信号（Ａカウンタ１０９でカウントダウンし、カウント値が０になった時点で出力される信号、あるいは、Ａカウンタ１０９でカウントアップしカウント値がＡとなった時点で出力される信号）と、剰余演算回路１１０の出力信号（ＭＯＤ（ｎＢ，Ｐ））とに基づき、インターポレータ１２３での補間の内分比を制御する制御信号Ｃを出力する。
【００５３】
この制御信号Ｃに基づき、インターポレータ１２３は、入力した二つの信号の位相差を、Ｃ：Ｐ−Ｃの比で内分した位相を有する信号を出力する。
【００５４】
さらに、制御回路１３０は、Ａカウンタ１０９によるＡ分周ごとに、Ｈｉｇｈレベルのタイミング制御信号（Timing Control）を、位相調整回路１２０のＤ型フリップフロップ１２１のデータ入力端子に供給する。
【００５５】
Ｄ型フリップフロップ１２１は、そのクロック入力端子に、分周回路１０７のＰ分周出力信号を入力し、制御回路１３０から、Ａカウンタ１０９でのＡ分周毎に、出力されるタイミング制御信号（Timing Control）を、分周回路１０７のＰ分周出力信号の立ち上がりで、ラッチする。
【００５６】
Ｄ型フリップフロップ１２２は、Ｄ型フリップフロップ１２１の出力信号を、分周回路１０７からの次のＰ分周出力信号の立ち上がりでラッチ出力する。Ｄ型フリップフロップ１２１、１２２の出力信号は、インターポレータ１２３に入力される。Ｄ型フリップフロップ１２１、１２２の出力信号の立ち上がりエッジの位相差は、分周回路１０７のＰ分周出力の一周期分と一致する。
【００５７】
インターポレータ１２３の内分比は、Ａカウンタ１０９でのＡ分周毎に、Ｃ：Ｐ−Ｃ（ただし、Ｃ＝ＭＯＤ（ｎＢ，Ｐ））に設定され、インターポレータ１２３が補間動作を行う周期であるＡ分周毎に、分周回路１０７のＰ分周出力の一周期をＰ分割した値を単位に、前回の位相に対して、Ｂ／Ｐ分、加算、又は減算した位相の出力信号を出力する。
【００５８】
ＶＣＯ１０６の発振クロックの周期１／ｆvcoを１単位とすると、インターポレータ１２３の今回の補間（（ｉ＋１）番目）の出力信号の位相は、前回の補間（ｉ番目）の位相の信号よりも、分周回路１０７のＰ分周出力の一周期をＰ分割した値を単位として、Ｂ／Ｐ分遅れている。今回の補間と前回の補間の出力信号の周期は、
A×P+(ｉ+1)×（B/P)×P -｛ｉ×（B/P)×P）
＝A×P+B
となり、分周数Ｎ＝Ａ×Ｐ+Ｂとなる。
【００５９】
このように、本発明の一実施例においては、分周回路１０７の周期ｆvco/Ｐの相当の位相差を、インターポレータ１２３で分解能１/Ｐの単位で補間し、Ａカウンタ１０９のＡ分周出力ごとに、一定比（Ｂ/Ｐ）ずつ加算もしくは減算したタイミングをもちいることで、ＡＰ＋Ｂの分周を可能にし、モジュラス・コントロール・プリスケーラを用いた構成と、同等の任意の分周数Ｎを実現しており、任意の逓倍数を実現する。
【００６０】
図２は、本発明の実施例において、分周数Ｎ＝ａ×Ｐ＋ｂ（ただし、Ｐは第１の分周回路１０７の分周数、ａはＡカウンタ１０９での分周数、０=<ｂ<Ｐ）を実現する原理を説明するための模式図である。ａ分周ごとに、分周回路１０７の出力を、インターポレータ１２３で、内分比ｂ/Ｐの位相を加える補正を行う。図２の主分周器とは、図１の分周回路１０７と位相調整回路１２０とを併せた分周器を指しており、ａ×Ｐ＋ｂ分周を実現している。
【００６１】
図２に示す例では、インターポレータ１２３での出力信号の位相の補間は、分周回路１０７のＰ分周出力の一周期の１／Ｐを単位に、ａ分周ごとに、０／Ｐ、ｂ／Ｐ、２ｂ／Ｐ、３ｂ／Ｐ、…と更新される。
【００６２】
図２に示すように、インターポレータ１２３での出力信号の位相を定める分割比ｎｂ／Ｐにおいて、ｎｂがＰ以上となった場合、ｎｂをＰで割った余りをｒ（＝ＭＯＤ（ｎｂ，Ｐ））とし、分割比ｒ／Ｐ（内分比ｒ：Ｐ−ｒ）で補間され、また、Ａカウンタ１０９での分周数ａを（ａ＋１）分周とし、Ａカウンタ１０９は（ａ＋１）分周を行う。例えばＡカウンタ１０９でのａ分周が(ｎ-1)回つづくと、Ａカウンタ１０９では（ａ＋１）分周し、つづいて、Ａカウンタ１０９での分周数ａによるサイクルが（ｎ−１）回繰り返される。すなわち、
（ｎ−１）（ａＰ）＋(ａ＋１)Ｐ＝ｎ（ａＰ＋ｂ）
なる関係となる。
【００６３】
図２に示す例では、インターポレータ１２３での位相の補間は、分周回路１０７のＰ分周出力の一周期の１／Ｐを単位に、ａ分周ごとに、０／Ｐ、ｂ／Ｐ、２ｂ／Ｐ、３ｂ／Ｐ、…と加算されるが、ａ分周ごとに、Ｐ／Ｐ、（Ｐ−ｂ）／Ｐ、（Ｐ−２ｂ）／Ｐ、（Ｐ−３ｂ）／Ｐ、…（Ｐ−ｎｂ）／Ｐ、…と減算する構成としてもよい。
【００６４】
この場合も、インターポレータ１２３の今回の補間の出力信号の位相と、前回の補間の出力信号の位相の差は、ｂ／Ｐとなり、インターポレータ１２３からは、ＶＣＯ１０６の出力クロックの周期（1/ｆvco）を単位として、周期ａ×Ｐ＋ｂの信号が出力される。ｎｂが、Ｐ以上のとき、位相の分割比｛Ｐ−ＭＯＤ（ｎｂ，Ｐ）｝／Ｐとされる。
【００６５】
図３は、図１に示した実施例において、ＶＣＯ１０６の出力クロックを高速分周する分周回路（プリスケーラ）１０７をＥＣＬ（エミッタ結合論理）で構成し、ＥＣＬレベルとＣＭＯＳレベルの信号の変換を行うＥＣＬ/ＣＭＯＳインタフェース１０８を備え、図１の剰余演算回路１１０を、演算器１１１と、ラッチ１１２で構成したものである。
【００６６】
演算器１１１は、インターポレータ１２３の内分比を定める定数Ｂを、ラッチ１１２に保持されている現在の値に加算し、加算結果がＰ以上の場合、Ｐで減算し、その値をラッチ１１２に出力する。
【００６７】
制御回路１３０は、Ａカウンタ１０９の出力に基づき、インターポレータ１２３が動作するＡ分周毎に，タイミング制御信号を出力するとともに、剰余演算回路１１０からの剰余ＭＯＤ（ｎＢ，Ｐ）をデコードし、インターポレータ１２３において、ＭＯＤ（ｎＢ，Ｐ）／Ｐに対応した内分比で補間するための制御信号Ｃ（２値の並列信号）を出力する。
【００６８】
また制御回路１３０からのタイミング制御信号（あるいは図示されないパワー制御信号）に基づき、分周回路（プリスケーラ）１０７からのＰ分周出力を、位相調整回路１２０に供給するにあたり、Ａカウンタ１０９でのＡ分周ごとに規定されるタイミングから、所定の期間だけ、ゲート回路を活性化して、Ｐ分周出力を伝達するようにゲート制御し、これ以外の期間は、ＥＣＬ／ＣＭＯＳ回路１０８からのＰ分周クロックの供給を、非伝達とすることで、電力消費を制御するようにしてもよい。
【００６９】
図４は、本発明の第２の実施例の構成を示す図である。この第２の実施例では、位相調整回路１２０Ａを、三つのインターポレータ１２３、１２４、１２５で構成し、整数分周Ｎ＝Ａ×Ｐ＋Ｂのための演算回路に加えて、分数分周するための剰余演算を行う回路１１３、１１４を備え、分数分周を実現している。
【００７０】
前記した実施例と同様、インターポレータ１２３は、Ａカウンタ１０９でのＡ分周ごとに、制御信号Ｃ２に基づき、位相分割が、Ｐ分周出力の一周期の１／Ｐを単位に、Ｂ／Ｐずつ変化される。インターポレータ１２４では、Ａカウンタ１０９でのＡ分周ごとに、Ｐ分周出力の一周期の１／Ｐを単位に、Ｂ／Ｐずつ変化され、インターポレータ１２３の位相分割よりも１単位大きい値である（Ｂ＋１）／Ｐとされる。
【００７１】
インターポレータ１２３、１２４の出力信号の位相差は、Ｐ分周周期を基準として、その１／Ｐとなる。
【００７２】
インターポレータ１２５では、インターポレータ１２３、１２４の出力の位相差１／Ｐ（ＶＣＯ１０６の発振クロックの１周期相当）を、さらに、Ｍ分割したものを単位として、補間した位相の信号を出力する。インターポレータ１２５では、補間ごとに、内分比Ｃ３：Ｍ−Ｃ３のＣ３をＫ加算し、加算した値のＭの剰余で内分比を設定する。
【００７３】
演算器（ＡＬＵ）１１１と、ラッチ１１２は、Ａ分周毎に、ＭＯＤ（ｎＢ，Ｐ）を計算する。すなわち、演算器（ＡＬＵ）１１１は、Ａ分周毎に、ラッチ１１２に保持されている現在の値Ｃ２に、Ｂを加算し、加算結果がＰ以上のとき、加算結果をＰで減算した値を、余りＭＯＤ（ｎＢ，Ｐ）として、ラッチ１１２に出力する。
【００７４】
演算器（ＡＬＵ）１１３と、ラッチ１１４は、ＭＯＤ（ｎＫ，Ｍ）を構成している。演算器（ＡＬＵ）１１３は、Ａ分周毎に、ラッチ１１４に保持されている現在の値Ｃ３にＫを加算し、加算結果がＭ以上のとき、加算結果からＭを減算した値を、余りＭＯＤ（ｎＫ，Ｍ）として、ラッチ１１４に出力する。
【００７５】
制御回路１３０Ａは、Ａカウンタ１０９の出力に基づき、インターポレータ１２３が動作するＡＰ分周毎に，タイミング制御信号を出力するとともに、ＭＯＤ（ｎＢ，Ｐ）をデコードし、インターポレータ１２３、１２４の出力位相を、Ｐ分周の周期を基準に、それぞれ、Ｂ／Ｐ、（Ｂ＋１）／Ｐ加算するために制御信号Ｃ２を出力する。各インターポレータ１２３、１２４で、位相差を補間するための内分比は、それぞれ、Ｃ２：Ｐ−Ｃ２、Ｃ２＋１：Ｐ−（Ｃ２＋１）となる。
【００７６】
またＭＯＤ（ｎＫ，Ｍ）をデコードし、インターポレータ１２５の出力位相を、Ｋ／Ｍ分加算するために、制御信号Ｃ３を出力する。インターポレータ１２５で位相差を補間するための内分比は、Ｃ３：Ｍ−Ｃ３となる。
【００７７】
このように、ＶＣＯ１０６の発振周期相当の位相差を生成し、ＶＣＯ１０６の発振周期相当の位相差をインターポレータ１２５で補間することで、ＶＣＯ１０６出力のプログラマブルな分数分周を行う。
【００７８】
位相調整回路１２０Ａでは、Ｐ分周の周期の位相差を、インターポレータ１２５から出力される信号において、1/（Ｍ×Ｐ）の単位で、補間することで、ＶＣＯ１０６の発振周波数の分数分周（Ａ×Ｐ＋Ｂ＋Ｋ/Ｍ）を実現している。
【００７９】
インターポレータ１２５から出力される分数分周された信号を、位相比較回路１０３に入力することで、分数逓倍（Ａ×Ｐ＋Ｂ＋Ｋ/Ｍ）を実現し、ＶＣＯ１０６の発振周波数の周期の1/Ｍごとの位相調整を可能としている。
【００８０】
この実施例においても、分周回路１０７はＰ分周回路のみで構成される。すなわち、分数分周を実現する本実施例においても、デュアル・モジュラス・コントロール・プリスケーラは不要とされ、単純な分周回路で置き換えることができる。
【００８１】
上記した本発明の実施例では、Ｐ分周のみの構成とされ、（Ｐ＋１）分周は不要とされ、高速動作するプリスケーラの回路規模を縮減可能としており、Ｂカウンタが不要であるため、低消費電力化が可能である。
【００８２】
Ｐ分周とＰ＋１分周切替のＭＣ信号の制御が不要であり、タイミング設計を容易化している。分数分周（フラクショナル）との組み合わせが容易である。さらに、ＭＣ信号の制御が不要であることから、分周回路（プリスケーラ）１０７と制御回路１３０Ａは、別々のチップで構成しても、動作可能とされ、設計自由度を増大させている。
【００８３】
位相比較回路１０３には、ＶＣＯ１０６の出力クロック（周波数＝ｆｖｃｏ）を、常に、分周数ＡＰ＋Ｂ＋Ｋ／Ｍで分周した信号（周波数ｆｓは、ｆｖｃｏ／（ＡＰ＋Ｂ＋Ｋ／Ｍ）からなり、周波数スペクトルが基本的に単一のスペクトルの信号（インターポレータ１２３の出力信号）が入力されており、スプリアスは発生しない。
【００８４】
本発明の各実施例で用いられるインターポレータ１２３、１２４、１２５の構成の一例について説明する。以下に説明する構成は、制御信号に基づき、二つの入力信号の位相差をＰ分割した単位で、出力信号の位相を可変に設定することができ、貫通電流が抑止される構成とされ、消費電力の低減に好適とされる。
【００８５】
図５は、図１、図３等に示した本発明の一実施例におけるインターポレータ１２３の構成の一例を示す図である。図５を参照すると、このインターポレータは、第１、第２の入力端子ＩＮ１、ＩＮ２に入力される第１、第２の入力信号を入力とする否定論理積回路ＮＡＮＤ０１と、ソースが電源ＶＤＤに接続され、ドレインが内部ノードＮ３１に接続され、否定論理積回路ＮＡＮＤ０１の出力信号をゲートに入力するＰチャネルＭＯＳトランジスタＭＰ１と、内部ノードＮ３１の電位としきい値電圧の大小関係が変化した時に、出力信号の論理値をスイッチングさせるインバータＩＮＶ３と、第１、第２の入力端子ＩＮ１、ＩＮ２に入力される第１、第２の入力信号をそれぞれ入力とするインバータＩＮＶ１、ＩＮＶ２と、内部ノードＮ３１にドレインが共通接続され、ゲートが制御信号ＳＢ１−１６（Ｓ１−１６の相補信号）にそれぞれ接続される１６個のＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１16と、内部ノードＮ３１にドレインが共通接続され、ゲートが制御信号Ｓ１−１６にそれぞれ接続される１６個のＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16と、ＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１16のソースにドレインがそれぞれ接続され、ソースが定電流源Ｉ0の一端にそれぞれ接続され、ゲートがインバータＩＮＶ１の出力に共通接続されている１６個のＮチャネルＭＯＳトランジスタ（スイッチ素子）ＭＮ２１1〜ＭＮ２１16と、ＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16のソースにドレインが接続され、ソースが定電流源Ｉ0の一端にそれぞれ接続され、ゲートがインバータＩＮＶ２の出力に共通に接続されている１６個のＮチャネルＭＯＳトランジスタ（スイッチ素子）ＭＮ２２1〜ＭＮ２２16と、を備え、複数の定電流源Ｉ0の他端は電源ＶＳＳに共通接続されている。さらに内部ノードＮ３１と接地（ＧＮＤ）間には、容量Ｃが接続されている。図５において、制御信号Ｓ１−１６、その相補信号ＳＢ１−１６は、図１の制御回路１３０からインターポレータ１２３に入力される制御信号Ｃに対応している。
【００８６】
入力信号ＩＮ１で、１６並列のＮチャネルＭＯＳトランジスタのうちＮ個（ただし、Ｎは０〜１６、Ｎ＝０はオンするものがない場合であり、Ｎは制御信号Ｓ１−１６、ＳＢ１−１６で決定される）がオンし、時間Ｔ後に、入力信号ＩＮ２によって、（１６−Ｎ）個の並列のＮチャネルＭＯＳトランジスタがオンし、全体で、Ｎ＋（１６−Ｎ）＝１６個のＮチャネルＭＯＳトランジスタがオンする場合におけるタイミング差の内分の動作について説明する。
【００８７】
インターポレータにおける並列のＮチャネルＭＯＳトランジスタ１個に流れる電流はＩ（定電流源Ｉ0の電流値）であり、インバータＩＮＶ３の出力が反転するしきい値電圧をＶとして、しきい値電圧Ｖまでの電荷の変動量をＣＶとする。
【００８８】
ここで、入力信号ＩＮ１、ＩＮ２がともにＨｉｇｈレベルとされ、ＮＡＮＤ０１の出力がＬｏｗレベルとされ、ＰチャネルＭＯＳトランジスタＭＰ１を介して、内部ノードＮ３１は、電源ＶＤＤ側から充電された状態にあるものとする。この状態から、入力信号ＩＮ１、ＩＮ２がＬｏｗレベルに立ち下がる場合について説明する。
【００８９】
まずＮ＝１６の場合、制御信号ＳＢ１−１６はすべてＨｉｇｈレベル、制御信号Ｓ１−１６はすべてＬｏｗレベルとされ、入力信号ＩＮ１がＬｏｗレベルに立ち下がると、１６並列のＮチャネルＭＯＳトランジスタＭＮ２１1〜ＭＮ２１16のうち１６個がオンし、ＮチャネルＭＯＳトランジスタＭＮ２２1〜ＭＮ２２16はいずれもオフとされている。時間Ｔ後に、入力信号ＩＮ２がＬｏｗレベルに立ち下がり、インバータＩＮＶ２の出力がＨｉｇｈレベルとなった場合にも、１６個並列配置されるＮチャネルＭＯＳトランジスタＭＮ２２1〜ＭＮ２２16はオフとされる（（１６−Ｎ）＝０）。したがって、Ｎ＝１６の場合、定電流源Ｉ0の電流をＩとして、入力信号ＩＮ１がＬｏｗレベルになってから、インバータＩＮＶ３の出力が反転するまでの時間Ｔ（１６）は、次式（１）で与えられる。
【００９０】
Ｔ（16）＝ＣＶ／（16・Ｉ） …(1)
【００９１】
Ｎ＝ｎ（ｎ＜１６）の場合（ｎは制御信号Ｃで設定される）、入力信号ＩＮ１がＬｏｗレベルになってから時間Ｔ（ただし、Ｔは入力信号ＩＮ１とＩＮ２の立ち下がりエッジのタイミング差）の間、入力信号ＩＮ１の反転信号をゲートに入力とするｎ個のＮチャネルＭＯＳトランジスタＭＮ２１１〜ＭＮ２１ｎがオンし、ｎ・Ｉ・Ｔの電荷が放電され、つづいて、入力信号ＩＮ２がＬｏｗレベルとなることで、入力信号ＩＮ２の反転信号をゲートに入力とする１６−ｎ個のＮチャネルＭＯＳトランジスタＭＮ２２１〜ＭＮ２２１６−ｎがオンし、全体で、１６のＮチャネルＭＯＳトランジスタがオンし、内部ノードＮ３１に残存する電荷（ＣＶ−ｎ・Ｉ・Ｔ）を、（１６・Ｉ）で放電した時点（時間Ｔ′）で、インバータＩＮＶ３の出力が反転する（ＨｉｇｈレベルからＬｏｗレベルとなる）。時間Ｔ′は、次式（２）で与えられる。
【００９２】
Ｔ′＝（ＣＶ−ｎ・Ｉ・Ｔ）／（１６・Ｉ） …(2)
【００９３】
したがって、入力信号ＩＮ１がＬｏｗレベルになってから、インバータＩＮＶ３の出力が反転するまでの時間Ｔ（ｎ）は、次式（３）で与えられる。
【００９４】
Ｔ(n)=（ＣＶ−ｎ・Ｉ・Ｔ）／（16・Ｉ）＋Ｔ
=ＣＶ／（16・Ｉ）−（ｎ／16）Ｔ＋Ｔ
=Ｔ（16）＋（（16−ｎ）／16）・Ｔ …(3)
【００９５】
ｎの値によって、第１、第２の入力信号の位相差（タイミング差Ｔ）の１６等分を単位として、内分比ｎ：（１６−ｎ）で、該位相差を補間した出力信号が得られる。すなわち、内分比を規定する制御信号（図１の制御信号Ｃ；「重み付け信号」ともいう）の設定により、ｎを可変することで、入力信号ＩＮ１とＩＮ２の間のタイミング差を分解能１／１６で分割した任意の位相の出力信号が得られる。このようなインターポレータを「１６刻みのインターポレータ」ともいう。
【００９６】
一般に、インターポレータをＰ刻み（Ｐは任意の正整数）とする場合、ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２がそれぞれＰ個並列配置される。
【００９７】
図５に示したインターポレータは、入力信号ＩＮ１、ＩＮ２がともにＨｉｇｈレベルのとき内部ノードＮ３１が電源電位に充電され、入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベルからＬｏｗレベルへの立ち下がりの遷移に対して、内部ノードＮ３１が放電され、出力信号が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がるものであるが、これ以外に、入力信号がＬｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移に対して、出力信号が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がる構成としてもよい。入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベルからＬｏｗレベルへの立ち下がりの遷移に対して、出力信号が、ＨｉｇｈレベルからＬｏｗレベルに立ち下がる論理とするには、反転型バッファであるインバータＩＮＶ３を、正転バッファ回路とすればよい。
【００９８】
入力信号のＬｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移のエッジのタイミング差を分割して立ち上がり信号を出力する構成としたインターポレータの回路構成の一例を図６に示す。図６を参照すると、このインターポレータは、ソースが電源に接続され、ドレインが内部ノードＮ３１に接続され、第１、第２の入力端子ＩＮ１、ＩＮ２に入力される第１、第２の入力信号を入力とする論理和回路ＯＲ１の出力信号をゲートに入力するＰチャネルＭＯＳトランジスタＭＰ１と、内部ノード電位としきい値電圧の大小関係が変化した時に、出力信号の論理値をスイッチングさせるインバータ回路ＩＮＶ３と、内部ノードＮ３１にドレインが共通接続され、ゲートが制御信号ＳＢ１−１６にそれぞれ接続される１６個のＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１16と、内部ノードＮ３１にドレインが共通接続され、ゲートが制御信号Ｓ１−１６にそれぞれ接続される１６個のＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16と、ＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１16のソースにドレインが接続され、ソースが定電流源Ｉ0にそれぞれ接続され、ゲートが第１の入力端子ＩＮ１に接続される１６個のＮチャネルＭＯＳトランジスタ（スイッチ素子）ＭＮ２１1〜ＭＮ２１16と、ＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16のソースにドレインが接続され、ソースが定電流源Ｉ0にそれぞれ接続され、ゲートが第１の入力端子ＩＮ１に接続される１６個のＮチャネルＭＯＳトランジスタ（スイッチ素子）ＭＮ２２1〜ＭＮ２２16と、を備えている。
【００９９】
図６における容量Ｃのかわりに、図７に示すように、内部ノードＮ３１と接地間に、ＮチャネルＭＯＳトランジスタよりなるスイッチ素子と容量とからなる直列回路（トランジスタＭＮ３１と容量Ｃ１、トランジスタＭＮ３２と容量Ｃ２、トランジスタＭＮ３３と容量Ｃ３、トランジスタＭＮ３４と容量Ｃ４、トランジスタＭＮ３５と容量Ｃ５）を、複数並列接続し、スイッチ素子（トランジスタＭＮ３１、ＭＮ３２、ＭＮ３３、ＭＮ３４、ＭＮ３５）の制御端子に供給する容量選択信号に基づき、スイッチ素子（トランジスタＭＮ３１、ＭＮ３２、ＭＮ３３、ＭＮ３４、ＭＮ３５）をオン、オフ制御することで、内部ノードＮ３１に付加される容量Ｃをプログラマブルに設定するようにしてもよい。
【０１００】
なお、図５、図６、図７の構成において、ＮチャネルＭＯＳトランジスタＭＮ１１、２１、ＮチャネルＭＯＳトランジスタＭＮ１２、２２の位置を逆にしてもよい。また制御信号（重み付け信号）ＳＢ１−１６を、Ｓ１−１６をインバータで反転した信号としてもよい。
【０１０１】
図４に示したインターポレータ１２３、１２４、１２５も、図５乃至図７を参照して説明したものと同様のインターポレータが用いられる。
【０１０２】
図８は、図１の位相調整回路１２０周辺の回路構成の一例を示す図であり、インターポレータ１２３を、図５、図６に示したように、１６刻みのインターポレータで構成したものである。図８に示す例では、分周回路１０７はＶＣＯ発振周波数を１６分周し、分周信号ＩＮ１を出力するものとする。
【０１０３】
制御回路１３０では、Ａカウンタ１０９のカウント出力と、演算器１１１での累算結果（ラッチ１１２の出力）に基づき、インターポレータ１２３に供給する制御信号に生成するとともに、ＡＰ分周期間毎に、所定のタイミングで、タイミング制御信号（Timing Control Signal）ＷＩＥをアクティブ状態として、Ｄ型フリップフロップ１２１のデータ入力端子に出力する。
【０１０４】
制御回路１３０のデコーダ１１５は、Ｃ＝ＭＯＤ（ｎＢ，Ｐ）をデコードし、内分比を定める、例えば１６ビット並列の制御信号Ｓ１−１６とその反転信号ＳＢ１−１６を生成してインターポレータ１２３に出力する。インターポレータ１２３が１６刻みとされ、Ｂを３とした場合、インターポレータ１２３の内分比Ｃ：Ｐ−Ｃは、順次、０：１６、３：１３、６：１０、９：７、１２：４、１５：１、２：１４、５：１１、８：８、１１：５、１４：２、１：１５、４：１２、７：９、１０：６、１３：３、０：１６と変化し、デコーダ１１５は、例えば「３」を、"000000000000111”に変換する。
【０１０５】
図９を参照すると、制御回路１３０は、図９の−３２発目のＶＣＯ出力クロックに相当する信号ＩＮ１（図８のＥＣＬ/ＣＭＯＳインターフェース１０８の出力信号）の立ち上がりでタイミングコントロール信号ＷＩＥをアクティブとし、約１０００発目に相当する信号ＩＮ１で信号ＷＩＥをインアクティブとする。Ｈｉｇｈレベルの信号ＷＩＥをデータ入力端子に入力するＤ型フリップフロップ１２１では、−１６発目のＶＣＯ出力クロックに相当する信号ＩＮ１の立ち上がりで、信号ＷＩＥをラッチ出力して信号Ａを出力し、Ｄ型フリップフロップ１２１の出力Ａを入力とするＤ型フリップフロップ１２２では、−１６発目のＶＣＯ出力クロックに相当する信号ＩＮ１の立ち上がりでラッチして信号Ｂを出力する。
インターポレータ１２３は、信号Ａ、Ｂのタイミング差（Ｄ型フリップフロップ１２１、１２２で生成され、分周回路１０７で１６分周された周期に相当する）を、デコーダ１１５より供給される制御信号Ｓ１−１６、ＳＢ１−１６の値で規定される内分比で補間した位相の信号ＯＵＴを生成して出力する。
【０１０６】
インターポレータ１２３は、Ａカウンタ１０９でのＡ分周ごとに動作して信号ＯＵＴを出力する。このため、デコーダ１１５からインターポレータ１２３への制御信号の設定は、インターポレータ１２３が動作しない時に行われる。
【０１０７】
次に、本発明の実施例の制御回路１３０（１３０Ａ）における、位相調整回路１２０（１２０Ａ）のインターポレータに対する制御信号の生成過程について詳細に説明する。
【０１０８】
［１］ 整数分周Ｎ＝ＡＰ＋Ｂの場合：
図１０は、図１に示した制御回路１３０の制御動作を説明するための図である。図１０において、図１に示した剰余演算回路１１０は、制御回路１３０に含まれているものとする。
【０１０９】
図１０において、分周回路（プリスケーラ）１０７は、反転出力端子の出力をデータ入力端子に帰還させ、クロック入力端子に前段のＤ型フリップフロップのデータ出力端子の出力が入力され、２分周回路を構成するＤ型フリップフロップ１２、１３、１４、１５と、反転出力端子の出力をデータ入力端子に帰還させ、クロック入力端子にＶＣＯ１０６の出力クロックが入力され、２分周回路を構成するＤ型フリップフロップ１１を備えて構成されている。
【０１１０】
制御回路１３０から出力されるタイミング制御信号ＷＩＥは、分周回路１０７の分周出力とともにＡＮＤ回路１３１に入力され、タイミング制御信号ＷＩＥがＨｉｇｈレベルのときにのみ、分周回路１０７のＰ分周出力が、ＡＮＤ回路１３１を介して、位相調整回路１２０のＤ型フリップフロップ１２１、１２２のクロック入力端子に入力される構成とされている。タイミング制御信号ＷＩＥがＬｏｗレベルのとき、ＡＮＤ回路１３１は、Ｌｏｗレベルを出力し、分周回路１０７のＰ分周出力は、位相調整回路１２０のＤ型フリップフロップ１２１、１２２に伝達されない。すなわち、Ｄ型フリップフロップ１２１、１２２にクロックは供給されず、インターポレータ１２３も動作せず、低消費電力化を図っている。なお、図１０では、図２のＥＣＬ／ＣＭＯＳインタフェース１０８は省略されている。
【０１１１】
分周回路１０７と位相調整回路１２０で構成される主分周器の出力信号の周期（分周数）が a×P＋ｂ（ただし、余りｂ<P ）であるのに対し、Ａカウンタ１０９の出力周期は、a×P または、（a＋１）×Pである。
【０１１２】
この実施例では、インターポレータ１２３において、その出力信号の周期を、ａ×Pよりも、余りｂ分だけ、分周回路（プリスケーラ）１０７出力の１周期を長くすることで、ａ×P＋ｂ分周を実現している。Ａカウンタ１０９でのａ分周ごとに、分周回路１０７の出力を、インターポレータ１２３で、内分比ｂ/Pの位相を加えた信号を出力することで、位相の調整を行っており、インターポレータ１２３の出力信号の位相のa分周ごとの関係を表すと、次式（４）のようになる。
【０１１３】
Ci=MOD(Ci-1＋b,P)
a'=a+1, if Ci-1＋b ≧P
a'=a, if Ci-1＋b ＜P
…(4)
【０１１４】
上式（４）において、Ci=MOD(Ci-1＋b,P)は内分比、Ci-1は前の周期（前の補間動作時）の内分比、a'はＡカウンタ１０９の分周数である。
【０１１５】
MOD(ｐ，ｑ)はｐをｑで割った余りｒを表す演算子であり、図１の剰余演算回路１１０（図３の演算回路１１１、ラッチ１１２）等に対応している。この場合、図３のラッチ１１２には、内分比の前回の値Ci-1が格納され、図３の演算回路１１１に入力されるＢはbに対応し、ラッチ１１２に保持されている値Ci-1にｂを加えた値をＰで割った余りMOD(Ci-1＋b,P)が、内分比の今回の値Ciとしてラッチ１１２に保持され、内分比の今回の値Ciがインターポレータ１２３に制御信号Ｃとして供給される。
【０１１６】
第１、第２の入力信号の位相差をＰ刻みで分割するインターポレータ１２３の内分比は、Ci：（P- Ci） となり、a'分周（１周期）ごとに、内分比の前の値Ci-1にｂが加えられ、加算結果をPで割った剰余が今回の値Ciとなる。内分比の前の値Ci-1にｂを加えた値Ci-1＋bが、分周回路１０７の分周数Ｐより大きい場合、制御回路１３０は、Ａカウンタ１０９の分周数aに１を加えた値を設定し、Ａカウンタ１０９では、a+1分周し、その周期を、もとのa分周の場合の１周期よりも大きくする。
【０１１７】
前の位相比Ci-1にｂを加えた値 Ci-1＋bが分周回路１０７の分周数Pより小さい場合、Ａカウンタ１０９の分周数はそのままaとし、主分周器の周期は、ａ×Ｐよりも大とされる。
【０１１８】
インターポレータ１２３で位相の補間を行う度に出力される信号の周期は、次式（５）、（６）で与えられる。
【０１１９】
Ci-1＋b ≧P の場合、
｛（a＋１）P＋（Ci /P）P｝-（Ci-1/P）P
= （a＋１）P +（ Ci-1＋b - P）/P）P
-（ Ci-1/P）P
= ａＰ＋ｂ …(5)
【０１２０】
Ci-1＋b ＜Pの場合、
｛aP＋（Ci /P）P｝-（Ci-1/P）P
= aP +（ Ci-1＋b）/P）P -（Ci-1/P）P
= ａＰ＋ｂ …(6)
【０１２１】
以上の制御動作により、常に、インターポレータ１２３の出力信号の周期は、aP＋ｂとなり、任意の分周数を実現出来る。この場合、分周回路１０７の出力周期はインターポレータ１２３でＰ等分される。
【０１２２】
［２］ 分数分周Ｎ＝ＡＰ＋Ｂ＋Ｋ／Ｍの場合：
次に、分数分周について説明する。分周回路（プリスケーラ）１０７のＰ分周出力の一周期に対して、インターポレータ１２３で補間出力される信号の位相の更新の単位は、ｂ／Ｐ（ただし、ｂは、Ｐより小さい正整数）である。
【０１２３】
このｂに、Ｋ／Ｍを加えて、ｂ＋Ｋ／Ｍ（Ｍ，Ｋは、ともに正整数である。ただし、Ｋ<Ｍ ）とすると、インターポレータ１２３で補間出力される信号の位相の更新の単位（補間出力される信号の今回の位相と前回の位相との差）は、
（ｂ＋Ｋ／Ｍ）/Ｐ＝（ｂ×Ｐ＋Ｋ）/（Ｐ×Ｍ）となる。
【０１２４】
この場合、インターポレータ１２３の出力信号の周期は、
a×P＋ｂ＋Ｋ／Ｍ （ただし、 ｂ<P 、Ｋ<Ｍ ）
である。Ａカウンタ１０９の出力周期は、a×P または、（a＋１）×P である。
【０１２５】
この実施例では、インターポレータ１２３において、補間動作を行う周期ごとに、その出力信号を、a×Pよりも、ｂ＋Ｋ／Ｍ分だけ、分周回路（プリスケーラ）１０７の出力の１周期を長くすることで、a×P＋ｂ＋Ｋ／Ｍ 分周を実現している。このために、Ａカウンタ１０９でのa分周ごとに、分周回路（プリスケーラ）１０７の出力を入力とするインターポレータ１２３の内分比に、（ｂＰ＋Ｋ）を加える補正を行う。すなわち、インターポレータ１２３の補間時の位相の更新ステップは、（ｂＰ＋Ｋ）／（Ｐ×Ｍ）である。インターポレータ１２３で位相の補間を行うごとの出力信号の周期は、次式（７）で与えられる。なお、ｂＭ、ＰＭは、ｂ×Ｍ、Ｐ×Ｍを表している。
【０１２６】
Ｃ１i=MOD(C１i-1＋bＭ＋Ｋ、PＭ)
a'=a+1, if C１i-1＋bＭ＋Ｋ ≧PＭ
a'=a, if C１i-1＋bＭ＋Ｋ ＜PＭ
…(7)
【０１２７】
ここで Ci=MOD(C１i-1＋bＭ＋Ｋ、PＭ)は内分比、C１i-1は前の周期の内分比、 a'は、Ａカウンタ１０９の分周数である。
【０１２８】
図１０を参照して、分数分周の動作について説明する。インターポレータ１２３の内分比は、C１i：（P- C１i）となり、１周期ごと（補間動作を行うa'分周ごと）に、内分比の前の値C１i-1に、b×Ｍ＋Ｋが加えられ、その加えた結果をＰ×Ｍで割った剰余がC１iとなる。
【０１２９】
内分比の前の値C１i-1に、b×Ｍ＋Ｋを加えた値 C１i-1＋b×Ｍ＋Ｋが、分周回路１０７の分周数ＰにＭを掛けた値、Ｍ×Pより大きい場合、分周回路１０９の分周数aに１を加え、その周期を、もとの分周数aの場合の１周期よりも大きくする。
【０１３０】
内分比の前の値C１i-1に、bＭ＋Ｋを加えた値C１i-1＋bＭ＋Ｋが、分周回路１０７の分周数Pより大きい場合、分周回路１０９の分周数はそのままaとする。インターポレータ１２３で位相の補間を行う度に出力される信号の周期は、次式（８）、（９）で与えられる。なお、式中、aP、（a＋１）P、ｂＭ、ＰＭは、a×P、（a＋１）×P、ｂ×Ｍ、Ｐ×Ｍをそれぞれ表している。
【０１３１】
C１i-1＋bＭ＋Ｋ ≧PＭの場合
｛（a＋１）P＋（C１i /PM）P｝-（C１i-1/PM）P
=｛（a＋１）P＋（（C１i-1＋bＭ＋Ｋ−PM）/PM）P｝
-（C１i-1/PM）P
= ａＰ＋ｂ＋Ｋ／Ｍ …(8)
【０１３２】
C１i-1＋bＭ＋Ｋ ＜PＭの場合、
｛aP＋（Ci /PM）P｝-（Ci-1/PM）P
=｛aP＋（（C１i-1＋bＭ＋Ｋ）/PM）P｝-（C１i-1/PM）P
= ａＰ＋ｂ＋Ｋ／Ｍ …（9）
【０１３３】
これにより、常に、インターポレータ１２３の出力信号の周期は、aP＋ｂ＋Ｋ／Ｍとなり、任意の分数分周数を実現出来る。
【０１３４】
この場合、分周回路１０７の出力周期は、インターポレータ１２３でＰ×Ｍ等分される。インターポレータとしては、貫通電流抑止型の例えば図５乃至図７等に示したものが用いられるが、内分比が正確に実現できるものであれば、その回路構成は、他の構成であってもよい。
【０１３５】
一つのインターポレータで、位相差をＰ×Ｍ等分する必要があり（Ｐ×Ｍ刻みとする）、インターポレータの回路規模が大きくなる。例えば図５において、並列配置されるＮチャネルＭＯＳトランジスタ１１、１２、２１、２２をそれぞれ、Ｐ×Ｍ個ずつ設ける必要があり、回路規模が増大し、制御信号（Ｓ１−１６、ＳＢ１−１６）も２×Ｐ×Ｍ本配線する必要があり、デコーダ（図８の１１５）の回路規模も増大する。
【０１３６】
［３］ 分数分周Ｎ＝ＡＰ＋Ｂ＋Ｋ／Ｍの場合：
位相調整回路１２０のインターポレータを、図１１に示すように２段構成にすることで、回路規模を縮減できる。図１１に示した構成は、図４に示した実施例の構成に対応しており、内分比が、Ｐ分周周期の位相差を内分比Ｃ２ｉ、Ｃ２ｉ＋１で内分した位相の出力信号を出力する第１、第２のインターポレータ１２３、１２４と、第１、第２のインターポレータ１２３、１２４の出力信号の位相差１／Ｐを内分比Ｃ３ｉ（位相差の分割数はＭ）で内分した位相の出力信号を出力する第３のインターポレータ１２５を備えている。
【０１３７】
図１１のインターポレータ２段の位相調整回路１２０Ａで補間出力される信号の位相の更新の単位（補間出力される信号の今回の位相と前回の位相との差）は、（ｂ＋Ｋ／Ｍ）/Ｐ＝（ｂ×Ｐ＋Ｋ）/（Ｐ×Ｍ）となる。
【０１３８】
この場合、位相調整回路１２０Ａの出力信号の周期、Ａカウンタ１０９の出力周期も、図１０を参照して説明した分数分周のものと等しい。すなわち、第３のインターポレータ１２５の出力信号の周期は、
a×P＋ｂ＋Ｋ／Ｍ （ ｂ<P 、Ｋ<Ｍ ）
であるのに対し、Ａカウンタ１０９の出力周期は、
a×P または、（a＋１）×Pである。
【０１３９】
第３のインターポレータ１２５の出力信号の周期ごとに、a×Pよりも、ｂ＋Ｋ／Ｍ分だけ、分周回路１０７の出力の１周期を常に長くすることで、a×P＋ｂ＋Ｋ／Ｍ 分周を実現している。このため、Ａカウンタ１０９でのa分周ごとに、分周回路１０７のＰ分周出力を、インターポレータで、内分比（ｂＰ＋Ｋ）/（Ｐ×Ｍ）の位相を加える補正を行う。その位相比の関係を式で表すと次式（１０）のようになる。
【０１４０】
Ｃ１i=MOD(C１i-1＋bＭ＋Ｋ、PＭ)
a'=a+1, if C１i-1＋bＭ＋Ｋ ≧PＭ
a'=a, if C１i-1＋bＭ＋Ｋ ＜PＭ
…(10)
【０１４１】
ここで Ci=MOD(C１i-1＋bＭ＋Ｋ、PＭ)は内分比、C１i-1は前の周期の内分比、a'はＡカウンタ１０９の分周数である。
【０１４２】
インターポレータを２段の構成とした位相調整回路１２０Ａは、Ｐ分周周期をＰ等分するインターポレータと、Ｍ等分するインターポレータから構成され、初段のインターポレータでＰ等分する場合，次段のインターポレータでは、Ｍ等分される。
【０１４３】
初段はインターポレータ１２３、１２４の２並列構成になり、それぞれ内分比は、Ｃ２i ：Ｐ−Ｃ２i と、（Ｃ２i＋１）：Ｐ−（Ｃ２i＋１） となる（ただし、 0<Ｃ２i <（P-1））。次段のインターポレータ１２５の内分比は、Ｃ３i
：Ｍ−Ｃ３i （ただし、 0<Ｃ３i <Ｍ）となる。
【０１４４】
ここで、Ｃ２iは、C１iをＭで割った整数、Ｃ３iは、C１iをＭで割った余りである。すなわち、
C2i=INT(C１i/Ｍ)
C3i=MOD(C１i、Ｍ)
…(11)
となる。
【０１４５】
この回路の動作を説明すると、位相調整回路１２０Ａ全体の内分比は、C１i：（P- C１i）となり、１周期ごとに、内分比の前の値C１i-1に、b×Ｍ＋Ｋが加えられ、その加えた結果を、Ｐ×Ｍで割った剰余が、C１i となる。
【０１４６】
ここで、内分比の前の値C１i-1に、b×Ｍ＋Ｋを加えた値 C１i-1＋b×Ｍ＋Ｋが、分周回路１０７の分周数ＰにＭを掛けた値、Ｐ×Ｍより大きい場合、Ａカウンタ１０９の分周数aに１を加え、(a+1)分周とする。内分比の前の値C１i-1にb×Ｍ＋Ｋを加えた値C１i-1＋b×Ｍ＋Ｋが分周回路１０７の分周数Pより大きい場合、Ａカウンタ１０９の分周数はそのままaとする。
【０１４７】
このC１iを、Ｍで割った商C２iと、剰余C３iを求め、分周回路１０７のＰ分周出力の連続する２パルスから、分周回路１０７のＰ分周出力の１周期分の位相差（P/fVCO）を有する２つの信号（Ｄ型フリップフロップ１２１、１２２より出力される）を、２つのインターポレータ１２３、１２４で、それぞれ、内分比 C２i：P−C２iと、C２i＋１：P−（C２i+１）で補間した信号を得る。
【０１４８】
内分比C２i、C２i＋１の２つのインターポレータ１２３、１２４の出力の位相差は、分周回路１０７の一周期分の位相差（＝P/fVCO）の１/P、すなわち1/fVCOの位相差となる。この位相差の二つの信号を入力するインターポレータ１２５の内分比を、C３i：Ｍ−C３iとし、インターポレータ１２５から、位相差1/fVCOを、内分比 C３i：Ｍ−C３iで補間した出力信号C3OUTが出力される。
【０１４９】
初段のインターポレータ、次段のインターポレータをあわせて形成される分周回路に対する内分比は、初段で（C２i/P）、次段で（C３i/PM）となる。ここで、Ｃ２i=INT(C１i/Ｍ)、Ｃ３i=MOD(C１i、Ｍ) より、次式（１２）がなりたつ。
【０１５０】
（C２i/P）＋（C３i/PM）
＝（INT(C１i/Ｍ)/P）＋（MOD(C１i、Ｍ)/PM）
＝｛（INT(C１i/Ｍ)）＋（MOD(C１i、Ｍ)/M）｝/P
＝（C１i/Ｍ) /P
＝C１i/ＭP
…(12)
【０１５１】
従って、インターポレータ１２５の出力信号Ｃ３ＯＵＴの周期は、［２］の場合と等しく、次式（１３）、（１４）で表される。なお、式中、aP、（a＋１）P、ｂＭ、ＰＭは、a×P、（a＋１）×P、ｂ×Ｍ、Ｐ×Ｍをそれぞれ表している。
【０１５２】
C１i-1＋bＭ＋Ｋ ≧PＭの場合、
｛（a＋１）P＋（C１i /PM）P｝−（C１i-1/PM）P
= ａＰ＋ｂ＋Ｋ／Ｍ …(13)
【０１５３】
C１i-1＋bＭ＋Ｋ ＜PＭの場合、
｛aP＋（Ci /PM）P｝-（Ci-1/PM）P
= ａＰ＋ｂ＋Ｋ／Ｍ …(14)
【０１５４】
したがって、インターポレータ１２５の出力の周期は、常に、a×P＋ｂ＋Ｋ／Ｍとなり、任意の分数分周数を実現出来る。この場合、分周回路１０７の出力周期は、インターポレータで、ＰＭ等分される。この構成で利用可能なインターポレータは、例えば図５乃至図７に示したものが用いられるが、内分比が正確に実現できるものであれば、回路構成は、他の構成であってもよい。
【０１５５】
［４］ 分数分周の場合：
図１１では、インターポレータを２段に階層化することで、インターポレータのサイズを縮小したが、制御回路１３０Ａは大きくなる。そこで、この実施例は、インターポレータの制御回路をインターポレータと同様に階層化し、回路規模を小さくする。図１２は、この実施例の構成を示す図であり、制御回路１３０Ｂは、２段構成のインターポレータに対応して、２段構成とされている。
【０１５６】
図１２のインターポレータ２段の位相調整回路１２０Ｂで補間出力される信号の位相の更新の単位（補間出力される信号の今回の位相と前回の位相との差）は、（ｂ＋Ｋ／Ｍ）/Ｐ＝（ｂ×Ｐ＋Ｋ）/（Ｐ×Ｍ）となる。
【０１５７】
位相調整回路１２０Ｂの出力信号の周期は、
a×P＋ｂ＋Ｋ／Ｍ （ ｂ<P 、Ｋ<Ｍ ）であるのに対し、Ａカウンタ１０９の出力周期 a×P または、（a＋１）×P である。
【０１５８】
位相調整回路１２０Ｂの出力信号の周期ごとに、a×Pより、ｂ＋Ｋ／Ｍ分だけ、分周回路１０７の分周出力の１周期を常に長くすることで、a×P＋ｂ＋Ｋ／Ｍ分周を実現している。このため、a分周ごとに、分周回路１０７のＰ分周出力の周期を、インターポレータで内分比（ｂ×Ｐ＋Ｋ）/ＰＭで内分した位相を加える。以上は、上記した［２］、［３］と同じである。
【０１５９】
この実施例では、制御回路１３０Ｂの構成を、インターポレータの２段構成に対応させている。制御回路１３０Ｂにおける内分比の制御を、式であらわすと、次式（１５）、（１６）で表される。
【０１６０】
C4i=MOD(C4i-1＋K、M)
b'=b+1, if C4i-1＋K ≧M
b'=b, if C4i-1＋K ＜M
…(15)
【０１６１】
C5i=MOD(C5i-1＋b'、P)
a'=a+1, if C5i-1＋b' ≧ P
a'=a, if C5i-1＋b' ＜ P
…(16)
【０１６２】
上式（１６）は、制御回路１３０Ｂの第１の構成に対応しており、初段の２並列のインターポレータ１２３、１２４の内分比は、それぞれ、
C5i ：P- C5i
C5i ＋１：P- （C5i + 1）
上式（１５）は、制御回路１３０Ｂの第２の構成に対応しており、二段目のインターポレータ１２５の内分比は、
C４i ：M- C４i
となる。
【０１６３】
従って、位相調整回路１２０Ｂの出力周期（i番目の信号とi-1番目の信号の周期）は、次式（１７）で表される。なお、以下の各式中、aP、（a＋１）P、ｂＭ、ＰＭは、a×P、（a＋１）×P、ｂ×Ｍ、Ｐ×Ｍをそれぞれ表し、「・」は乗算「X」を表している。
【０１６４】
C4i-1＋K ≧M、 C5i-1＋b' ≧ P の場合、MOD()演算を、通常の演算に戻す際に、（a＋１）はaになり、b+1はｂになることから、
｛（a＋１）P＋（C5i /P）P＋（C4i/PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
=｛（a＋１）P＋（MOD(C5i-1＋b+1、P) /P）P
＋（MOD(C4i-1＋K、M) /PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
= aP
+ P・(C5i-1＋b）/P
+ P・（C4i-1＋K/PM）
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
= aP + b + K/M …(17)
【０１６５】
C4i-1＋K ≧M、 C5i-1＋b' ＜ P の場合、MOD( )を通常の割り算に戻す際にb+1は、ｂになるので、位相調整回路１２０Ｂの出力周期（i番目の信号とi-1番目の信号の周期）は、次式（１８）で表される。
【０１６６】
｛aP＋（C5i /P）P＋（C4i /PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
= ｛ａP＋（MOD(C5i-1＋b+1、P) /P）P
＋（MOD(C4i-1＋K、M) /PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
= aP
+ P・(C5i-1＋b）/P
+ P・（C4i-1＋K/PM）
-｛（C5i-1/P）P＋（C4i-1P/M）P｝
= aP + b + K/M …(18)
【０１６７】
C4i-1＋K ＜M、 C5i-1＋b' ≧ P の場合、MOD( )を通常の割り算に戻す際に a+1は、aになるので、位相調整回路１２０Ｂの出力周期（i番目の信号とi-1番目の信号の周期）は、次式（１９）で表される。
【０１６８】
｛（a＋１）P＋（C5i /P）P＋（C4i /PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
=｛（a＋１）P＋（MOD(C5i-1＋b、P) /P）P
＋（MOD(C4i-1＋K、M) /PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
= aP
+ P・(C5i-1＋b）/P
+ P・（C4i-1＋K/PM）
-｛（C5i-1/P）P＋（C4i-1/M）P｝
= aP + b + K/M …(19)
【０１６９】
C4i-1＋K ＜M、 C5i-1＋b' ＜ P の場合、位相調整回路１２０Ｂの出力周期（i番目の信号とi-1番目の信号の周期）は、次式（２０）で表される。
【０１７０】
｛aP＋（C5i /P）P＋（C4i /PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
= ｛aP＋（MOD(C5i-1＋b、P) /P）P
＋（MOD(C4i-1＋K、M) /PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
= aP ＋ P・(C5i-1＋b）/P
+ P・（C4i-1＋K/PM）
-｛（C5i-1/P）P＋（C4i-1P/M）P｝
= aP + b + K/M …(20)
【０１７１】
以上、全ての組み合わせにおいて、位相調整回路１２０Ｂの出力周期は、
a×P + b + k/M となり、
任意の分数分周数を実現することができる。
【０１７２】
この場合、プリスケーラ１０７の出力周期は、位相調整回路１２０ＢのインターポレータによってＰＭ等分される。この構成で利用可能なインターポレータは、例えば図５乃至図７に示した構成のものが用いられるが、内分比が正確に実現出来れば、その回路構成は、他の構成であってもよい。
【０１７３】
上記各実施例において、インターポレータの内分比を設定する制御回路１３０での演算の動作タイミングについて説明する。プリスケーラ１０７の高速分周出力を、Ａカウンタ１０９でＡ分周する期間（ＶＣＯ１０６の出力クロックの周期（1/ｆvco）を単位としてＡ×Ｐ期間）において、インターポレータを動作させるのは、そのうち、Ｐ分周出力の１周期期間のみであり、それ以外は、インターポレータは、動作しない。そこで、上記各実施例においては、図１３に示すように、インターポレータが補間動作しない、任意サイクルで、制御回路を動作させてよいことになる。図１３において、タイミング制御信号ＷＩＥは、制御回路１３０から出力され（図１０等参照）、このタイミング制御信号ＷＩＥがＨｉｇｈレベルのとき、プリスケーラ１０７（図１０参照）のＰ分周出力は、ＡＮＤ回路１３１を通過して、Ｄ型フリップフロップ１２１、１２２のクロック入力端子に入力され、Ｄ型フリップフロップ１２１、１２２のデータ出力端子から出力される二つの信号の位相差を、インターポレータ１２３で補間して出力する。これが、インターポレータ１２３の動作期間である。Ａカウンタ１０９のａ分周のサイクル中、インターポレータ１２３の動作期間以外の任意のタイミングで、制御回路１３０（図１０参照）が演算動作し、次の補間動作の内分比を規定する制御信号をインターポレータ１２３に出力する。
【０１７４】
上記の構成とされた本発明の実施例によれば、分周回路１０７を、単純なトグル回路のカスケード接続とし、その出力を内分することで、従来のモジュラスコントロールプリスケーラと同等の動作を得る。
【０１７５】
またプリスケーラ１０７の高速分周出力を、Ａカウンタ１０９でＡ分周する期間に、１度だけ、インターポレータ１２３（１２４、１２５）および制御回路１３０（１３０Ａ、１３０Ｂ）が動作する構成とされており、消費電力を低減する。
【０１７６】
プリスケーラ１０７は、トグル回路を縦続接続して構成されており、従来のモジュラスコントロール・プリスケーラと比較して、回路素子数を縮減しており、高速、低消費電力で動作可能とされている。
【０１７７】
さらに、本発明の一実施例においては、インターポレータの内分比の調整により、分数分周も、整数分周と同一の動作サイクルで実現することができる。
【０１７８】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみに限定されるものでなく、特許請求の範囲の各請求項の範囲内で当業者であれば、なし得るであろう、各種変形、修正を含むことは勿論である。
【０１７９】
【発明の効果】
以上説明したように、本発明によれば、第１の分周回路のＰ分周出力をＡ分周する第２の分周回路と、Ａ分周ごとに、Ｐ分周出力の一周期相当の位相を分数で分割した位相の信号を出力するインターポレータを備え、整数分周Ａ×Ｐ＋Ｂ、分数分周Ａ×Ｐ＋Ｂ＋Ｋ／Ｍを実現しており、二つの分周（ＰとＰ＋１）のプリスケーラ、二組のカウンタを備えた構成と比べて、高速動作させる回路の素子数を縮減し、消費電力を低減している。また本発明によれば、プログラマブルカウンタも一つでよく、消費電力を低減している。
【０１８０】
本発明によれば、第１の分周回路のＰ分周出力をＡ分周する期間に１度だけ、インターポレータおよび制御回路が動作する構成とされており、消費電力を低減している。
【０１８１】
本発明によれば、二つの分周（ＰとＰ＋１）のプリスケーラの分周数を変えるためのモジュラスコントロール信号を不要とし、タイミング制御を容易化し、プリスケーラと制御回路とを別チップで構成することも可能とされ、設計自由度を増大させている。
【図面の簡単な説明】
【図１】本発明の第１の実施例の基本構成を示す図である。
【図２】本発明の第１の実施例の動作を説明するための図である。
【図３】本発明の第１の実施例の構成を示す図である。
【図４】本発明の第２の実施例の構成を示す図である。
【図５】本発明の実施例で用いられるインターポレータの構成を示す図である。
【図６】本発明の実施例で用いられるインターポレータの構成を示す図である。
【図７】本発明の実施例で用いられるインターポレータの構成を示す図である。
【図８】本発明の第１の実施例の構成を示す図である。
【図９】本発明の第１の実施例のタイミング動作を説明する図である。
【図１０】本発明の第１の実施例の制御回路の動作を説明する図である。
【図１１】本発明の第２の実施例の制御回路の動作を説明する図である。
【図１２】本発明の第３の実施例の制御回路の動作を説明する図である。
【図１３】本発明の実施例におけるインターポレータの制御の動作を説明する図である。
【図１４】パルススワロー可変分周回路を備えたＰＬＬ回路の構成を示す図である。
【図１５】図のプリスケーラ部分の構成を示す図である。
【符号の説明】
２１、２６、２８ ＯＲ回路
２２、２３、２４、２５、２７、２９、３０ Ｄ型フリップフロップ
１００ 温度補償水晶発振器
１０１ 増幅器
１０２ リファレンス分周回路
１０３ 位相比較回路
１０４ チャージポンプ
１０５ ループフィルタ（低域通過フィルタ）
１０６ 電圧制御発振器
１０７ 分周回路（プリスケーラ）
１０８ ＥＣＬ／ＣＭＯＳインタフェース
１０９ Ａカウンタ
１１０ 演算回路
１１１ 演算器
１１２ ラッチ
１１３ 演算器
１１４ ラッチ
１１５ デコーダ
１２０、１２０Ａ、１２０Ｂ 位相調整回路
１２１、１２２ Ｄ型フリップフロップ
１２３、１２４、１２５ インターポレータ
１３０、１３０Ａ、１３０Ｂ 制御回路
１３１ ＡＮＤ回路
２００ 温度補償水晶発振器
２０１ 増幅器
２０２ リファレンス分周回路
２０３ 位相比較回路
２０４ チャージポンプ
２０５ ループフィルタ（低域通過フィルタ）
２０６ 電圧制御発振器
２０７ プリスケーラ
２０９ Ａカウンタ
２１０ Ｂカウンタ
２１３ 制御回路
【発明の属する技術分野】
本発明は、分周回路及び該分周回路を備えた位相同期ループ(ＰＬＬ)に関し、特に、インターポレータを用いた可変分周回路及び該分周回路を備えたＰＬＬに関する。
【０００２】
【従来の技術】
図１４は、パルススワロー方式の可変分周器を備えた従来のＰＬＬ（Phase Locked Loop；位相同期ループ）の構成を示す図である。図１４を参照すると、このＰＬＬは、外付け温度補償水晶発振器（Temperature Compensated Crystal Oscillator；TCXO）２００の出力（周波数ｆtcxo＝14.4MHz）を増幅する増幅器２０１と、増幅器２０１の出力を分周するリファレンス分周回路２０２と、リファレンス分周回路２０２で分周されたリファレンス信号（周波数ｆ≒400KHz）と、分周クロック（周波数ｆ≒400KHz）の位相差を検知する位相比較器２０３と、位相比較器２０３の位相比較の結果、ＵＰ信号が出力されているときに、容量（不図示）を充電し、ＤＯＷＮ信号が出力されているとき容量に蓄積されている電荷を放電するチャージポンプ２０４と、チャージポンプ２０４によって充放電される容量の端子電圧を平滑化する低域通過フィルタ（ループフィルタ）ＬＰＦ２０５と、ＬＰＦ２０５の出力電圧を制御電圧として入力し該制御電圧に応じた周波数で発振し、該周波数の信号を出力する電圧制御発振器（ＶＣＯ）２０６と、電圧制御発振器２０６の出力を、Ｐ又は（Ｐ＋１）の分周数で分周するＥＣＬ（Emitter Coupled Logic；エミッタ結合論理）回路よりなる、Ｐ又は（Ｐ＋１）分周回路（「プリスケーラ」ともいう）２０７と、プリスケーラ２０７の出力をカウントするＡカウンタ２０９、Ｂカウンタ２１０と、を備えており、制御回路２１３から出力される、Ａ×Ｐ＋Ｂ分周された信号と、リファレンス信号(基準信号)との位相が位相比較回路２０３で比較される。
【０００３】
Ｂカウンタ２１０よりプリスケーラ２０７に供給されるＭＣ（モジュラス・コントロール）信号は、Ｐ分周、Ｐ＋１分周のプリスケーラ２０７の分周数を変更させるための制御信号であり、プリスケーラ２０７は、信号ＭＣがＨｉｇｈレベルのとき、１／Ｐプリスケーラとして機能し、信号ＭＣがＬｏｗレベルのとき、１／（Ｐ＋１）プリスケーラとして機能する。
【０００４】
図１５を参照して、従来のモジュラス・コントロール・プリスケーラ回路について説明する。図１５は、図１４に示したＰＬＬ回路のプリスケーラ２０７と、カウンタ２０９、２１０の部分を抽出して示す図である。
【０００５】
図１５を参照すると、プリスケーラ２０７は、データ出力端子が次段のＤ型フリップフロップのデータ入力端子に接続され、クロック端子ＣＫに電圧制御発振器（単に、「ＶＣＯ」とも略記される）２０６の出力信号が共通に入力され、４段のシフトレジスタを構成するＤ型フリップフロップ２２〜２５と、Ｄ型フリップフロップ２５の反転出力端子ＱＢに第１の入力端子が接続され、出力端子がＤ型フリップフロップ２２のデータ入力端子に接続されるＯＲ回路２１と、Ｄ型フリップフロップ２５の正転出力端子Ｑと、ＯＲ回路２８の出力端子が第１、第２の入力端子に接続されているＯＲ回路２６と、ＯＲ回路２６の出力端子がデータ入力端子に接続され、クロック端子にＶＣＯ２０６の出力クロックが入力されるＤ型フリップフロップ２７と、を備え、Ｄ型フリップフロップ２７の反転出力端子ＱＢは、ＯＲ回路２１の第２の入力端子に接続されている。Ｄ型フリップフロップ２５の正転出力端子Ｑは、Ｄ型フリップフロップ２９のクロック入力端子に入力され、Ｄ型フリップフロップ２９の反転出力端子ＱＢは自らのデータ入力端子に接続されて分周回路を構成し、Ｄ型フリップフロップ２９の正転出力端子Ｑは、Ｄ型フリップフロップ３０のクロック入力端子に入力され、Ｄ型フリップフロップ３０の反転出力端子ＱＢは自らのデータ入力端子に接続されて分周回路を構成し、Ｄ型フリップフロップ３０の正転出力端子Ｑが、プリスケーラ２０７の分周出力として、Ａカウンタ２０９、Ｂカウンタ２１０に出力される。ＯＲ回路２８は、ＭＣ信号と、Ｄ型フリップフロップ２９、３０の正転出力端子Ｑを入力し、その出力は、ＯＲ回路２６に入力されている。
【０００６】
ＭＣ信号が"１"（＝Ｈｉｇｈ）であるものとする。このとき、ＭＣ信号を入力とするＯＲ回路２８は、"１"を出力し、ＯＲ回路２６は、常に"１"を出力し、Ｄ型フリップフロップ２７は、ＶＣＯ２０６の出力クロックで、データ入力端子に入力される"１"をラッチし、反転出力端子ＱＢから"０"を出力し、ＯＲ回路２１に出力する。
【０００７】
プリスケーラ２０７は、３２、３３分周のタイプであるが、VCOの出力クロックで、Ｄ型フリップフロップ２２、２３、２４、２５からなる４段のシフトレジスタを駆動して、まず８分周する。
【０００８】
すなわち、Ｄ型フリップフロップ２２、２３、２４、２５からなる４段のシフトレジスタは、ＶＣＯ２０６の出力クロックで駆動される４ビットのリングカウンタを構成し、Ｄフリップフロップ２５の反転出力端子ＱＢが"１"の場合、ＯＲ回路２１の出力は"１"であり、ＶＣＯ２０６の出力クロックが入力されるたびに、８発のクロックで１巡する。Ｄ型フリップフロップ２５、２４、２３、２２の状態は、初期状態"0000"から、ＶＣＯ２０６の出力クロックの１発目で "0001"、２発目で "0011"、３発目で "0111"、４発目で "1111"、５発目で "1110"、６発目で、"1100"、７発目で "1000"、８発目で "0000"、と推移し、Ｄ型フリップフロップ２５からは、４クロック連続"1"、４クロック連続して"0"が交互に出力され、ＶＣＯ２０６の出力クロックの周波数を、８分周した信号が出力される。
【０００９】
Ｄ型フリップフロップ２５の出力は、ＯＲ回路２６に入力されるが、ＯＲ回路２６は"1"を、Ｄ型フリップフロップ２７のデータ入力端子に入力し、Ｄ型フリップフロップ２７の反転出力端子ＱＢは"０"とされる。
【００１０】
Ｄ型フリップフロップ２９、３０の正転出力端子Ｑは、ＯＲ回路２８に入力され、ＯＲ回路２８の出力は、ＯＲ回路２６を介してＤ型フリップフロップ２７のデータ入力端子に入力される。
【００１１】
２段のＤ型フリップフロップ２９、３０は、４分周回路を構成しており、Ｄ型フリップフロップ２２、２３、２４、２５からなる４段のシフトレジスタの出力を、Ｄ型フリップフロップ２９、３０で、４分周することで、３２分周を行う。
【００１２】
一方、ＭＣ信号が"０"（Ｌｏｗレベル）のとき、ＯＲ回路２８は、Ｄ型フリップフロップ３０、２９の正転出力端子Ｑがともに"０"のとき、その出力を"０"とし、ＯＲ回路２６は、Ｄ型フリップフロップ２５の正転出力端子Ｑの出力を、Ｄ型フリップフロップ２７のデータ入力端子Ｄに伝達する。
【００１３】
より詳細には、Ｄ型フリップフロップ２２、２３、２４、２５からなる４段のシフトレジスタでの８分周出力でクロックされるフリップフロップ２９、３０は、"1010"、"1100"と変化し、ＯＲ回路２８は、フリップフロップ２９、３０の出力がともに"０"、"０"となる場合、すなわち、Ｄ型フリップフロップ２５の出力の４つのクロックに１回の割合で、その出力は"０"となる。ＯＲ回路２８の出力が"０"のとき、Ｄ型フリップフロップ２７は、Ｄ型フリップフロップ２２、２３、２４、２５とともに、シフトレジスタを構成する。ＯＲ回路２８が"０"に変化した時点で、Ｄ型フリップフロップ２７の状態は"１"であり（その直前までＯＲ２８は"１"であり、ＯＲ２６を介して"１"がＤ型フリップフロップ２７のデータ入力端子Ｄに"１"が入力されるため）、Ｄ型フリップフロップ２７の反転出力端子ＱＢは"０"、Ｄ型フリップフロップ２５の状態は"０"であり、Ｄ型フリップフロップ２５の反転出力端子ＱＢは"１"となる。
【００１４】
ＯＲ回路２８の出力が"０"の場合、ＯＲ回路２６は、Ｄフリップフロップ２５の出力を、Ｄフリップフロップ２７のデータ入力端子にそのまま伝達し、ＶＣＯ２０６の出力クロックが入力されるたびに、Ｄ型フリップフロップ２７、２５、２４、２３、２２の状態は、"10000"、"00001"、"00011"、"00111"、"01111"、"11111"、"11110"、"11100"、"11000"、"10000"、と９クロック周期で推移する。
【００１５】
すなわち、プリスケーラ２０７のシフトレジスタ部では９分周が実現される。
Ｄ型フリップフロップ２９、３０の４分周回路の４サイクルのうち、８分周が３サイクル行われ、９分周が１サイクル行われる。
【００１６】
よって、ＭＣ信号＝"0"のとき、プリスケーラ２０７の分周数は、
８×３＋９＝３３
となる。
【００１７】
プリスケーラ２０７と二つのプログラマブルカウンタ２０９、２１０を用いたパルススワロー方式の可変分周回路を用いて、Ｎ分周を行う場合についてさらに説明する。全体の分周数をＮとした場合、Ｎを３２（３２以外の数でもよいが、図１５との関係で３２とする）で割って商をａあまりをｂ（ただし、０=<ｂ＜３２）とすると、
Ｎ＝３２×ａ＋ｂとなる。
【００１８】
ここで、３２分周、３３分周でＮを求める場合、
Ｎ＝３２×（ａ−ｂ）＋３３×ｂ
と変形され（ただし、ａ>=ｂ）、余りの回数ｂを３３分周、残りの回数３２分周という、動作で実現できる。パルススワロー・カウンタは、２つのバイナリカウンタ２０９、２１０の組み合わせで構成される。３２、３３分周の場合、ａは、Ｎを３２で割った商であり、例えば上位６ビット以上の値、ｂは下位５ビットの値となる。実際動作する時は、プリスケーラ２０７の出力でＡカウンタ２０９、Ｂカウンタ２１０ともに、設定されたカウント値Ａ′，Ｂ′まで、同時に、カウントアップするか、もしくは設定された値Ａ′，Ｂ′からカウントダウンする。この場合、値Ａ′，Ｂ′は、ａ、ｂとなる。
【００１９】
Ｂカウンタ２１０が、所定の値ｂに達するまで、もしくは、カウント値ｂから０までカウントダウンするまで、ＭＣ信号はＬｏｗレベルとされ、プリスケーラ２０７は、３３分周する。すなわち、Ｂカウンタ２１０は、プリスケーラ２０７の３３分周の出力をｂ回カウントする。Ｂカウンタ２１０が、プリスケーラ２０７の３３分周をｂ回カウントした後、ＭＣ信号はＨｉｇｈレベルとされ、Ａカウンタ２０９は、カウント値ａまで、もしくはａから０に達するまでの残りの数、（ａ−ｂ）回、プリスケーラ２０７の３２分周出力をカウントする。
【００２０】
この一連の動作により、
分周数Ｎ＝３２×（ａ−ｂ）＋３３×ｂ
が実現され、任意の分周数Ｎを実現できることになる。
【００２１】
なお、上記した二つの分周数Ｐと（Ｐ＋１）のプリスケーラと二つのカウンタを備えたパルススワロー方式の可変分周回路に関する刊行物としては、例えば特開平６−６９７８８号公報、特開平６−１２０８１５号公報等も参照される。
【００２２】
上記したパルススワロー方式の可変分周回路の構成は、ＶＣＯ２０６の出力周波数が、プリスケーラ２０７を構成するデバイスの限界動作周波数に近い場合、カウンタを階層構成とすることで、効率良く任意の分周数を得るための手法として、有効である。
【００２３】
しかしながら、ＶＣＯ２０６の出力クロックで、プリスケーラ２０７のシフトレジスタを動作させる必要があるため、高速に動作させる素子を、多数必要とする。
【００２４】
またＡカウンタ２０９、Ｂカウンタ２１０を同時に動かすことにより、消費電力の低減は、困難である。
【００２５】
さらに、プリスケーラ２０７に供給されるＭＣ信号を、高速分周動作を行うプリスケーラ２０７の出力周期よりも、早く動作させる必要があり、タイミング設計が難しくなる。
【００２６】
【発明が解決しようとする課題】
上記したごとく、シンセサイザ用ＰＬＬ等の逓倍数調整のための可変分周回路には、ＶＣＯの出力の周波数が、デバイス速度に対して、高速であることから、パルス・スワローカウンタ方式の可変分周器を用いて、所望の周波数に分周しているが、高速部分の分周を、分周数の２つ有するデュアル・モジュラス・プリスケーラ（１／Ｐ、１／（Ｐ＋１）分周）で行うため、プリスケーラ内のシフトレジスタを、ＶＣＯ出力の高速周波数に対応させて構成する必要があることに加えて、プログラマブルカウンタをなすＡカウンタとＢカウンタの並列構成により、消費電力が増大する、という問題点を有している。
【００２７】
さらに、デュアル・モジュラス・プリスケーラの分周数を切替制御する信号であるＭＣ（モジュラス・コントロール）信号のタイミング制御が困難であり、このため、高速動作が難しい。
【００２８】
そして、高速動作を要するＭＣ（モジュラス・コントロール）信号の配線遅延等の点を考慮して、プリスケーラと、カウンタ、制御回路等は直近に配設される。このため、プリスケーラと制御回路との別チップ化は困難であり、回路の設計自由度を乏しいものとしている、という問題点がある。
【００２９】
したがって、本発明が解決しようとする課題は、消費電力を低減し、タイミング設計を容易とする可変分周回路及び該可変分周回路を備えたＰＬＬ回路並びにクロック制御方法を提供することにある。
【００３０】
【課題を解決するための手段】
上記した課題を解決するための手段を提供する本発明に係る可変分周回路は、その一つのアスペクト（側面）において、入力信号の周波数を第１の値Ｐ（ただし、Ｐは正整数）で分周する第１の分周回路と、前記第１の分周回路のＰ分周出力を第２の値Ａ（ただし、Ａは正整数）で分周する第２の分周回路と、前記第２の分周回路でのＡ分周ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する回路と、前記二つの信号を入力とし、入力される制御信号で設定される内分比に従い、前記二つの信号の位相差を補間した位相の出力信号を生成して出力するインターポレータと、を備え、前記インターポレータは、前記位相差の分割数をＰとし、前記内分比に従い、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ分割した単位の所定倍の位相の出力信号を出力し、前記第２の分周回路でのＡ分周ごとに、前記インターポレータの内分比を、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ分割した単位のＢ倍（ただし、ＢはＰより小の正整数）だけ、加算もしくは減算する手段を備え、前記インターポレータの出力信号の周波数は、前記入力信号の周波数をＡ×Ｐ＋Ｂで分周した値とされる。
【００３１】
本発明に係る可変分周回路は、他のアスペクト（側面）において、入力信号の周波数を第１の値Ｐ（ただし、Ｐは正整数）で分周する第１の分周回路と、前記第１の分周回路のＰ分周出力を第２の値Ａ（ただし、Ａは正整数）で分周する第２の分周回路と、前記第２の分周回路でのＡ分周ごとに前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する回路と、前記二つの信号を入力とし、入力される制御信号で設定される内分比に従い、前記二つの信号の位相差を補間した位相の出力信号を生成して出力するインターポレータと、を備え、前記インターポレータの前記位相差の分割数を、Ｐ×Ｍ（ただし、Ｍは所定の正整数）とし、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ×Ｍ分割した単位の所定倍の位相の出力信号が前記インターポレータから出力され、前記第２の分周回路でのＡ分周ごとに、前記インターポレータの内分比Ｃ１：Ｐ−Ｃ１の前回の値Ｃ１に、Ｂ×Ｍ＋Ｋ（ただし、Ｋは、Ｍより小の所定の正整数）が加算され、前記加算結果をＰ×Ｍで割った剰余を、前記インターポレータの内分比の今回の値Ｃ１とし、前記インターポレータの内分比の前回の値Ｃ１にＢ×Ｍ＋Ｋを加えた値が、Ｍ×Ｐ以上の場合には、前記第２の分周回路の分周数に１を加え、（Ａ＋１）分周とする制御を行う制御回路を備え、前記インターポレータから分周数がＡ×Ｐ＋Ｂ＋Ｋ／Ｍの出力信号が出力される。
【００３２】
本発明に係るＰＬＬ回路は、その一つのアスペクト（側面）において、基準クロックを第一の入力端に入力する位相比較回路と、前記位相比較回路から出力される位相差に応じた電圧を生成するチャージポンプと、前記位相差に応じた電圧を平滑化するループフィルタと、前記ループフィルタの出力を制御信号として入力し該制御信号で規定される発振周波数のクロックを出力する電圧制御発振器と、前記電圧制御発振器の出力クロックを入力しその周波数を第１の値Ｐで分周する第１の分周回路と、前記第１の分周回路のＰ分周出力を第２の値Ａで分周する第２の分周回路と、前記第２の分周回路でのＡ分周出力ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差の二つの信号を生成する回路と、前記二つの信号を入力とし、入力される制御信号で設定される内分比に従い、前記二つの信号の前記位相差を補間した位相の出力信号を生成して出力するインターポレータと、を備え、前記インターポレータは、前記位相差の分割数をＰとし、前記内分比に従い、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ分割した単位の所定倍の位相の出力信号を出力し、前記第２の分周回路でのＡ分周ごとに、前記インターポレータの内分比を、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ分割した単位のＢ倍（ただし、ＢはＰより小の正整数）だけ、加算もしくは減算する手段と、を備え、前記インターポレータの出力信号は前記位相比較回路の第二の入力端に入力されて、前記基準クロックと位相が比較される構成とされている。
【００３３】
本発明に係るＰＬＬ回路は、他のアスペクト（側面）において、前記インターポレータの前記位相差の分割数を、Ｐ×Ｍ（ただし、Ｍは所定の正整数）とし、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ×Ｍ分割した単位の所定倍の位相の出力信号が前記インターポレータから出力され、前記インターポレータの補間動作を行うＡ分周ごとに、前記インターポレータの内分比Ｃ１：Ｐ−Ｃ１の前回の値Ｃ１に、Ｂ×Ｍ＋Ｋ（ただし、Ｋは、Ｍより小の所定の正整数）が加算され、前記加算結果をＰ×Ｍで割った剰余を、前記インターポレータの内分比の今回の値Ｃ１とし、前記インターポレータの内分比の前回の値Ｃ１にＢ×Ｍ＋Ｋを加えた値が、Ｍ×Ｐ以上の場合には、前記第２の分周回路の分周数に１を加え、（Ａ＋１）分周とする制御を行う制御回路を備え、前記インターポレータからの出力信号（分周数Ｎ＝Ａ×Ｐ＋Ｂ＋Ｋ／Ｍ）が、前記位相比較回路の第二の入力端に入力されて前記基準クロックと位相が比較される構成としてもよい。
【００３４】
本発明に係るクロック制御方法は、その一つのアスペクト（側面）において、入力信号の周波数を第１の分周回路でＰ（ただし、Ｐは正整数）分周する工程（ステップ）と、前記第１の分周回路のＰ分周出力を、第２の分周回路でＡ（ただし、Ａは正整数）分周する工程と、前記第２の分周回路でのＡ分周ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する工程と、前記二つの信号をインターポレータに入力とし、制御信号で設定される内分比に従い、Ｂ／Ｐ（ただし、ＢはＰより小の正整数）を単位に、前記二つの信号の位相差を補間した位相の出力信号を生成して出力する工程と、前記インターポレータの内分比を、Ａ分周ごとに、Ｂ／Ｐずつ、加算もしくは減算する工程と、を有し、前記入力信号の周波数をＡ×Ｐ＋Ｂ分周する。このクロック制御方法において、前記インターポレータの内分比Ｃ１：Ｐ−Ｃ１のＣ１を規定する前記Ｂについて、前記第２の分周回路によるＡ分周ごとに、内分比の前回の値Ｃ１にＢを加算し、該加算結果をＰで割った余り（剰余）を演算する工程と、前記インターポレータの内分比の値Ｃ１に前記剰余を設定する工程と、前記内分比の前回の値Ｃ１にＢを加算した加算結果がＰ以上であるときには、前記第２の分周回路の分周数Ａに１を加え、（Ａ＋１）分周とする制御を行う工程と、を有する。
【００３５】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。本発明に係る可変分周回路は、その好ましい一実施の形態において、図１を参照すると、入力信号の周波数をＰ（ただし、Ｐは正整数）分周する第１の分周回路（１０７）と、第１の分周回路（１０７）のＰ分周出力を、Ａ（ただし、Ａは正整数）分周する第２の分周回路（１０９）と、第２の分周回路（１０９）でのＡ分周ごとに、第１の分周回路（１０７）のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する回路（１２１、１２２、１３０）と、前記二つの信号を入力とし、入力される制御信号で設定される内分比に従い、Ｂ／Ｐを単位に（ただし、ＢはＰより小の正整数）、前記二つの信号の位相差を補間した位相の出力信号を生成して出力するインターポレータ（１２３）と、インターポレータ（１２３）の内分比を、第２の分周回路（１０９）でのＡ分周ごとに、Ｂ／Ｐずつ、加算もしくは減算する手段（１１０、１３０）とを備えており、インターポレータ（１２３）からは、入力信号の周波数を、分周数Ｎ＝Ａ×Ｐ＋Ｂで分周した信号が出力される。
【００３６】
インターポレータ（１２３）の内分比Ｃ１：Ｐ−Ｃ１について、第２の分周回路（１０９）によるＡ分周ごとに、前記内分比の前回の値Ｃ１にＢを加算し、該加算結果をＰで割った余り（剰余）を出力する演算回路（１１０）を備え、インターポレータ（１２３）の内分比の値Ｃ１は、演算回路（１１０）から出力される剰余を制御信号（Ｃ）により設定するとともに、前記内分比の前回の値Ｃ１にＢを加算した加算結果がＰ以上であるときには、前記第２の分周回路（１０９）の分周数Ａに１を加え、（Ａ＋１）分周とする制御を行う制御回路（１３０）を備えている。
【００３７】
本発明の別の実施の形態において、インターポレータ（１２３）では、位相差の分割数をＰ×Ｍ（ただし、Ｍは所定の正整数）とし、第１の分周回路（１０７）のＰ分周出力の一周期相当の位相差をＰ×Ｍ分割した単位の所定倍の位相の出力信号が前記インターポレータ（１２３）から出力され、第２の分周回路（１０９）でのＡ分周ごとに、インターポレータの内分比Ｃ１：Ｐ−Ｃ１の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋ（ただし、Ｋは、Ｍより小の所定の正整数）が加算され、前記加算結果をＰ×Ｍで割った剰余を、前記インターポレータの内分比の今回の値Ｃ１とし、インターポレータ（１２３）の内分比の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋを加えた値が、Ｐ×Ｍ以上の場合には、第２の分周回路（１０９）の分周数に１を加え、（Ａ＋１）分周とする、制御を行う制御回路（１３０）を備え、インターポレータ（１２３）から、前記入力信号の周波数を、分周数がＡ×Ｐ＋Ｂ＋Ｋ／Ｍで分周した出力信号が出力される。
【００３８】
あるいは、本発明の別の実施の形態において、インターポレータを２段構成とした図４を参照すると、Ｐ分周出力の一周期相当の位相差を、第１のインターポレータ（１２３）で内分比Ｃ：Ｐ−Ｃで補間し、Ｐ分周出力の一周期相当の位相差を第２のインターポレータ（１２４）で、前記位相差をＣ：Ｐ−（Ｃ＋１）で補間し、第１、第２のインターポレータ（１２３、１２４）から出力される二つの信号の位相差１／Ｐ（入力信号の１周期）を、第３のインターポレータ（１２５）で内分比Ｃ２：Ｍ−Ｃ２で補間することで、分数分周（Ａ×Ｐ＋Ｂ＋Ｋ／Ｍ）を実現している。第１、第２のインターポレータ（１２３、１２４）では、Ａ分周ごとに、Ｂ単位に、内分比が、加算（又は減算）され、第３のインターポレータ（１２５）では、Ａ分周ごとに、Ｋ単位に、内分比が、加算（又は減算）される。
【００３９】
また本発明の別の実施の形態において、図１１を参照すると、第２の分周回路（１０９）でのＡ分周ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する回路（１２１、１２２、１３０Ａ）と、前記二つの信号を入力とし、入力される制御信号でそれぞれ設定される内分比に従い、前記二つの信号の前記位相差を補間した位相の出力信号をそれぞれ生成して出力する第１、及び第２のインターポレータ（１２３、１２４）と、第１、及び第２のインターポレータ（１２３、１２４）から出力される信号を入力とし、前記二つの信号の前記位相差を補間した位相の出力信号を生成して出力する第３のインターポレータ（１２５）と、を備えている。第１のインターポレータ（１２３）は、前記入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ２：Ｐ−Ｃ２で位相を補間する。第２のインターポレータ（１２４）は、前記入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ２＋１：Ｐ−（Ｃ２＋１）で位相を補間する。第３のインターポレータ（１２５）は、前記第１、及び第２のインターポレータ（１２３、１２４）から出力される前記二つの信号の前記位相差をＭ分割した値を単位に、内分比Ｃ３：Ｍ−Ｃ３で位相を補間する（ただし、Ｍは所定の正整数）。
【００４０】
この実施の形態において、第１乃至第３のインターポレータの全体の内分比を、Ｃ１：Ｐ×Ｍ−Ｃ１とし、前記第２の分周回路によるＡ分周ごとに、前記全体の内分比Ｃ１：Ｐ−Ｃ１の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋ（ただし、Ｋは、Ｍより小の所定の正整数）が加算され、前記加算結果を、Ｐ×Ｍで割った剰余を、前記全体の内分比の今回の値Ｃ１とし、前記全体の内分比の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋを加えた値が、Ｐ×Ｍ以上の場合には、第２の分周回路（１０９）の分周数に１を加え、（Ａ＋１）分周とする制御を行う制御回路（１３０Ａ）を備え、第１、第２のインターポレータ（１２３、１２４）における内分比の値Ｃ２は、Ｃ１をＭで割った整数部分とされ、第３のインターポレータ（１２５）におけるＣ３は、Ｃ１をＭで割った剰余とされ、第３のインターポレータ（１２５）から、前記入力信号の周波数を、分周数Ａ×Ｐ＋Ｂ＋Ｋ/Ｍで分周した信号が出力される。
【００４１】
また本発明のさらに別の実施の形態において、図１２を参照すると、二つの信号を入力とし、入力される制御信号でそれぞれ設定される内分比に従い、前記二つの信号の前記位相差を補間した位相の出力信号をそれぞれ生成して出力する初段の第１、及び第２のインターポレータ（１２３、１２４）と、第１、及び第２のインターポレータ（１２３、１２４）の出力を入力とし、前記二つの信号の前記位相差を補間した位相の出力信号を生成して出力する、次段の第３のインターポレータ（１２５）とを備え、第１のインターポレータ（１２３）は、入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ５：Ｐ−Ｃ５で位相を補間し、第２のインターポレータ（１２４）は、入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ５＋１：Ｐ−（Ｃ５＋１）で位相を補間し、第３のインターポレータ（１２５）は、入力される二つの信号の前記位相差をＭ分割した値を単位に、内分比Ｃ４：Ｍ−Ｃ４で位相を補間する（ただし、Ｍは所定の正整数）。第２の分周回路（１０９）によるＡ分周ごとに、第１、第２のインターポレータ（１２３、１２４）の内分比の前回の値Ｃ５、Ｃ５＋１に、それぞれ第３の値Ｂ（ただし、ＢはＰより小の所定の正整数）を加算し、加算結果をＰで割った余りを、それぞれ前記第１、第２のインターポレータの今回の値Ｃ５、Ｃ５＋１とする初段の制御段と、第２の分周回路（１０９）によるＡ分周ごとに、第３のインターポレータ（１２５）の内分比の前回の値Ｃ４に、第４の値Ｋ（ただし、ＫはＭより小の所定の正整数）を加算し、加算結果をＭで割った余りを、第３のインターポレータ（１２５）の今回の値Ｃ４とする、次の段の制御段とを備えた制御回路（１３０Ｂ）を備えている。制御回路（１３０Ｂ）は、第３のインターポレータ（１２５）の内分比の前回の値Ｃ４にＫを加算した結果がＭ以上である場合、Ｂに１を加算し、第１、第２のインターポレータ（１２３、１２４）の前回の値Ｃ５にＢを加算した結果がＰ以上である場合第２の分周回路の分周数Ａに１を加え、第３のインターポレータから、前記入力信号の周波数を分周数Ａ×Ｐ＋Ｂ＋Ｋ/Ｍで分周した出力信号が出力される。
【００４２】
このように、入力信号の周波数を、分数分周（Ａ×Ｐ＋Ｂ＋Ｋ／Ｍ）する構成としてもよい。
【００４３】
本発明の一実施の形態に係るＰＬＬ回路は、基準信号を入力とする位相比較回路（１０３）と、位相比較回路（１０３）から出力される信号に基づき、容量を充電又は放電し、位相差に対応した電圧を生成するチャージポンプ（１０４）と、位相差に対応した電圧を平滑化するループフィルタ（１０５）と、ループフィルタ（１０５）の出力電圧を制御電圧として入力し、該制御電圧に対応した発振周波数のクロックを出力する電圧制御発振器（１０６）とを備え、電圧制御発振器（１０６）の出力クロックを、分周回路で分周して、位相比較回路（１０３）に帰還させ、位相比較回路（１０３）で基準クロックと、分周クロックとの位相差を検知するＰＬＬ回路の分周回路を、上記した本発明に係る可変分周回路で構成したものである。
【００４４】
本発明の一実施の形態に係るＰＬＬ回路においては、電圧制御発振器（１０６）の発振周波数のクロックを入力して高速分周する第１の分周回路（１０７）を、単純なトグル回路（Ｄ型フリップフロップによる分周回路）のカスケード接続とし、第１の分周回路の分周出力の一周期相当の位相差を、与えられた内分比で補間した位相の信号を出力することで、整数分周（Ａ×Ｐ＋Ｂ）、又は分数分周（Ａ×Ｐ＋Ｂ＋Ｋ／Ｍ）を実現し、第１の分周回路の構成の簡易化、高速動作を可能としており、消費電力の低減を図ることができる。また、第１の分周回路のＰ分周出力をＡ分周する第２の分周回路を備え、パワースワロー方式の可変分周回路のように、２つのカウンタを必要としていない。
【００４５】
本発明の実施の形態によれば、プリスケーラと位相調整回路とを備え、Ｐ／Ｐ＋１プリスケーラを備えた構成と比べて、高速動作させる素子数を低減し、消費電力を低減するとともに、簡易な構成のプリスケーラでよく、高速動作に好適とされる。また、パルススワロー方式の構成と比べて、本発明の実施の形態によれば、プログラマブルカウンタとしてカウンタを一つだけ備えるだけでよく、消費電力を低減しており、さらに、プリスケーラのＰ分周出力をＡ分周する期間に１度だけ、インターポレータおよび制御回路が動作し、消費電力を低減している。
【００４６】
また、本発明の実施の形態によれば、Ｐ／Ｐ＋１プリスケーラの分周数を変えるためのモジュラスコントロール信号を不要とし、制御を容易化している。
【００４７】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例の可変分周回路を備えたＰＬＬの構成を示す図である。図１を参照すると、この実施例のＰＬＬは、外付け温度補償水晶発振器（ＴＣＸＯ）１００の出力（周波数ｆtcxo＝14.4MHz）を増幅する増幅器１０１と、増幅器１０１の出力を分周するリファレンス分周回路１０２と、リファレンス分周回路１０２で分周されたリファレンス信号（周波数ｆrは例えば14.4MHz/36＝400KHz）と、位相調整回路１２０から出力される分周クロックとの位相差を検知する位相比較器１０３と、位相比較器１０３の位相比較の結果、ＵＰ信号が出力されているときに、容量を充電し、ＤＯＷＮ信号が出力されているとき容量（不図示）に蓄積されている電荷を放電するチャージポンプ１０４と、チャージポンプ１０４によって充放電される容量の端子電圧を平滑化する低域通過フィルタ（ループフィルタ）ＬＰＦ１０５と、ＬＰＦ１０５の出力電圧を制御電圧として入力し該制御電圧に応じた周波数で発振し、該周波数の信号を出力する電圧制御発振器（「ＶＣＯ」と略記される）１０６と、電圧制御発振器１０６の出力を分周数Ｐで分周する分周回路（「プリスケーラ」ともいう）１０７と、分周回路１０７の出力をカウントするＡカウンタ１０９と、Ａカウンタ１０９でＡ分周した出力（ＶＣＯの出力をＡ×Ｐ分周）を入力し、剰余演算ＭＯＤ（ｎＢ，Ｐ）を出力する演算装置１１０と、制御回路１３０と、を備え、制御回路１３０からのタイミングコントロール（Timing Control）信号をデータ入力端子に入力し、クロック入力端子に、分周回路１０７の出力を入力するＤ型フリップフロップ１２１と、Ｄ型フリップフロップ１２１の出力信号をデータ入力端子に入力し、クロック入力端子に、分周回路１０７の出力を入力するＤ型フリップフロップ１２２と、備え、Ｄ型フリップフロップ１２１、１２２の出力を第１、第２の入力端子に入力し、制御回路１３０からの制御信号Ｃに基づき、第１、第２の入力端子に入力される信号の位相差を内分した位相に対応する出力信号を出力するインターポレータ１２３を備え、インターポレータ１２３の出力が位相比較回路１０３に入力される。Ｄ型フリップフロップ１２１、１２２と、インターポレータ１２３は、Ａ分周毎に、分周回路１０７のＰ分周出力の位相を調整する位相調整回路１２０を構成している。なお、リファレンス分周回路１０２では、例えば分周数Ｒ＝３６とし、基準信号の周波数（リファレンス周波数）ｆｒ＝400KHｚとされる。ＶＣＯ１０６の出力周波数は、例えば８００MHz帯（680.4〜766.4MHz）、又は1.5GHz帯（1143.2〜1370.95MHz）とされる。
【００４８】
本発明の一実施例は、シンセサイザ用ＰＬＬ等の逓倍数調整のための可変分周回路として、高速分周を行う分周回路（プリスケーラ）１０７と、入力される二つの信号の位相差を内分し、出力信号の位相を可変に制御出来るインターポレータ１２３を用いて、分周回路（プリスケーラ）１０７のＰ分周出力周期相当の位相差を補間した信号を出力することで、分周回路１０７のＰ分周出力の分数分周を行い、プログラマブルな分周器（可変分周器）を実現している。本発明の実施例において、分周回路１０７の分周数はＰであり、Ｐ／Ｐ＋１の切替方式ではない。よって、分周回路１０７は、フリップフロップを縦続接続したレジスタで構成される。また本発明の実施例においては、パルススワロー方式の可変分周器で必要とされている、Ｂカウンタ（図１４、図１５の２１０）を備えていない。
【００４９】
インターポレータ１２３は、制御信号Ｃにより、入力される二つの信号の位相差を内分する比Ｃ１：Ｐ−Ｃ１が設定され、後述されるように、貫通電流抑圧型の構成のインターポレータで構成される。
【００５０】
図１に示した本発明の一実施例の動作を説明する。ＶＣＯ１０６の出力周波数ｆvcoをまず、分周回路１０７で、
ｆvco/Ｐ
に分周し、さらにＡカウンタ１０９でＡ分周して、
（ｆvco/P）/Ａ
とする。
【００５１】
剰余演算回路１１０は、Ａカウンタ１０９で分周回路１０７のＰ分周出力をＡ回カウントするごとに出力される信号を受けるたびに、すなわち、Ａ分周ごとに、順次、Ｂを加算し、加算結果をＰで割った余りを演算し、この余りを、制御回路１３０に、インターポレータ１２３の内分比を設定するための値として供給する。すなわち、剰余演算回路１１０は、Ａカウンタ１０９でのＡ分周毎に、Ｂが加算され、加算結果であるｎＢのＰを法とする剰余ＭＯＤ（ｎＢ，Ｐ）を、制御回路１３０に出力する。なお、演算記号ＭＯＤ（ｐ，ｑ）は、ｐをｑで割った余りｒを表している。
【００５２】
制御回路１３０は、Ａカウンタ１０９でＡ分周するたびに出力される信号（Ａカウンタ１０９でカウントダウンし、カウント値が０になった時点で出力される信号、あるいは、Ａカウンタ１０９でカウントアップしカウント値がＡとなった時点で出力される信号）と、剰余演算回路１１０の出力信号（ＭＯＤ（ｎＢ，Ｐ））とに基づき、インターポレータ１２３での補間の内分比を制御する制御信号Ｃを出力する。
【００５３】
この制御信号Ｃに基づき、インターポレータ１２３は、入力した二つの信号の位相差を、Ｃ：Ｐ−Ｃの比で内分した位相を有する信号を出力する。
【００５４】
さらに、制御回路１３０は、Ａカウンタ１０９によるＡ分周ごとに、Ｈｉｇｈレベルのタイミング制御信号（Timing Control）を、位相調整回路１２０のＤ型フリップフロップ１２１のデータ入力端子に供給する。
【００５５】
Ｄ型フリップフロップ１２１は、そのクロック入力端子に、分周回路１０７のＰ分周出力信号を入力し、制御回路１３０から、Ａカウンタ１０９でのＡ分周毎に、出力されるタイミング制御信号（Timing Control）を、分周回路１０７のＰ分周出力信号の立ち上がりで、ラッチする。
【００５６】
Ｄ型フリップフロップ１２２は、Ｄ型フリップフロップ１２１の出力信号を、分周回路１０７からの次のＰ分周出力信号の立ち上がりでラッチ出力する。Ｄ型フリップフロップ１２１、１２２の出力信号は、インターポレータ１２３に入力される。Ｄ型フリップフロップ１２１、１２２の出力信号の立ち上がりエッジの位相差は、分周回路１０７のＰ分周出力の一周期分と一致する。
【００５７】
インターポレータ１２３の内分比は、Ａカウンタ１０９でのＡ分周毎に、Ｃ：Ｐ−Ｃ（ただし、Ｃ＝ＭＯＤ（ｎＢ，Ｐ））に設定され、インターポレータ１２３が補間動作を行う周期であるＡ分周毎に、分周回路１０７のＰ分周出力の一周期をＰ分割した値を単位に、前回の位相に対して、Ｂ／Ｐ分、加算、又は減算した位相の出力信号を出力する。
【００５８】
ＶＣＯ１０６の発振クロックの周期１／ｆvcoを１単位とすると、インターポレータ１２３の今回の補間（（ｉ＋１）番目）の出力信号の位相は、前回の補間（ｉ番目）の位相の信号よりも、分周回路１０７のＰ分周出力の一周期をＰ分割した値を単位として、Ｂ／Ｐ分遅れている。今回の補間と前回の補間の出力信号の周期は、
A×P+(ｉ+1)×（B/P)×P -｛ｉ×（B/P)×P）
＝A×P+B
となり、分周数Ｎ＝Ａ×Ｐ+Ｂとなる。
【００５９】
このように、本発明の一実施例においては、分周回路１０７の周期ｆvco/Ｐの相当の位相差を、インターポレータ１２３で分解能１/Ｐの単位で補間し、Ａカウンタ１０９のＡ分周出力ごとに、一定比（Ｂ/Ｐ）ずつ加算もしくは減算したタイミングをもちいることで、ＡＰ＋Ｂの分周を可能にし、モジュラス・コントロール・プリスケーラを用いた構成と、同等の任意の分周数Ｎを実現しており、任意の逓倍数を実現する。
【００６０】
図２は、本発明の実施例において、分周数Ｎ＝ａ×Ｐ＋ｂ（ただし、Ｐは第１の分周回路１０７の分周数、ａはＡカウンタ１０９での分周数、０=<ｂ<Ｐ）を実現する原理を説明するための模式図である。ａ分周ごとに、分周回路１０７の出力を、インターポレータ１２３で、内分比ｂ/Ｐの位相を加える補正を行う。図２の主分周器とは、図１の分周回路１０７と位相調整回路１２０とを併せた分周器を指しており、ａ×Ｐ＋ｂ分周を実現している。
【００６１】
図２に示す例では、インターポレータ１２３での出力信号の位相の補間は、分周回路１０７のＰ分周出力の一周期の１／Ｐを単位に、ａ分周ごとに、０／Ｐ、ｂ／Ｐ、２ｂ／Ｐ、３ｂ／Ｐ、…と更新される。
【００６２】
図２に示すように、インターポレータ１２３での出力信号の位相を定める分割比ｎｂ／Ｐにおいて、ｎｂがＰ以上となった場合、ｎｂをＰで割った余りをｒ（＝ＭＯＤ（ｎｂ，Ｐ））とし、分割比ｒ／Ｐ（内分比ｒ：Ｐ−ｒ）で補間され、また、Ａカウンタ１０９での分周数ａを（ａ＋１）分周とし、Ａカウンタ１０９は（ａ＋１）分周を行う。例えばＡカウンタ１０９でのａ分周が(ｎ-1)回つづくと、Ａカウンタ１０９では（ａ＋１）分周し、つづいて、Ａカウンタ１０９での分周数ａによるサイクルが（ｎ−１）回繰り返される。すなわち、
（ｎ−１）（ａＰ）＋(ａ＋１)Ｐ＝ｎ（ａＰ＋ｂ）
なる関係となる。
【００６３】
図２に示す例では、インターポレータ１２３での位相の補間は、分周回路１０７のＰ分周出力の一周期の１／Ｐを単位に、ａ分周ごとに、０／Ｐ、ｂ／Ｐ、２ｂ／Ｐ、３ｂ／Ｐ、…と加算されるが、ａ分周ごとに、Ｐ／Ｐ、（Ｐ−ｂ）／Ｐ、（Ｐ−２ｂ）／Ｐ、（Ｐ−３ｂ）／Ｐ、…（Ｐ−ｎｂ）／Ｐ、…と減算する構成としてもよい。
【００６４】
この場合も、インターポレータ１２３の今回の補間の出力信号の位相と、前回の補間の出力信号の位相の差は、ｂ／Ｐとなり、インターポレータ１２３からは、ＶＣＯ１０６の出力クロックの周期（1/ｆvco）を単位として、周期ａ×Ｐ＋ｂの信号が出力される。ｎｂが、Ｐ以上のとき、位相の分割比｛Ｐ−ＭＯＤ（ｎｂ，Ｐ）｝／Ｐとされる。
【００６５】
図３は、図１に示した実施例において、ＶＣＯ１０６の出力クロックを高速分周する分周回路（プリスケーラ）１０７をＥＣＬ（エミッタ結合論理）で構成し、ＥＣＬレベルとＣＭＯＳレベルの信号の変換を行うＥＣＬ/ＣＭＯＳインタフェース１０８を備え、図１の剰余演算回路１１０を、演算器１１１と、ラッチ１１２で構成したものである。
【００６６】
演算器１１１は、インターポレータ１２３の内分比を定める定数Ｂを、ラッチ１１２に保持されている現在の値に加算し、加算結果がＰ以上の場合、Ｐで減算し、その値をラッチ１１２に出力する。
【００６７】
制御回路１３０は、Ａカウンタ１０９の出力に基づき、インターポレータ１２３が動作するＡ分周毎に，タイミング制御信号を出力するとともに、剰余演算回路１１０からの剰余ＭＯＤ（ｎＢ，Ｐ）をデコードし、インターポレータ１２３において、ＭＯＤ（ｎＢ，Ｐ）／Ｐに対応した内分比で補間するための制御信号Ｃ（２値の並列信号）を出力する。
【００６８】
また制御回路１３０からのタイミング制御信号（あるいは図示されないパワー制御信号）に基づき、分周回路（プリスケーラ）１０７からのＰ分周出力を、位相調整回路１２０に供給するにあたり、Ａカウンタ１０９でのＡ分周ごとに規定されるタイミングから、所定の期間だけ、ゲート回路を活性化して、Ｐ分周出力を伝達するようにゲート制御し、これ以外の期間は、ＥＣＬ／ＣＭＯＳ回路１０８からのＰ分周クロックの供給を、非伝達とすることで、電力消費を制御するようにしてもよい。
【００６９】
図４は、本発明の第２の実施例の構成を示す図である。この第２の実施例では、位相調整回路１２０Ａを、三つのインターポレータ１２３、１２４、１２５で構成し、整数分周Ｎ＝Ａ×Ｐ＋Ｂのための演算回路に加えて、分数分周するための剰余演算を行う回路１１３、１１４を備え、分数分周を実現している。
【００７０】
前記した実施例と同様、インターポレータ１２３は、Ａカウンタ１０９でのＡ分周ごとに、制御信号Ｃ２に基づき、位相分割が、Ｐ分周出力の一周期の１／Ｐを単位に、Ｂ／Ｐずつ変化される。インターポレータ１２４では、Ａカウンタ１０９でのＡ分周ごとに、Ｐ分周出力の一周期の１／Ｐを単位に、Ｂ／Ｐずつ変化され、インターポレータ１２３の位相分割よりも１単位大きい値である（Ｂ＋１）／Ｐとされる。
【００７１】
インターポレータ１２３、１２４の出力信号の位相差は、Ｐ分周周期を基準として、その１／Ｐとなる。
【００７２】
インターポレータ１２５では、インターポレータ１２３、１２４の出力の位相差１／Ｐ（ＶＣＯ１０６の発振クロックの１周期相当）を、さらに、Ｍ分割したものを単位として、補間した位相の信号を出力する。インターポレータ１２５では、補間ごとに、内分比Ｃ３：Ｍ−Ｃ３のＣ３をＫ加算し、加算した値のＭの剰余で内分比を設定する。
【００７３】
演算器（ＡＬＵ）１１１と、ラッチ１１２は、Ａ分周毎に、ＭＯＤ（ｎＢ，Ｐ）を計算する。すなわち、演算器（ＡＬＵ）１１１は、Ａ分周毎に、ラッチ１１２に保持されている現在の値Ｃ２に、Ｂを加算し、加算結果がＰ以上のとき、加算結果をＰで減算した値を、余りＭＯＤ（ｎＢ，Ｐ）として、ラッチ１１２に出力する。
【００７４】
演算器（ＡＬＵ）１１３と、ラッチ１１４は、ＭＯＤ（ｎＫ，Ｍ）を構成している。演算器（ＡＬＵ）１１３は、Ａ分周毎に、ラッチ１１４に保持されている現在の値Ｃ３にＫを加算し、加算結果がＭ以上のとき、加算結果からＭを減算した値を、余りＭＯＤ（ｎＫ，Ｍ）として、ラッチ１１４に出力する。
【００７５】
制御回路１３０Ａは、Ａカウンタ１０９の出力に基づき、インターポレータ１２３が動作するＡＰ分周毎に，タイミング制御信号を出力するとともに、ＭＯＤ（ｎＢ，Ｐ）をデコードし、インターポレータ１２３、１２４の出力位相を、Ｐ分周の周期を基準に、それぞれ、Ｂ／Ｐ、（Ｂ＋１）／Ｐ加算するために制御信号Ｃ２を出力する。各インターポレータ１２３、１２４で、位相差を補間するための内分比は、それぞれ、Ｃ２：Ｐ−Ｃ２、Ｃ２＋１：Ｐ−（Ｃ２＋１）となる。
【００７６】
またＭＯＤ（ｎＫ，Ｍ）をデコードし、インターポレータ１２５の出力位相を、Ｋ／Ｍ分加算するために、制御信号Ｃ３を出力する。インターポレータ１２５で位相差を補間するための内分比は、Ｃ３：Ｍ−Ｃ３となる。
【００７７】
このように、ＶＣＯ１０６の発振周期相当の位相差を生成し、ＶＣＯ１０６の発振周期相当の位相差をインターポレータ１２５で補間することで、ＶＣＯ１０６出力のプログラマブルな分数分周を行う。
【００７８】
位相調整回路１２０Ａでは、Ｐ分周の周期の位相差を、インターポレータ１２５から出力される信号において、1/（Ｍ×Ｐ）の単位で、補間することで、ＶＣＯ１０６の発振周波数の分数分周（Ａ×Ｐ＋Ｂ＋Ｋ/Ｍ）を実現している。
【００７９】
インターポレータ１２５から出力される分数分周された信号を、位相比較回路１０３に入力することで、分数逓倍（Ａ×Ｐ＋Ｂ＋Ｋ/Ｍ）を実現し、ＶＣＯ１０６の発振周波数の周期の1/Ｍごとの位相調整を可能としている。
【００８０】
この実施例においても、分周回路１０７はＰ分周回路のみで構成される。すなわち、分数分周を実現する本実施例においても、デュアル・モジュラス・コントロール・プリスケーラは不要とされ、単純な分周回路で置き換えることができる。
【００８１】
上記した本発明の実施例では、Ｐ分周のみの構成とされ、（Ｐ＋１）分周は不要とされ、高速動作するプリスケーラの回路規模を縮減可能としており、Ｂカウンタが不要であるため、低消費電力化が可能である。
【００８２】
Ｐ分周とＰ＋１分周切替のＭＣ信号の制御が不要であり、タイミング設計を容易化している。分数分周（フラクショナル）との組み合わせが容易である。さらに、ＭＣ信号の制御が不要であることから、分周回路（プリスケーラ）１０７と制御回路１３０Ａは、別々のチップで構成しても、動作可能とされ、設計自由度を増大させている。
【００８３】
位相比較回路１０３には、ＶＣＯ１０６の出力クロック（周波数＝ｆｖｃｏ）を、常に、分周数ＡＰ＋Ｂ＋Ｋ／Ｍで分周した信号（周波数ｆｓは、ｆｖｃｏ／（ＡＰ＋Ｂ＋Ｋ／Ｍ）からなり、周波数スペクトルが基本的に単一のスペクトルの信号（インターポレータ１２３の出力信号）が入力されており、スプリアスは発生しない。
【００８４】
本発明の各実施例で用いられるインターポレータ１２３、１２４、１２５の構成の一例について説明する。以下に説明する構成は、制御信号に基づき、二つの入力信号の位相差をＰ分割した単位で、出力信号の位相を可変に設定することができ、貫通電流が抑止される構成とされ、消費電力の低減に好適とされる。
【００８５】
図５は、図１、図３等に示した本発明の一実施例におけるインターポレータ１２３の構成の一例を示す図である。図５を参照すると、このインターポレータは、第１、第２の入力端子ＩＮ１、ＩＮ２に入力される第１、第２の入力信号を入力とする否定論理積回路ＮＡＮＤ０１と、ソースが電源ＶＤＤに接続され、ドレインが内部ノードＮ３１に接続され、否定論理積回路ＮＡＮＤ０１の出力信号をゲートに入力するＰチャネルＭＯＳトランジスタＭＰ１と、内部ノードＮ３１の電位としきい値電圧の大小関係が変化した時に、出力信号の論理値をスイッチングさせるインバータＩＮＶ３と、第１、第２の入力端子ＩＮ１、ＩＮ２に入力される第１、第２の入力信号をそれぞれ入力とするインバータＩＮＶ１、ＩＮＶ２と、内部ノードＮ３１にドレインが共通接続され、ゲートが制御信号ＳＢ１−１６（Ｓ１−１６の相補信号）にそれぞれ接続される１６個のＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１16と、内部ノードＮ３１にドレインが共通接続され、ゲートが制御信号Ｓ１−１６にそれぞれ接続される１６個のＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16と、ＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１16のソースにドレインがそれぞれ接続され、ソースが定電流源Ｉ0の一端にそれぞれ接続され、ゲートがインバータＩＮＶ１の出力に共通接続されている１６個のＮチャネルＭＯＳトランジスタ（スイッチ素子）ＭＮ２１1〜ＭＮ２１16と、ＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16のソースにドレインが接続され、ソースが定電流源Ｉ0の一端にそれぞれ接続され、ゲートがインバータＩＮＶ２の出力に共通に接続されている１６個のＮチャネルＭＯＳトランジスタ（スイッチ素子）ＭＮ２２1〜ＭＮ２２16と、を備え、複数の定電流源Ｉ0の他端は電源ＶＳＳに共通接続されている。さらに内部ノードＮ３１と接地（ＧＮＤ）間には、容量Ｃが接続されている。図５において、制御信号Ｓ１−１６、その相補信号ＳＢ１−１６は、図１の制御回路１３０からインターポレータ１２３に入力される制御信号Ｃに対応している。
【００８６】
入力信号ＩＮ１で、１６並列のＮチャネルＭＯＳトランジスタのうちＮ個（ただし、Ｎは０〜１６、Ｎ＝０はオンするものがない場合であり、Ｎは制御信号Ｓ１−１６、ＳＢ１−１６で決定される）がオンし、時間Ｔ後に、入力信号ＩＮ２によって、（１６−Ｎ）個の並列のＮチャネルＭＯＳトランジスタがオンし、全体で、Ｎ＋（１６−Ｎ）＝１６個のＮチャネルＭＯＳトランジスタがオンする場合におけるタイミング差の内分の動作について説明する。
【００８７】
インターポレータにおける並列のＮチャネルＭＯＳトランジスタ１個に流れる電流はＩ（定電流源Ｉ0の電流値）であり、インバータＩＮＶ３の出力が反転するしきい値電圧をＶとして、しきい値電圧Ｖまでの電荷の変動量をＣＶとする。
【００８８】
ここで、入力信号ＩＮ１、ＩＮ２がともにＨｉｇｈレベルとされ、ＮＡＮＤ０１の出力がＬｏｗレベルとされ、ＰチャネルＭＯＳトランジスタＭＰ１を介して、内部ノードＮ３１は、電源ＶＤＤ側から充電された状態にあるものとする。この状態から、入力信号ＩＮ１、ＩＮ２がＬｏｗレベルに立ち下がる場合について説明する。
【００８９】
まずＮ＝１６の場合、制御信号ＳＢ１−１６はすべてＨｉｇｈレベル、制御信号Ｓ１−１６はすべてＬｏｗレベルとされ、入力信号ＩＮ１がＬｏｗレベルに立ち下がると、１６並列のＮチャネルＭＯＳトランジスタＭＮ２１1〜ＭＮ２１16のうち１６個がオンし、ＮチャネルＭＯＳトランジスタＭＮ２２1〜ＭＮ２２16はいずれもオフとされている。時間Ｔ後に、入力信号ＩＮ２がＬｏｗレベルに立ち下がり、インバータＩＮＶ２の出力がＨｉｇｈレベルとなった場合にも、１６個並列配置されるＮチャネルＭＯＳトランジスタＭＮ２２1〜ＭＮ２２16はオフとされる（（１６−Ｎ）＝０）。したがって、Ｎ＝１６の場合、定電流源Ｉ0の電流をＩとして、入力信号ＩＮ１がＬｏｗレベルになってから、インバータＩＮＶ３の出力が反転するまでの時間Ｔ（１６）は、次式（１）で与えられる。
【００９０】
Ｔ（16）＝ＣＶ／（16・Ｉ） …(1)
【００９１】
Ｎ＝ｎ（ｎ＜１６）の場合（ｎは制御信号Ｃで設定される）、入力信号ＩＮ１がＬｏｗレベルになってから時間Ｔ（ただし、Ｔは入力信号ＩＮ１とＩＮ２の立ち下がりエッジのタイミング差）の間、入力信号ＩＮ１の反転信号をゲートに入力とするｎ個のＮチャネルＭＯＳトランジスタＭＮ２１１〜ＭＮ２１ｎがオンし、ｎ・Ｉ・Ｔの電荷が放電され、つづいて、入力信号ＩＮ２がＬｏｗレベルとなることで、入力信号ＩＮ２の反転信号をゲートに入力とする１６−ｎ個のＮチャネルＭＯＳトランジスタＭＮ２２１〜ＭＮ２２１６−ｎがオンし、全体で、１６のＮチャネルＭＯＳトランジスタがオンし、内部ノードＮ３１に残存する電荷（ＣＶ−ｎ・Ｉ・Ｔ）を、（１６・Ｉ）で放電した時点（時間Ｔ′）で、インバータＩＮＶ３の出力が反転する（ＨｉｇｈレベルからＬｏｗレベルとなる）。時間Ｔ′は、次式（２）で与えられる。
【００９２】
Ｔ′＝（ＣＶ−ｎ・Ｉ・Ｔ）／（１６・Ｉ） …(2)
【００９３】
したがって、入力信号ＩＮ１がＬｏｗレベルになってから、インバータＩＮＶ３の出力が反転するまでの時間Ｔ（ｎ）は、次式（３）で与えられる。
【００９４】
Ｔ(n)=（ＣＶ−ｎ・Ｉ・Ｔ）／（16・Ｉ）＋Ｔ
=ＣＶ／（16・Ｉ）−（ｎ／16）Ｔ＋Ｔ
=Ｔ（16）＋（（16−ｎ）／16）・Ｔ …(3)
【００９５】
ｎの値によって、第１、第２の入力信号の位相差（タイミング差Ｔ）の１６等分を単位として、内分比ｎ：（１６−ｎ）で、該位相差を補間した出力信号が得られる。すなわち、内分比を規定する制御信号（図１の制御信号Ｃ；「重み付け信号」ともいう）の設定により、ｎを可変することで、入力信号ＩＮ１とＩＮ２の間のタイミング差を分解能１／１６で分割した任意の位相の出力信号が得られる。このようなインターポレータを「１６刻みのインターポレータ」ともいう。
【００９６】
一般に、インターポレータをＰ刻み（Ｐは任意の正整数）とする場合、ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２がそれぞれＰ個並列配置される。
【００９７】
図５に示したインターポレータは、入力信号ＩＮ１、ＩＮ２がともにＨｉｇｈレベルのとき内部ノードＮ３１が電源電位に充電され、入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベルからＬｏｗレベルへの立ち下がりの遷移に対して、内部ノードＮ３１が放電され、出力信号が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がるものであるが、これ以外に、入力信号がＬｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移に対して、出力信号が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がる構成としてもよい。入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベルからＬｏｗレベルへの立ち下がりの遷移に対して、出力信号が、ＨｉｇｈレベルからＬｏｗレベルに立ち下がる論理とするには、反転型バッファであるインバータＩＮＶ３を、正転バッファ回路とすればよい。
【００９８】
入力信号のＬｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移のエッジのタイミング差を分割して立ち上がり信号を出力する構成としたインターポレータの回路構成の一例を図６に示す。図６を参照すると、このインターポレータは、ソースが電源に接続され、ドレインが内部ノードＮ３１に接続され、第１、第２の入力端子ＩＮ１、ＩＮ２に入力される第１、第２の入力信号を入力とする論理和回路ＯＲ１の出力信号をゲートに入力するＰチャネルＭＯＳトランジスタＭＰ１と、内部ノード電位としきい値電圧の大小関係が変化した時に、出力信号の論理値をスイッチングさせるインバータ回路ＩＮＶ３と、内部ノードＮ３１にドレインが共通接続され、ゲートが制御信号ＳＢ１−１６にそれぞれ接続される１６個のＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１16と、内部ノードＮ３１にドレインが共通接続され、ゲートが制御信号Ｓ１−１６にそれぞれ接続される１６個のＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16と、ＮチャネルＭＯＳトランジスタＭＮ１１1〜ＭＮ１１16のソースにドレインが接続され、ソースが定電流源Ｉ0にそれぞれ接続され、ゲートが第１の入力端子ＩＮ１に接続される１６個のＮチャネルＭＯＳトランジスタ（スイッチ素子）ＭＮ２１1〜ＭＮ２１16と、ＮチャネルＭＯＳトランジスタＭＮ１２1〜ＭＮ１２16のソースにドレインが接続され、ソースが定電流源Ｉ0にそれぞれ接続され、ゲートが第１の入力端子ＩＮ１に接続される１６個のＮチャネルＭＯＳトランジスタ（スイッチ素子）ＭＮ２２1〜ＭＮ２２16と、を備えている。
【００９９】
図６における容量Ｃのかわりに、図７に示すように、内部ノードＮ３１と接地間に、ＮチャネルＭＯＳトランジスタよりなるスイッチ素子と容量とからなる直列回路（トランジスタＭＮ３１と容量Ｃ１、トランジスタＭＮ３２と容量Ｃ２、トランジスタＭＮ３３と容量Ｃ３、トランジスタＭＮ３４と容量Ｃ４、トランジスタＭＮ３５と容量Ｃ５）を、複数並列接続し、スイッチ素子（トランジスタＭＮ３１、ＭＮ３２、ＭＮ３３、ＭＮ３４、ＭＮ３５）の制御端子に供給する容量選択信号に基づき、スイッチ素子（トランジスタＭＮ３１、ＭＮ３２、ＭＮ３３、ＭＮ３４、ＭＮ３５）をオン、オフ制御することで、内部ノードＮ３１に付加される容量Ｃをプログラマブルに設定するようにしてもよい。
【０１００】
なお、図５、図６、図７の構成において、ＮチャネルＭＯＳトランジスタＭＮ１１、２１、ＮチャネルＭＯＳトランジスタＭＮ１２、２２の位置を逆にしてもよい。また制御信号（重み付け信号）ＳＢ１−１６を、Ｓ１−１６をインバータで反転した信号としてもよい。
【０１０１】
図４に示したインターポレータ１２３、１２４、１２５も、図５乃至図７を参照して説明したものと同様のインターポレータが用いられる。
【０１０２】
図８は、図１の位相調整回路１２０周辺の回路構成の一例を示す図であり、インターポレータ１２３を、図５、図６に示したように、１６刻みのインターポレータで構成したものである。図８に示す例では、分周回路１０７はＶＣＯ発振周波数を１６分周し、分周信号ＩＮ１を出力するものとする。
【０１０３】
制御回路１３０では、Ａカウンタ１０９のカウント出力と、演算器１１１での累算結果（ラッチ１１２の出力）に基づき、インターポレータ１２３に供給する制御信号に生成するとともに、ＡＰ分周期間毎に、所定のタイミングで、タイミング制御信号（Timing Control Signal）ＷＩＥをアクティブ状態として、Ｄ型フリップフロップ１２１のデータ入力端子に出力する。
【０１０４】
制御回路１３０のデコーダ１１５は、Ｃ＝ＭＯＤ（ｎＢ，Ｐ）をデコードし、内分比を定める、例えば１６ビット並列の制御信号Ｓ１−１６とその反転信号ＳＢ１−１６を生成してインターポレータ１２３に出力する。インターポレータ１２３が１６刻みとされ、Ｂを３とした場合、インターポレータ１２３の内分比Ｃ：Ｐ−Ｃは、順次、０：１６、３：１３、６：１０、９：７、１２：４、１５：１、２：１４、５：１１、８：８、１１：５、１４：２、１：１５、４：１２、７：９、１０：６、１３：３、０：１６と変化し、デコーダ１１５は、例えば「３」を、"000000000000111”に変換する。
【０１０５】
図９を参照すると、制御回路１３０は、図９の−３２発目のＶＣＯ出力クロックに相当する信号ＩＮ１（図８のＥＣＬ/ＣＭＯＳインターフェース１０８の出力信号）の立ち上がりでタイミングコントロール信号ＷＩＥをアクティブとし、約１０００発目に相当する信号ＩＮ１で信号ＷＩＥをインアクティブとする。Ｈｉｇｈレベルの信号ＷＩＥをデータ入力端子に入力するＤ型フリップフロップ１２１では、−１６発目のＶＣＯ出力クロックに相当する信号ＩＮ１の立ち上がりで、信号ＷＩＥをラッチ出力して信号Ａを出力し、Ｄ型フリップフロップ１２１の出力Ａを入力とするＤ型フリップフロップ１２２では、−１６発目のＶＣＯ出力クロックに相当する信号ＩＮ１の立ち上がりでラッチして信号Ｂを出力する。
インターポレータ１２３は、信号Ａ、Ｂのタイミング差（Ｄ型フリップフロップ１２１、１２２で生成され、分周回路１０７で１６分周された周期に相当する）を、デコーダ１１５より供給される制御信号Ｓ１−１６、ＳＢ１−１６の値で規定される内分比で補間した位相の信号ＯＵＴを生成して出力する。
【０１０６】
インターポレータ１２３は、Ａカウンタ１０９でのＡ分周ごとに動作して信号ＯＵＴを出力する。このため、デコーダ１１５からインターポレータ１２３への制御信号の設定は、インターポレータ１２３が動作しない時に行われる。
【０１０７】
次に、本発明の実施例の制御回路１３０（１３０Ａ）における、位相調整回路１２０（１２０Ａ）のインターポレータに対する制御信号の生成過程について詳細に説明する。
【０１０８】
［１］ 整数分周Ｎ＝ＡＰ＋Ｂの場合：
図１０は、図１に示した制御回路１３０の制御動作を説明するための図である。図１０において、図１に示した剰余演算回路１１０は、制御回路１３０に含まれているものとする。
【０１０９】
図１０において、分周回路（プリスケーラ）１０７は、反転出力端子の出力をデータ入力端子に帰還させ、クロック入力端子に前段のＤ型フリップフロップのデータ出力端子の出力が入力され、２分周回路を構成するＤ型フリップフロップ１２、１３、１４、１５と、反転出力端子の出力をデータ入力端子に帰還させ、クロック入力端子にＶＣＯ１０６の出力クロックが入力され、２分周回路を構成するＤ型フリップフロップ１１を備えて構成されている。
【０１１０】
制御回路１３０から出力されるタイミング制御信号ＷＩＥは、分周回路１０７の分周出力とともにＡＮＤ回路１３１に入力され、タイミング制御信号ＷＩＥがＨｉｇｈレベルのときにのみ、分周回路１０７のＰ分周出力が、ＡＮＤ回路１３１を介して、位相調整回路１２０のＤ型フリップフロップ１２１、１２２のクロック入力端子に入力される構成とされている。タイミング制御信号ＷＩＥがＬｏｗレベルのとき、ＡＮＤ回路１３１は、Ｌｏｗレベルを出力し、分周回路１０７のＰ分周出力は、位相調整回路１２０のＤ型フリップフロップ１２１、１２２に伝達されない。すなわち、Ｄ型フリップフロップ１２１、１２２にクロックは供給されず、インターポレータ１２３も動作せず、低消費電力化を図っている。なお、図１０では、図２のＥＣＬ／ＣＭＯＳインタフェース１０８は省略されている。
【０１１１】
分周回路１０７と位相調整回路１２０で構成される主分周器の出力信号の周期（分周数）が a×P＋ｂ（ただし、余りｂ<P ）であるのに対し、Ａカウンタ１０９の出力周期は、a×P または、（a＋１）×Pである。
【０１１２】
この実施例では、インターポレータ１２３において、その出力信号の周期を、ａ×Pよりも、余りｂ分だけ、分周回路（プリスケーラ）１０７出力の１周期を長くすることで、ａ×P＋ｂ分周を実現している。Ａカウンタ１０９でのａ分周ごとに、分周回路１０７の出力を、インターポレータ１２３で、内分比ｂ/Pの位相を加えた信号を出力することで、位相の調整を行っており、インターポレータ１２３の出力信号の位相のa分周ごとの関係を表すと、次式（４）のようになる。
【０１１３】
Ci=MOD(Ci-1＋b,P)
a'=a+1, if Ci-1＋b ≧P
a'=a, if Ci-1＋b ＜P
…(4)
【０１１４】
上式（４）において、Ci=MOD(Ci-1＋b,P)は内分比、Ci-1は前の周期（前の補間動作時）の内分比、a'はＡカウンタ１０９の分周数である。
【０１１５】
MOD(ｐ，ｑ)はｐをｑで割った余りｒを表す演算子であり、図１の剰余演算回路１１０（図３の演算回路１１１、ラッチ１１２）等に対応している。この場合、図３のラッチ１１２には、内分比の前回の値Ci-1が格納され、図３の演算回路１１１に入力されるＢはbに対応し、ラッチ１１２に保持されている値Ci-1にｂを加えた値をＰで割った余りMOD(Ci-1＋b,P)が、内分比の今回の値Ciとしてラッチ１１２に保持され、内分比の今回の値Ciがインターポレータ１２３に制御信号Ｃとして供給される。
【０１１６】
第１、第２の入力信号の位相差をＰ刻みで分割するインターポレータ１２３の内分比は、Ci：（P- Ci） となり、a'分周（１周期）ごとに、内分比の前の値Ci-1にｂが加えられ、加算結果をPで割った剰余が今回の値Ciとなる。内分比の前の値Ci-1にｂを加えた値Ci-1＋bが、分周回路１０７の分周数Ｐより大きい場合、制御回路１３０は、Ａカウンタ１０９の分周数aに１を加えた値を設定し、Ａカウンタ１０９では、a+1分周し、その周期を、もとのa分周の場合の１周期よりも大きくする。
【０１１７】
前の位相比Ci-1にｂを加えた値 Ci-1＋bが分周回路１０７の分周数Pより小さい場合、Ａカウンタ１０９の分周数はそのままaとし、主分周器の周期は、ａ×Ｐよりも大とされる。
【０１１８】
インターポレータ１２３で位相の補間を行う度に出力される信号の周期は、次式（５）、（６）で与えられる。
【０１１９】
Ci-1＋b ≧P の場合、
｛（a＋１）P＋（Ci /P）P｝-（Ci-1/P）P
= （a＋１）P +（ Ci-1＋b - P）/P）P
-（ Ci-1/P）P
= ａＰ＋ｂ …(5)
【０１２０】
Ci-1＋b ＜Pの場合、
｛aP＋（Ci /P）P｝-（Ci-1/P）P
= aP +（ Ci-1＋b）/P）P -（Ci-1/P）P
= ａＰ＋ｂ …(6)
【０１２１】
以上の制御動作により、常に、インターポレータ１２３の出力信号の周期は、aP＋ｂとなり、任意の分周数を実現出来る。この場合、分周回路１０７の出力周期はインターポレータ１２３でＰ等分される。
【０１２２】
［２］ 分数分周Ｎ＝ＡＰ＋Ｂ＋Ｋ／Ｍの場合：
次に、分数分周について説明する。分周回路（プリスケーラ）１０７のＰ分周出力の一周期に対して、インターポレータ１２３で補間出力される信号の位相の更新の単位は、ｂ／Ｐ（ただし、ｂは、Ｐより小さい正整数）である。
【０１２３】
このｂに、Ｋ／Ｍを加えて、ｂ＋Ｋ／Ｍ（Ｍ，Ｋは、ともに正整数である。ただし、Ｋ<Ｍ ）とすると、インターポレータ１２３で補間出力される信号の位相の更新の単位（補間出力される信号の今回の位相と前回の位相との差）は、
（ｂ＋Ｋ／Ｍ）/Ｐ＝（ｂ×Ｐ＋Ｋ）/（Ｐ×Ｍ）となる。
【０１２４】
この場合、インターポレータ１２３の出力信号の周期は、
a×P＋ｂ＋Ｋ／Ｍ （ただし、 ｂ<P 、Ｋ<Ｍ ）
である。Ａカウンタ１０９の出力周期は、a×P または、（a＋１）×P である。
【０１２５】
この実施例では、インターポレータ１２３において、補間動作を行う周期ごとに、その出力信号を、a×Pよりも、ｂ＋Ｋ／Ｍ分だけ、分周回路（プリスケーラ）１０７の出力の１周期を長くすることで、a×P＋ｂ＋Ｋ／Ｍ 分周を実現している。このために、Ａカウンタ１０９でのa分周ごとに、分周回路（プリスケーラ）１０７の出力を入力とするインターポレータ１２３の内分比に、（ｂＰ＋Ｋ）を加える補正を行う。すなわち、インターポレータ１２３の補間時の位相の更新ステップは、（ｂＰ＋Ｋ）／（Ｐ×Ｍ）である。インターポレータ１２３で位相の補間を行うごとの出力信号の周期は、次式（７）で与えられる。なお、ｂＭ、ＰＭは、ｂ×Ｍ、Ｐ×Ｍを表している。
【０１２６】
Ｃ１i=MOD(C１i-1＋bＭ＋Ｋ、PＭ)
a'=a+1, if C１i-1＋bＭ＋Ｋ ≧PＭ
a'=a, if C１i-1＋bＭ＋Ｋ ＜PＭ
…(7)
【０１２７】
ここで Ci=MOD(C１i-1＋bＭ＋Ｋ、PＭ)は内分比、C１i-1は前の周期の内分比、 a'は、Ａカウンタ１０９の分周数である。
【０１２８】
図１０を参照して、分数分周の動作について説明する。インターポレータ１２３の内分比は、C１i：（P- C１i）となり、１周期ごと（補間動作を行うa'分周ごと）に、内分比の前の値C１i-1に、b×Ｍ＋Ｋが加えられ、その加えた結果をＰ×Ｍで割った剰余がC１iとなる。
【０１２９】
内分比の前の値C１i-1に、b×Ｍ＋Ｋを加えた値 C１i-1＋b×Ｍ＋Ｋが、分周回路１０７の分周数ＰにＭを掛けた値、Ｍ×Pより大きい場合、分周回路１０９の分周数aに１を加え、その周期を、もとの分周数aの場合の１周期よりも大きくする。
【０１３０】
内分比の前の値C１i-1に、bＭ＋Ｋを加えた値C１i-1＋bＭ＋Ｋが、分周回路１０７の分周数Pより大きい場合、分周回路１０９の分周数はそのままaとする。インターポレータ１２３で位相の補間を行う度に出力される信号の周期は、次式（８）、（９）で与えられる。なお、式中、aP、（a＋１）P、ｂＭ、ＰＭは、a×P、（a＋１）×P、ｂ×Ｍ、Ｐ×Ｍをそれぞれ表している。
【０１３１】
C１i-1＋bＭ＋Ｋ ≧PＭの場合
｛（a＋１）P＋（C１i /PM）P｝-（C１i-1/PM）P
=｛（a＋１）P＋（（C１i-1＋bＭ＋Ｋ−PM）/PM）P｝
-（C１i-1/PM）P
= ａＰ＋ｂ＋Ｋ／Ｍ …(8)
【０１３２】
C１i-1＋bＭ＋Ｋ ＜PＭの場合、
｛aP＋（Ci /PM）P｝-（Ci-1/PM）P
=｛aP＋（（C１i-1＋bＭ＋Ｋ）/PM）P｝-（C１i-1/PM）P
= ａＰ＋ｂ＋Ｋ／Ｍ …（9）
【０１３３】
これにより、常に、インターポレータ１２３の出力信号の周期は、aP＋ｂ＋Ｋ／Ｍとなり、任意の分数分周数を実現出来る。
【０１３４】
この場合、分周回路１０７の出力周期は、インターポレータ１２３でＰ×Ｍ等分される。インターポレータとしては、貫通電流抑止型の例えば図５乃至図７等に示したものが用いられるが、内分比が正確に実現できるものであれば、その回路構成は、他の構成であってもよい。
【０１３５】
一つのインターポレータで、位相差をＰ×Ｍ等分する必要があり（Ｐ×Ｍ刻みとする）、インターポレータの回路規模が大きくなる。例えば図５において、並列配置されるＮチャネルＭＯＳトランジスタ１１、１２、２１、２２をそれぞれ、Ｐ×Ｍ個ずつ設ける必要があり、回路規模が増大し、制御信号（Ｓ１−１６、ＳＢ１−１６）も２×Ｐ×Ｍ本配線する必要があり、デコーダ（図８の１１５）の回路規模も増大する。
【０１３６】
［３］ 分数分周Ｎ＝ＡＰ＋Ｂ＋Ｋ／Ｍの場合：
位相調整回路１２０のインターポレータを、図１１に示すように２段構成にすることで、回路規模を縮減できる。図１１に示した構成は、図４に示した実施例の構成に対応しており、内分比が、Ｐ分周周期の位相差を内分比Ｃ２ｉ、Ｃ２ｉ＋１で内分した位相の出力信号を出力する第１、第２のインターポレータ１２３、１２４と、第１、第２のインターポレータ１２３、１２４の出力信号の位相差１／Ｐを内分比Ｃ３ｉ（位相差の分割数はＭ）で内分した位相の出力信号を出力する第３のインターポレータ１２５を備えている。
【０１３７】
図１１のインターポレータ２段の位相調整回路１２０Ａで補間出力される信号の位相の更新の単位（補間出力される信号の今回の位相と前回の位相との差）は、（ｂ＋Ｋ／Ｍ）/Ｐ＝（ｂ×Ｐ＋Ｋ）/（Ｐ×Ｍ）となる。
【０１３８】
この場合、位相調整回路１２０Ａの出力信号の周期、Ａカウンタ１０９の出力周期も、図１０を参照して説明した分数分周のものと等しい。すなわち、第３のインターポレータ１２５の出力信号の周期は、
a×P＋ｂ＋Ｋ／Ｍ （ ｂ<P 、Ｋ<Ｍ ）
であるのに対し、Ａカウンタ１０９の出力周期は、
a×P または、（a＋１）×Pである。
【０１３９】
第３のインターポレータ１２５の出力信号の周期ごとに、a×Pよりも、ｂ＋Ｋ／Ｍ分だけ、分周回路１０７の出力の１周期を常に長くすることで、a×P＋ｂ＋Ｋ／Ｍ 分周を実現している。このため、Ａカウンタ１０９でのa分周ごとに、分周回路１０７のＰ分周出力を、インターポレータで、内分比（ｂＰ＋Ｋ）/（Ｐ×Ｍ）の位相を加える補正を行う。その位相比の関係を式で表すと次式（１０）のようになる。
【０１４０】
Ｃ１i=MOD(C１i-1＋bＭ＋Ｋ、PＭ)
a'=a+1, if C１i-1＋bＭ＋Ｋ ≧PＭ
a'=a, if C１i-1＋bＭ＋Ｋ ＜PＭ
…(10)
【０１４１】
ここで Ci=MOD(C１i-1＋bＭ＋Ｋ、PＭ)は内分比、C１i-1は前の周期の内分比、a'はＡカウンタ１０９の分周数である。
【０１４２】
インターポレータを２段の構成とした位相調整回路１２０Ａは、Ｐ分周周期をＰ等分するインターポレータと、Ｍ等分するインターポレータから構成され、初段のインターポレータでＰ等分する場合，次段のインターポレータでは、Ｍ等分される。
【０１４３】
初段はインターポレータ１２３、１２４の２並列構成になり、それぞれ内分比は、Ｃ２i ：Ｐ−Ｃ２i と、（Ｃ２i＋１）：Ｐ−（Ｃ２i＋１） となる（ただし、 0<Ｃ２i <（P-1））。次段のインターポレータ１２５の内分比は、Ｃ３i
：Ｍ−Ｃ３i （ただし、 0<Ｃ３i <Ｍ）となる。
【０１４４】
ここで、Ｃ２iは、C１iをＭで割った整数、Ｃ３iは、C１iをＭで割った余りである。すなわち、
C2i=INT(C１i/Ｍ)
C3i=MOD(C１i、Ｍ)
…(11)
となる。
【０１４５】
この回路の動作を説明すると、位相調整回路１２０Ａ全体の内分比は、C１i：（P- C１i）となり、１周期ごとに、内分比の前の値C１i-1に、b×Ｍ＋Ｋが加えられ、その加えた結果を、Ｐ×Ｍで割った剰余が、C１i となる。
【０１４６】
ここで、内分比の前の値C１i-1に、b×Ｍ＋Ｋを加えた値 C１i-1＋b×Ｍ＋Ｋが、分周回路１０７の分周数ＰにＭを掛けた値、Ｐ×Ｍより大きい場合、Ａカウンタ１０９の分周数aに１を加え、(a+1)分周とする。内分比の前の値C１i-1にb×Ｍ＋Ｋを加えた値C１i-1＋b×Ｍ＋Ｋが分周回路１０７の分周数Pより大きい場合、Ａカウンタ１０９の分周数はそのままaとする。
【０１４７】
このC１iを、Ｍで割った商C２iと、剰余C３iを求め、分周回路１０７のＰ分周出力の連続する２パルスから、分周回路１０７のＰ分周出力の１周期分の位相差（P/fVCO）を有する２つの信号（Ｄ型フリップフロップ１２１、１２２より出力される）を、２つのインターポレータ１２３、１２４で、それぞれ、内分比 C２i：P−C２iと、C２i＋１：P−（C２i+１）で補間した信号を得る。
【０１４８】
内分比C２i、C２i＋１の２つのインターポレータ１２３、１２４の出力の位相差は、分周回路１０７の一周期分の位相差（＝P/fVCO）の１/P、すなわち1/fVCOの位相差となる。この位相差の二つの信号を入力するインターポレータ１２５の内分比を、C３i：Ｍ−C３iとし、インターポレータ１２５から、位相差1/fVCOを、内分比 C３i：Ｍ−C３iで補間した出力信号C3OUTが出力される。
【０１４９】
初段のインターポレータ、次段のインターポレータをあわせて形成される分周回路に対する内分比は、初段で（C２i/P）、次段で（C３i/PM）となる。ここで、Ｃ２i=INT(C１i/Ｍ)、Ｃ３i=MOD(C１i、Ｍ) より、次式（１２）がなりたつ。
【０１５０】
（C２i/P）＋（C３i/PM）
＝（INT(C１i/Ｍ)/P）＋（MOD(C１i、Ｍ)/PM）
＝｛（INT(C１i/Ｍ)）＋（MOD(C１i、Ｍ)/M）｝/P
＝（C１i/Ｍ) /P
＝C１i/ＭP
…(12)
【０１５１】
従って、インターポレータ１２５の出力信号Ｃ３ＯＵＴの周期は、［２］の場合と等しく、次式（１３）、（１４）で表される。なお、式中、aP、（a＋１）P、ｂＭ、ＰＭは、a×P、（a＋１）×P、ｂ×Ｍ、Ｐ×Ｍをそれぞれ表している。
【０１５２】
C１i-1＋bＭ＋Ｋ ≧PＭの場合、
｛（a＋１）P＋（C１i /PM）P｝−（C１i-1/PM）P
= ａＰ＋ｂ＋Ｋ／Ｍ …(13)
【０１５３】
C１i-1＋bＭ＋Ｋ ＜PＭの場合、
｛aP＋（Ci /PM）P｝-（Ci-1/PM）P
= ａＰ＋ｂ＋Ｋ／Ｍ …(14)
【０１５４】
したがって、インターポレータ１２５の出力の周期は、常に、a×P＋ｂ＋Ｋ／Ｍとなり、任意の分数分周数を実現出来る。この場合、分周回路１０７の出力周期は、インターポレータで、ＰＭ等分される。この構成で利用可能なインターポレータは、例えば図５乃至図７に示したものが用いられるが、内分比が正確に実現できるものであれば、回路構成は、他の構成であってもよい。
【０１５５】
［４］ 分数分周の場合：
図１１では、インターポレータを２段に階層化することで、インターポレータのサイズを縮小したが、制御回路１３０Ａは大きくなる。そこで、この実施例は、インターポレータの制御回路をインターポレータと同様に階層化し、回路規模を小さくする。図１２は、この実施例の構成を示す図であり、制御回路１３０Ｂは、２段構成のインターポレータに対応して、２段構成とされている。
【０１５６】
図１２のインターポレータ２段の位相調整回路１２０Ｂで補間出力される信号の位相の更新の単位（補間出力される信号の今回の位相と前回の位相との差）は、（ｂ＋Ｋ／Ｍ）/Ｐ＝（ｂ×Ｐ＋Ｋ）/（Ｐ×Ｍ）となる。
【０１５７】
位相調整回路１２０Ｂの出力信号の周期は、
a×P＋ｂ＋Ｋ／Ｍ （ ｂ<P 、Ｋ<Ｍ ）であるのに対し、Ａカウンタ１０９の出力周期 a×P または、（a＋１）×P である。
【０１５８】
位相調整回路１２０Ｂの出力信号の周期ごとに、a×Pより、ｂ＋Ｋ／Ｍ分だけ、分周回路１０７の分周出力の１周期を常に長くすることで、a×P＋ｂ＋Ｋ／Ｍ分周を実現している。このため、a分周ごとに、分周回路１０７のＰ分周出力の周期を、インターポレータで内分比（ｂ×Ｐ＋Ｋ）/ＰＭで内分した位相を加える。以上は、上記した［２］、［３］と同じである。
【０１５９】
この実施例では、制御回路１３０Ｂの構成を、インターポレータの２段構成に対応させている。制御回路１３０Ｂにおける内分比の制御を、式であらわすと、次式（１５）、（１６）で表される。
【０１６０】
C4i=MOD(C4i-1＋K、M)
b'=b+1, if C4i-1＋K ≧M
b'=b, if C4i-1＋K ＜M
…(15)
【０１６１】
C5i=MOD(C5i-1＋b'、P)
a'=a+1, if C5i-1＋b' ≧ P
a'=a, if C5i-1＋b' ＜ P
…(16)
【０１６２】
上式（１６）は、制御回路１３０Ｂの第１の構成に対応しており、初段の２並列のインターポレータ１２３、１２４の内分比は、それぞれ、
C5i ：P- C5i
C5i ＋１：P- （C5i + 1）
上式（１５）は、制御回路１３０Ｂの第２の構成に対応しており、二段目のインターポレータ１２５の内分比は、
C４i ：M- C４i
となる。
【０１６３】
従って、位相調整回路１２０Ｂの出力周期（i番目の信号とi-1番目の信号の周期）は、次式（１７）で表される。なお、以下の各式中、aP、（a＋１）P、ｂＭ、ＰＭは、a×P、（a＋１）×P、ｂ×Ｍ、Ｐ×Ｍをそれぞれ表し、「・」は乗算「X」を表している。
【０１６４】
C4i-1＋K ≧M、 C5i-1＋b' ≧ P の場合、MOD()演算を、通常の演算に戻す際に、（a＋１）はaになり、b+1はｂになることから、
｛（a＋１）P＋（C5i /P）P＋（C4i/PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
=｛（a＋１）P＋（MOD(C5i-1＋b+1、P) /P）P
＋（MOD(C4i-1＋K、M) /PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
= aP
+ P・(C5i-1＋b）/P
+ P・（C4i-1＋K/PM）
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
= aP + b + K/M …(17)
【０１６５】
C4i-1＋K ≧M、 C5i-1＋b' ＜ P の場合、MOD( )を通常の割り算に戻す際にb+1は、ｂになるので、位相調整回路１２０Ｂの出力周期（i番目の信号とi-1番目の信号の周期）は、次式（１８）で表される。
【０１６６】
｛aP＋（C5i /P）P＋（C4i /PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
= ｛ａP＋（MOD(C5i-1＋b+1、P) /P）P
＋（MOD(C4i-1＋K、M) /PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
= aP
+ P・(C5i-1＋b）/P
+ P・（C4i-1＋K/PM）
-｛（C5i-1/P）P＋（C4i-1P/M）P｝
= aP + b + K/M …(18)
【０１６７】
C4i-1＋K ＜M、 C5i-1＋b' ≧ P の場合、MOD( )を通常の割り算に戻す際に a+1は、aになるので、位相調整回路１２０Ｂの出力周期（i番目の信号とi-1番目の信号の周期）は、次式（１９）で表される。
【０１６８】
｛（a＋１）P＋（C5i /P）P＋（C4i /PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
=｛（a＋１）P＋（MOD(C5i-1＋b、P) /P）P
＋（MOD(C4i-1＋K、M) /PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
= aP
+ P・(C5i-1＋b）/P
+ P・（C4i-1＋K/PM）
-｛（C5i-1/P）P＋（C4i-1/M）P｝
= aP + b + K/M …(19)
【０１６９】
C4i-1＋K ＜M、 C5i-1＋b' ＜ P の場合、位相調整回路１２０Ｂの出力周期（i番目の信号とi-1番目の信号の周期）は、次式（２０）で表される。
【０１７０】
｛aP＋（C5i /P）P＋（C4i /PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
= ｛aP＋（MOD(C5i-1＋b、P) /P）P
＋（MOD(C4i-1＋K、M) /PM）P｝
-｛（C5i-1/P）P＋（C4i-1/PM）P｝
= aP ＋ P・(C5i-1＋b）/P
+ P・（C4i-1＋K/PM）
-｛（C5i-1/P）P＋（C4i-1P/M）P｝
= aP + b + K/M …(20)
【０１７１】
以上、全ての組み合わせにおいて、位相調整回路１２０Ｂの出力周期は、
a×P + b + k/M となり、
任意の分数分周数を実現することができる。
【０１７２】
この場合、プリスケーラ１０７の出力周期は、位相調整回路１２０ＢのインターポレータによってＰＭ等分される。この構成で利用可能なインターポレータは、例えば図５乃至図７に示した構成のものが用いられるが、内分比が正確に実現出来れば、その回路構成は、他の構成であってもよい。
【０１７３】
上記各実施例において、インターポレータの内分比を設定する制御回路１３０での演算の動作タイミングについて説明する。プリスケーラ１０７の高速分周出力を、Ａカウンタ１０９でＡ分周する期間（ＶＣＯ１０６の出力クロックの周期（1/ｆvco）を単位としてＡ×Ｐ期間）において、インターポレータを動作させるのは、そのうち、Ｐ分周出力の１周期期間のみであり、それ以外は、インターポレータは、動作しない。そこで、上記各実施例においては、図１３に示すように、インターポレータが補間動作しない、任意サイクルで、制御回路を動作させてよいことになる。図１３において、タイミング制御信号ＷＩＥは、制御回路１３０から出力され（図１０等参照）、このタイミング制御信号ＷＩＥがＨｉｇｈレベルのとき、プリスケーラ１０７（図１０参照）のＰ分周出力は、ＡＮＤ回路１３１を通過して、Ｄ型フリップフロップ１２１、１２２のクロック入力端子に入力され、Ｄ型フリップフロップ１２１、１２２のデータ出力端子から出力される二つの信号の位相差を、インターポレータ１２３で補間して出力する。これが、インターポレータ１２３の動作期間である。Ａカウンタ１０９のａ分周のサイクル中、インターポレータ１２３の動作期間以外の任意のタイミングで、制御回路１３０（図１０参照）が演算動作し、次の補間動作の内分比を規定する制御信号をインターポレータ１２３に出力する。
【０１７４】
上記の構成とされた本発明の実施例によれば、分周回路１０７を、単純なトグル回路のカスケード接続とし、その出力を内分することで、従来のモジュラスコントロールプリスケーラと同等の動作を得る。
【０１７５】
またプリスケーラ１０７の高速分周出力を、Ａカウンタ１０９でＡ分周する期間に、１度だけ、インターポレータ１２３（１２４、１２５）および制御回路１３０（１３０Ａ、１３０Ｂ）が動作する構成とされており、消費電力を低減する。
【０１７６】
プリスケーラ１０７は、トグル回路を縦続接続して構成されており、従来のモジュラスコントロール・プリスケーラと比較して、回路素子数を縮減しており、高速、低消費電力で動作可能とされている。
【０１７７】
さらに、本発明の一実施例においては、インターポレータの内分比の調整により、分数分周も、整数分周と同一の動作サイクルで実現することができる。
【０１７８】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみに限定されるものでなく、特許請求の範囲の各請求項の範囲内で当業者であれば、なし得るであろう、各種変形、修正を含むことは勿論である。
【０１７９】
【発明の効果】
以上説明したように、本発明によれば、第１の分周回路のＰ分周出力をＡ分周する第２の分周回路と、Ａ分周ごとに、Ｐ分周出力の一周期相当の位相を分数で分割した位相の信号を出力するインターポレータを備え、整数分周Ａ×Ｐ＋Ｂ、分数分周Ａ×Ｐ＋Ｂ＋Ｋ／Ｍを実現しており、二つの分周（ＰとＰ＋１）のプリスケーラ、二組のカウンタを備えた構成と比べて、高速動作させる回路の素子数を縮減し、消費電力を低減している。また本発明によれば、プログラマブルカウンタも一つでよく、消費電力を低減している。
【０１８０】
本発明によれば、第１の分周回路のＰ分周出力をＡ分周する期間に１度だけ、インターポレータおよび制御回路が動作する構成とされており、消費電力を低減している。
【０１８１】
本発明によれば、二つの分周（ＰとＰ＋１）のプリスケーラの分周数を変えるためのモジュラスコントロール信号を不要とし、タイミング制御を容易化し、プリスケーラと制御回路とを別チップで構成することも可能とされ、設計自由度を増大させている。
【図面の簡単な説明】
【図１】本発明の第１の実施例の基本構成を示す図である。
【図２】本発明の第１の実施例の動作を説明するための図である。
【図３】本発明の第１の実施例の構成を示す図である。
【図４】本発明の第２の実施例の構成を示す図である。
【図５】本発明の実施例で用いられるインターポレータの構成を示す図である。
【図６】本発明の実施例で用いられるインターポレータの構成を示す図である。
【図７】本発明の実施例で用いられるインターポレータの構成を示す図である。
【図８】本発明の第１の実施例の構成を示す図である。
【図９】本発明の第１の実施例のタイミング動作を説明する図である。
【図１０】本発明の第１の実施例の制御回路の動作を説明する図である。
【図１１】本発明の第２の実施例の制御回路の動作を説明する図である。
【図１２】本発明の第３の実施例の制御回路の動作を説明する図である。
【図１３】本発明の実施例におけるインターポレータの制御の動作を説明する図である。
【図１４】パルススワロー可変分周回路を備えたＰＬＬ回路の構成を示す図である。
【図１５】図のプリスケーラ部分の構成を示す図である。
【符号の説明】
２１、２６、２８ ＯＲ回路
２２、２３、２４、２５、２７、２９、３０ Ｄ型フリップフロップ
１００ 温度補償水晶発振器
１０１ 増幅器
１０２ リファレンス分周回路
１０３ 位相比較回路
１０４ チャージポンプ
１０５ ループフィルタ（低域通過フィルタ）
１０６ 電圧制御発振器
１０７ 分周回路（プリスケーラ）
１０８ ＥＣＬ／ＣＭＯＳインタフェース
１０９ Ａカウンタ
１１０ 演算回路
１１１ 演算器
１１２ ラッチ
１１３ 演算器
１１４ ラッチ
１１５ デコーダ
１２０、１２０Ａ、１２０Ｂ 位相調整回路
１２１、１２２ Ｄ型フリップフロップ
１２３、１２４、１２５ インターポレータ
１３０、１３０Ａ、１３０Ｂ 制御回路
１３１ ＡＮＤ回路
２００ 温度補償水晶発振器
２０１ 増幅器
２０２ リファレンス分周回路
２０３ 位相比較回路
２０４ チャージポンプ
２０５ ループフィルタ（低域通過フィルタ）
２０６ 電圧制御発振器
２０７ プリスケーラ
２０９ Ａカウンタ
２１０ Ｂカウンタ
２１３ 制御回路
Claims (29)
- 入力信号の周波数を第１の値Ｐ（ただし、Ｐは正整数）で分周する第１の分周回路と、
前記第１の分周回路のＰ分周出力を第２の値Ａ（ただし、Ａは正整数）で分周する第２の分周回路と、
前記第２の分周回路でのＡ分周ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する回路と、
前記二つの信号を入力とし、入力される制御信号で設定される内分比に従い、入力した前記二つの信号の位相差を補間した位相の出力信号を生成して出力するインターポレータと、を備え、
前記インターポレータは、前記位相差の分割数をＰとし、
前記内分比に従い、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ分割した単位の所定倍の位相の信号が前記インターポレータから出力され、
前記第２の分周回路でのＡ分周ごとに、前記インターポレータの内分比を、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ分割した単位のＢ倍（ただし、ＢはＰより小の正整数）だけ、加算もしくは減算する手段を備え、
前記インターポレータから、前記入力信号の周波数を、分周数Ａ×Ｐ＋Ｂで分周した出力信号が出力される、ことを特徴とする可変分周回路。 - 前記インターポレータの内分比Ｃ１：Ｐ−Ｃ１について、前記第２の分周回路によるＡ分周ごとに、前記内分比の前回の値Ｃ１にＢを加算し、該加算結果をＰで割った余り（剰余）を出力する演算回路を備え、
前記インターポレータの内分比の値Ｃ１には、前記演算回路から出力される剰余を前記制御信号により設定し、
前記内分比の前回の値Ｃ１にＢを加算した加算結果がＰ以上であるときには、前記第２の分周回路の分周数Ａに１を加え、（Ａ＋１）分周とする、制御を行う制御回路を備えている、ことを特徴とする請求項１記載の可変分周回路。 - 入力信号の周波数を第１の値Ｐ（ただし、Ｐは正整数）で分周する第１の分周回路と、
前記第１の分周回路のＰ分周出力を第２の値Ａ（ただし、Ａは正整数）で分周する第２の分周回路と、
前記第２の分周回路でのＡ分周ごとに前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する回路と、
前記二つの信号を入力とし、入力される制御信号で設定される内分比に従い、入力した前記二つの信号の位相差を補間した位相の出力信号を生成して出力するインターポレータと、
を備え、
前記インターポレータの前記位相差の分割数を、Ｐ×Ｍ（ただし、Ｍは所定の正整数）とし、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ×Ｍ分割した単位の所定倍の位相の出力信号が前記インターポレータから出力され、
前記第２の分周回路でのＡ分周ごとに、前記インターポレータの内分比Ｃ１：Ｐ−Ｃ１の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋ（ただし、Ｋは、Ｍより小の所定の正整数）が加算され、前記加算結果をＰ×Ｍで割った剰余を、前記インターポレータの内分比の今回の値Ｃ１とし、
前記インターポレータの内分比の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋを加えた値が、Ｐ×Ｍ以上の場合には、前記第２の分周回路の分周数に１を加え、（Ａ＋１）分周とする、制御を行う制御回路を備え、
前記インターポレータから、前記入力信号の周波数を、分周数がＡ×Ｐ＋Ｂ＋Ｋ／Ｍで分周した出力信号が出力される、ことを特徴とする可変分周回路。 - 前記インターポレータが、前記二つの信号を入力とし、入力される制御信号で設定される内分比に従い、前記二つの信号の位相差を補間した位相の出力信号を生成する第１、及び第２のインターポレータと、
前記第１、及び第２のインターポレータの出力を入力し、入力される制御信号で設定される内分比に従い、前記入力した二つの信号の位相差を補間した位相の出力信号を生成する第３のインターポレータと、
を備えている、ことを特徴とする請求項３記載の可変分周回路。 - 入力信号の周波数を第１の値Ｐ（ただし、Ｐは正整数）で分周する第１の分周回路と、
前記第１の分周回路のＰ分周出力を第２の値Ａ（ただし、Ａは正整数）分周する第２の分周回路と、
前記第２の分周回路でのＡ分周ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する回路と、
前記二つの信号を入力とし、入力される制御信号でそれぞれ設定される内分比に従い、前記二つの信号の前記位相差を補間した位相の出力信号をそれぞれ生成して出力する第１、及び第２のインターポレータと、
前記第１、及び第２のインターポレータから出力される信号を入力とし、前記二つの信号の前記位相差を補間した位相の出力信号を生成して出力する第３のインターポレータと、
を備え、
前記第１のインターポレータは、前記入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ２：Ｐ−Ｃ２で位相を補間し、
前記第２のインターポレータは、前記入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ２＋１：Ｐ−（Ｃ２＋１）で位相を補間し、
前記第３のインターポレータは、前記第１、及び第２のインターポレータから出力される前記二つの信号の前記位相差をＭ分割した値を単位に、内分比Ｃ３：Ｍ−Ｃ３で位相を補間し（ただし、Ｍは所定の正整数）、
前記第１乃至第３のインターポレータの全体の内分比を、Ｃ１：Ｐ×Ｍ−Ｃ１とし、
前記第２の分周回路によるＡ分周ごとに、前記全体の内分比Ｃ１：Ｐ−Ｃ１の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋ（ただし、Ｋは、Ｍより小の所定の正整数）が加算され、前記加算結果を、Ｐ×Ｍで割った剰余を、前記全体の内分比の今回の値Ｃ１とし、
前記全体の内分比の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋを加えた値が、Ｐ×Ｍ以上の場合には、前記第２の分周回路の分周数に１を加え、（Ａ＋１）分周とする制御を行う制御回路を備え、
前記第１、第２のインターポレータにおける内分比の値Ｃ２は、Ｃ１をＭで割った整数部分とされ、
前記第３のインターポレータにおけるＣ３は、Ｃ１をＭで割った剰余とされ、
前記第３のインターポレータから、前記入力信号の周波数を、分周数Ａ×Ｐ＋Ｂ＋Ｋ/Ｍで分周した信号が出力される、ことを特徴とする可変分周回路。 - 入力信号の周波数を第１の値Ｐ（ただし、Ｐは正整数）で分周する第１の分周回路と、
前記第１の分周回路のＰ分周出力を第２の値Ａ（ただし、Ａは正整数）で分周する第２の分周回路と、
前記第２の分周回路でのＡ分周ごとに前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する回路と、
前記二つの信号を入力とし、入力される制御信号でそれぞれ設定される内分比に従い、前記二つの信号の前記位相差を補間した位相の出力信号をそれぞれ生成して出力する第１、及び第２のインターポレータと、
前記第１、及び第２のインターポレータの出力を入力とし、前記二つの信号の前記位相差を補間した位相の出力信号を生成して出力する第３のインターポレータと、
を備え、
前記第１のインターポレータは、入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ５：Ｐ−Ｃ５で位相を補間し、
前記第２のインターポレータは、入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ５＋１：Ｐ−（Ｃ５＋１）で位相を補間し、
前記第３のインターポレータは、入力される二つの信号の前記位相差をＭ分割した値を単位に、内分比Ｃ４：Ｍ−Ｃ４で位相を補間し（ただし、Ｍは所定の正整数）、
前記第２の分周回路によるＡ分周ごとに、前記第１、第２のインターポレータの内分比の前回の値Ｃ５、Ｃ５＋１に、それぞれ第３の値Ｂ（ただし、ＢはＰより小の所定の正整数）を加算し、加算結果をＰで割った余りを、それぞれ前記第１、第２のインターポレータの今回の値Ｃ５、Ｃ５＋１とし、
前記第２の分周回路によるＡ分周ごとに、前記第３のインターポレータの内分比の前回の値Ｃ４に、第４の値Ｋ（ただし、ＫはＭより小の所定の正整数）を加算し、加算結果をＭで割った余りを、前記第３のインターポレータの今回の値Ｃ４とする制御回路と、
を備え、
前回の値Ｃ４にＫを加算した結果がＭ以上である場合、Ｂに１を加算し、前回の値Ｃ５にＢを加算した結果がＰ以上である場合、前記第２の分周回路の分周数Ａに１を加え、
前記第３のインターポレータから、前記入力信号の周波数を分周数Ａ×Ｐ＋Ｂ＋Ｋ/Ｍで分周した出力信号が出力される、ことを特徴とする可変分周回路。 - 基準クロックを第一の入力端に入力する位相比較回路と、
前記位相比較回路から出力される位相差に応じた電圧を生成するチャージポンプと、
前記位相差に応じた電圧を平滑化するループフィルタと、
前記ループフィルタの出力を制御信号として入力し該制御信号で規定される発振周波数のクロックを出力する電圧制御発振器と、
前記電圧制御発振器の出力クロックを入力しその周波数を第１の値Ｐで分周する第１の分周回路と、
前記第１の分周回路のＰ分周出力を第２の値Ａで分周する第２の分周回路と、
前記第２の分周回路でのＡ分周出力ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差の二つの信号を生成する回路と、
前記二つの信号を入力とし、入力される制御信号で設定される内分比に従い、前記二つの信号の前記位相差を補間した位相の出力信号を生成して出力するインターポレータと、
を備え、
前記インターポレータは、前記位相差の分割数をＰとし、前記内分比に従い、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ分割した単位の所定倍の位相の出力信号を出力し、
前記第２の分周回路でのＡ分周ごとに、前記インターポレータの内分比を、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ分割した単位のＢ倍（ただし、ＢはＰより小の正整数）だけ、加算もしくは減算する手段と、
を備え、
前記インターポレータからの出力信号は、前記位相比較回路の第二の入力端に入力されて、前記基準クロックと位相が比較される、ことを特徴とするＰＬＬ回路。 - 前記インターポレータの内分比Ｃ１：Ｐ−Ｃ１のＣ１について、前記第２の分周回路によるＡ分周ごとに、内分比の前回の値Ｃ１にＢを加算し、該加算結果をＰで割った余り（剰余）を出力する演算回路を備え、
前記インターポレータの内分比の値Ｃ１に、前記演算回路から出力される剰余を前記制御信号により設定し、
前記内分比の前回の値Ｃ１にＢを加算した加算結果がＰ以上であるときには、前記第２の分周回路の分周数Ａに１を加え、（Ａ＋１）分周とする、制御を行う制御回路を備えている、ことを特徴とする請求項７記載のＰＬＬ回路。 - 基準クロックを第一の入力端に入力する位相比較回路と、
前記位相比較回路から出力される位相差に応じた電圧を生成するチャージポンプと、
前記位相差に応じた電圧を平滑化するループフィルタと、
前記ループフィルタの出力を制御信号として入力し該制御信号で規定される発振周波数のクロックを出力する電圧制御発振器と、
前記電圧制御発振器の出力クロックを入力しその周波数を第１の値Ｐで分周する第１の分周回路と、
前記第１の分周回路のＰ分周出力を第２の値Ａで分周する第２の分周回路と、
前記第２の分周回路でのＡ分周出力ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差の二つの信号を生成する回路と、
前記二つの信号を入力とし、入力される制御信号で設定される内分比に従い、前記二つの信号の位相差を補間した位相の出力信号を生成して出力するインターポレータと、
を備え、
前記インターポレータの前記位相差の分割数をＰ×Ｍ（ただし、Ｍは所定の正整数）とし、前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ×Ｍ分割した単位の所定倍の位相の出力信号が前記インターポレータから出力され、
前記インターポレータの補間動作を行うＡ分周ごとに、前記インターポレータの内分比Ｃ１：Ｐ−Ｃ１の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋ（ただし、Ｋは、Ｍより小の所定の正整数）が加算され、前記加算結果をＰ×Ｍで割った剰余を、前記インターポレータの内分比の今回の値Ｃ１とし、
前記インターポレータの内分比の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋを加えた値が、Ｐ×Ｍ以上の場合には、前記第２の分周回路の分周数に１を加え、（Ａ＋１）分周とする、制御を行う制御回路を備え、
前記インターポレータからの出力信号は、前記位相比較回路の第二の入力端に入力されて前記基準クロックと位相が比較される、ことを特徴とするＰＬＬ回路。 - 基準クロックを第一の入力端に入力する位相比較回路と、
前記位相比較回路から出力される位相差に応じた電圧を生成するチャージポンプと、
前記位相差に応じた電圧を平滑化するループフィルタと、
前記ループフィルタの出力を制御信号として入力し該制御信号で規定される発振周波数のクロックを出力する電圧制御発振器と、
前記電圧制御発振器の出力クロックを入力しその周波数を第１の値Ｐで分周する第１の分周回路と、
前記第１の分周回路のＰ分周出力を第２の値Ａで分周する第２の分周回路と、
前記第２の分周回路でのＡ分周出力ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差の二つの信号を生成する回路と、
前記二つの信号を入力とし、入力される制御信号でそれぞれ設定される内分比に従い、前記二つの信号の前記位相差を補間した位相の出力信号をそれぞれ生成して出力する第１、及び第２のインターポレータと、
前記第１、及び第２のインターポレータの出力を入力とし、前記二つの信号の前記位相差を補間した位相の出力信号を生成して出力する第３のインターポレータと、
を備え、
前記第１のインターポレータは、入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ２：Ｐ−Ｃ２で位相を補間し、
前記第２のインターポレータは、入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ２＋１：Ｐ−（Ｃ２＋１）で位相を補間し、
前記第３のインターポレータは、入力される二つの信号の前記位相差をＭ分割した値を単位に、内分比Ｃ３：Ｍ−Ｃ３で位相を補間し（ただし、Ｍは所定の正整数）、
前記第１乃至第３のインターポレータの全体の内分比を、Ｃ１：Ｐ×Ｍ−Ｃ１とし、
前記第２の分周回路によるＡ分周ごとに、前記全体の内分比Ｃ１：Ｐ−Ｃ１の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋ（ただし、Ｋは、Ｍより小の所定の正整数）が加算され、前記加算結果を、Ｐ×Ｍで割った剰余を、前記全体の内分比の今回の値Ｃ１とし、
前記全体の内分比の前回の値Ｃ１に、一定値Ｂ×Ｍ＋Ｋを加えた値が、Ｍ×Ｐ以上の場合には、前記第２の分周回路の分周数に１を加え、（Ａ＋１）分周とする制御を行う制御回路を備え、
前記第１、及び第２のインターポレータにおける内分比の値Ｃ２は、Ｃ１をＭで割った整数部分とされ、
前記第３のインターポレータにおけるＣ３は、Ｃ１をＭで割った剰余とされ、
前記第３のインターポレータからの出力信号は、前記位相比較回路の第二の入力端に入力されて前記基準クロックと位相が比較される、ことを特徴とするＰＬＬ回路。 - 基準クロックを第一の入力端に入力する位相比較回路と、
前記位相比較回路から出力される位相差に応じた電圧を生成するチャージポンプと、
前記位相差に応じた電圧を平滑化するループフィルタと、
前記ループフィルタの出力を制御信号として入力し該制御信号で規定される発振周波数のクロックを出力する電圧制御発振器と、
前記電圧制御発振器の出力クロックを入力しその周波数を第１の値Ｐで分周する第１の分周回路と、
前記第１の分周回路のＰ分周出力を第２の値Ａで分周する第２の分周回路と、
前記第２の分周回路でのＡ分周出力ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差の二つの信号を生成する回路と、
前記二つの信号を入力とし、入力される制御信号でそれぞれ設定される内分比に従い、前記二つの信号の前記位相差を補間した位相の出力信号をそれぞれ生成して出力する第１、第２のインターポレータと、
前記第１、第２のインターポレータの出力を入力とし、前記二つの信号の前記位相差を補間した位相の出力信号を生成して出力する第３のインターポレータと、
を備え、
前記第１のインターポレータは、入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ５：Ｐ−Ｃ５で位相を補間し、
前記第２のインターポレータは、入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ５＋１：Ｐ−（Ｃ５＋１）で位相を補間し、
前記第３のインターポレータは、入力される二つの信号の前記位相差をＭ分割した値を単位に、内分比Ｃ４：Ｍ−Ｃ４で位相を補間し（ただし、Ｍは所定の正整数）、
前記第２の分周回路によるＡ分周ごとに、前記第１、第２のインターポレータの内分比の前回の値Ｃ５、Ｃ５＋１に、それぞれ第３の値Ｂ（ただし、ＢはＰより小の所定の正整数）を加算し、加算結果をＰで割った余りを、それぞれ前記第１、第２のインターポレータの今回の値Ｃ５、Ｃ５＋１とし、
前記第２の分周回路によるＡ分周ごとに、前記第３のインターポレータの内分比の前回の値Ｃ４に、第４の値Ｋ（ただし、ＫはＭより小の所定の正整数）を加算し、加算結果をＭで割った余りを、前記第３のインターポレータの今回の値Ｃ４とする制御回路と、
を備え、
前回の値Ｃ４にＫを加算した結果がＭ以上である場合、Ｂに１を加算し、前回の値Ｃ５にＢを加算した結果がＰ以上である場合、前記第２の分周回路の分周数Ａに１を加え、
前記第３のインターポレータからの出力信号は、前記位相比較回路の第二の入力端に入力されて前記基準クロックと位相が比較される、ことを特徴とするＰＬＬ回路。 - 制御回路をインターポレータの２段構成に対応させ、
１段目の制御回路では、前記第１、第２のインターポレータの内分比Ｃ５：Ｐ−Ｃ５、Ｃ５＋１：Ｐ−（Ｃ５＋１）を制御し、２段目の制御回路では、前記第３のインターポレータの内分比Ｃ４：Ｐ−Ｃ４を制御し、
前記第１、第２のインターポレータの内分比の今回の値Ｃ５、Ｃ５＋１は、前回の内分比Ｃ５、Ｃ５＋１にＢ’を加えた値のＰの剰余とされ、
前記第３のインターポレータの内分比の今回の値Ｃ４は、前回の内分比Ｃ４にＫを加えた値のＭの剰余とされ、
Ｃ４＋ＫがＭ以上のとき、Ｂ’をＢ＋１とし、
Ｃ４＋ＫがＭより小のとき、Ｂ’をＢとし
Ｃ５＋Ｂ’がＰ以上のとき、第２の分周回路の分周数をＡ＋１とし、Ｐより小のとき、Ａとする制御を行う、ことを特徴とする請求項１１記載のＰＬＬ回路。 - 基準信号を入力とする位相比較回路と、
前記位相比較回路の出力を平滑化するループフィルタと、
前記ループフィルタの出力を制御電圧として入力し発振周波数が可変させる電圧制御発振器（ＶＣＯ）と、
前記電圧制御発振器の出力を入力とし第１の値（Ｐ）で分周する第１の分周回路と、
前記第１の分周回路の分周出力を入力とし第２の値（Ａ）で分周する第２の分周回路と、
を有し、
制御信号により、出力位相が可変自在とされるインターポレータを備え、
前記電圧制御発振器の発振周波数（ｆvco）を前記第１の分周回路でfvco/Ｐに分周し、さらに、前記第２の分周回路でＡ分周して（ｆvco/Ｐ）/Ａとし、
前記第２の分周回路でのＡ分周ごとに、前記第１の分周回路の周期ｆvco/Ｐ相当の位相差を出力する手段を備え、
前記インターポレータは前記位相差の１／Ｐの単位に補間し、
前記インターポレータの内分比を、Ａ分周ごとに、一定値ずつ、加算もしくは減算する手段を備え、
前記インターポレータの出力が、前記位相比較回路に入力され前記基準信号と比較され、
前記電圧制御発振器の発振周波数の（Ａ×Ｐ＋Ｂ）分周を実現している、ことを特徴とするＰＬＬ回路。 - 前記インターポレータで、前記位相差を１／（Ｐ×Ｍ）の単位で補間し、
前記電圧制御発振器の発振周波数を（Ａ×Ｐ＋Ｂ＋Ｋ／Ｍ）と分数分周し、
前記インターポレータからの分数分周出力が、前記位相比較回路に入力され、基準信号と比較され、
前記電圧制御発振器の発振周波数の（Ａ×Ｐ＋Ｂ＋Ｋ／Ｍ）分周を実現している、ことを特徴とする請求項１３記載のＰＬＬ回路。 - 前記インターポレータが、二つの入力端から第１、第２の入力信号を入力し、前記第１及び第２の入力信号の所定の論理演算結果を出力する論理回路と、
第１の電源と内部ノードとの間に接続され、前記論理回路の出力信号を制御端子に入力とし、前記第１、及び第２の入力信号がともに第１の論理値のとき、オン状態とされ、前記内部ノードを充電するパスを形成する第１のスイッチ素子と、
前記内部ノードが入力端に接続され、前記内部ノードの電圧としきい値との大小関係が反転した場合に出力論理値を変化させる正転又は反転型のバッファ回路と、
を備え、
前記内部ノードと第２の電源との間には、前記第１の入力信号が第２の論理値のときオン状態とされる第２のスイッチ素子と、前記インターポレータの内分比を規定する前記制御信号に基づきオン・オフ制御される第３のスイッチ素子とからなる直列回路が複数並列に接続され、
前記内部ノードと第２の電源との間には、前記第２の入力信号が第２の値のときオン状態とされる第４のスイッチ素子と、前記制御信号に基づきオン・オフ制御される第５のスイッチ素子とからなる直列回路が複数並列に接続されてなる、ことを特徴とする請求項１乃至６のいずれか一に記載の可変分周回路。 - 前記インターポレータにおいて、前記内部ノードと前記第２の電源間には、直列接続されたスイッチ素子と容量とが、複数本互いに並列接続され、前記複数のスイッチ素子の制御端子に供給する制御信号にて前記複数のスイッチ素子をオン又はオフし、前記内部ノードに付加する容量が決められる、ことを特徴とする請求項１５に記載の可変分周回路。
- 前記インターポレータが、二つの入力端から第１、第２の入力信号を入力し、前記第１及び第２の入力信号の所定の論理演算結果を出力する論理回路と、
第１の電源と内部ノードとの間に接続され、前記論理回路の出力信号を制御端子に入力とし、前記第１、及び第２の入力信号がともに第１の論理値のとき、オン状態とされ、前記内部ノードを充電するパスを形成する第１のスイッチ素子と、
前記内部ノードが入力端に接続され、前記内部ノードの電圧としきい値との大小関係が反転した場合に出力論理値を変化させる正転又は反転型のバッファ回路と、
を備え、
前記内部ノードと第２の電源との間には、前記第１の入力信号が第２の値のときオン状態とされる第２のスイッチ素子と、前記インターポレータの内分比を規定する前記制御信号に基づきオン・オフ制御される第３のスイッチ素子とからなる直列回路が複数並列に接続され、
前記内部ノードと第２の電源との間には、前記第２の入力信号が第２の論理値のときオン状態とされる第４のスイッチ素子と、前記制御信号に基づきオン・オフ制御される第５のスイッチ素子とからなる直列回路が複数並列に接続されてなる、ことを特徴とする請求項７乃至１４のいずれか一に記載のＰＬＬ回路。 - 前記インターポレータにおいて、前記内部ノードと前記第２の電源間には、直列接続されたスイッチ素子と容量とが、複数本互いに並列接続され、前記複数のスイッチ素子の制御端子に供給する制御信号にて前記複数のスイッチ素子をオン又はオフし、前記内部ノードに付加する容量が決められる、ことを特徴とする請求項１７に記載のＰＬＬ回路。
- 前記第１の分周回路が、Ｄ型フリップフロップを複数段縦続接続してなる、プリスケーラよりなる、ことを特徴とする請求項１乃至６のいずれか一に記載の可変分周回路。
- 前記第２の分周回路が、前記第２の値Ａカウントするか、前記第２の値Ａに１つ加えた値Ａ＋１分カウントするプログラマブル・カウンタよりなる、ことを特徴とする請求項１乃至６のいずれか一に記載の可変分周回路。
- 前記第１の分周回路のＰ分周出力を、前記第２の分周回路でのＡ分周周期ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する回路の入力端に伝達するようにゲート制御する回路を備えている、ことを特徴とする請求項１乃至６のいずれか一に記載の可変分周回路。
- 前記第１の分周回路が、Ｄ型フリップフロップを複数段縦続接続してなるＰ分周のプリスケーラよりなる、ことを特徴とする請求項７乃至１４のいずれか一に記載のＰＬＬ回路。
- 前記第２の分周回路が、前記第２の値Ａカウントするか、前記第２の値Ａに１つ加えた値Ａ＋１分カウントするプログラマブル・カウンタよりなる、ことを特徴とする請求項７乃至１４のいずれか一に記載のＰＬＬ回路。
- 前記第１の分周回路のＰ分周出力を、前記第２の分周回路でのＡ分周周期ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する回路の入力端に伝達するようにゲート制御する回路を備えている、ことを特徴とする請求項７乃至１４のいずれか一に記載のＰＬＬ回路。
- 入力信号の周波数を第１の分周回路で第１の値Ｐ（ただし、Ｐは正整数）で分周する工程と、
前記第１の分周回路のＰ分周出力を第２の分周回路で第２の値Ａ（ただし、Ａは正整数）で分周する工程と、
前記第２の分周回路でのＡ分周ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する工程と、
前記二つの信号をインターポレータに入力とし、制御信号で設定される内分比に従い、Ｂ／Ｐ（ただし、ＢはＰより小の正整数）を単位に、前記二つの信号の位相差を補間した位相の出力信号を生成して出力する工程と、
前記インターポレータの内分比を、Ａ分周ごとに、Ｂ／Ｐずつ、加算もしくは減算する工程と、
を有し、
前記入力信号の周波数をＡ×Ｐ＋Ｂ分周する、ことを特徴とする、クロック制御方法。 - 前記インターポレータの内分比Ｃ１：Ｐ−Ｃ１のＣ１を規定する前記Ｂについて、前記第２の分周回路によるＡ分周ごとに、内分比の前回の値Ｃ１にＢを加算し、該加算結果をＰで割った余り（剰余）を演算する工程と、
前記インターポレータの内分比の値Ｃ１に前記剰余を設定する工程と、
前記内分比の前回の値Ｃ１にＢを加算した加算結果がＰ以上であるときには、前記第２の分周回路の分周数Ａに１を加え、（Ａ＋１）分周とする制御を行う工程と、
を有する、ことを特徴とする請求項２５記載のクロック制御方法。 - 入力信号の周波数を第１の分周回路で第１の値Ｐ（ただし、Ｐは正整数）で分周する工程と、
前記第１の分周回路のＰ分周出力を第２の分周回路で第２の値Ａ（ただし、Ａは正整数）で分周する工程と、
前記第２の分周回路でのＡ分周ごとに前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する工程と、
前記二つの信号を入力とするインターポレータで、入力される制御信号で設定される内分比に従い、前記二つの信号の位相差を補間した位相の出力信号を生成して出力する工程と、
を有し、
前記インターポレータの前記位相差の分割数を、Ｐ×Ｍ（ただし、Ｍは所定の正整数）とし、
前記第１の分周回路のＰ分周出力の一周期相当の位相差をＰ×Ｍ分割した単位の所定倍の位相の出力信号が前記インターポレータから出力され、
前記インターポレータの補間動作を行うＡ分周ごとに、前記インターポレータの内分比Ｃ１：Ｐ−Ｃ１の前回の値Ｃ１に、Ｂ×Ｍ＋Ｋ（ただし、Ｋは、Ｍより小の所定の正整数）を加算し、前記加算結果をＰ×Ｍで割った剰余を、前記インターポレータの内分比の今回の値Ｃ１とする工程と、
前記インターポレータの内分比の前回の値Ｃ１にＢ×Ｍ＋Ｋを加えた値が、Ｍ×Ｐ以上の場合には、前記第２の分周回路の分周数に１を加え、（Ａ＋１）分周とする制御を行う工程と、
を有し、
前記インターポレータから分周数がＡ×Ｐ＋Ｂ＋Ｋ／Ｍの出力信号が出力される、ことを特徴とするクロック制御方法。 - 入力信号の周波数を第１の分周回路で第１の値Ｐ（ただし、Ｐは正整数）で分周する工程と、
前記第１の分周回路のＰ分周出力を第２の分周回路で第２の値Ａ（ただし、Ａは正整数）分周する工程と、
前記第２の分周回路でのＡ分周ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する工程と、
前記二つの信号をともに入力とする第１、第２のインターポレータで、入力される制御信号でそれぞれ設定される内分比に従い、前記二つの信号の前記位相差を補間した位相の出力信号をそれぞれ生成して出力する工程と、
前記第１、第２のインターポレータの出力を入力とする第３のインターポレータで、前記二つの信号の前記位相差を補間した位相の出力信号を生成して出力する工程と、
を有し、
前記第１のインターポレータは、入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ２：Ｐ−Ｃ２で位相を補間し、
前記第２のインターポレータは、入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ２＋１：Ｐ−（Ｃ２＋１）で位相を補間し、
前記第３のインターポレータは、入力される二つの信号の前記位相差をＭ分割した値を単位に、内分比Ｃ３：Ｍ−Ｃ３で位相を補間し（ただし、Ｍは所定の正整数）、
前記第１乃至第３のインターポレータの全体の内分比を、Ｃ１：Ｐ×Ｍ−Ｃ１とし、
前記第２の分周回路によるＡ分周ごとに、前記全体の内分比Ｃ１：Ｐ−Ｃ１の前回の値Ｃ１に、Ｂ×Ｍ＋Ｋ（ただし、Ｋは、Ｍより小の所定の正整数）を加算し、前記加算結果を、Ｐ×Ｍで割った剰余を、前記全体の内分比の今回の値Ｃ１とする工程と、
前記全体の内分比の前回の値Ｃ１に、Ｂ×Ｍ＋Ｋを加えた値が、Ｍ×Ｐ以上の場合には、前記第２の分周回路の分周数に１を加え、（Ａ＋１）分周とする制御を行う工程と、
を有し、
前記第１、第２のインターポレータにおける内分比の値Ｃ２は、Ｃ１をＭで割った整数部分とされ、
前記第３のインターポレータにおけるＣ３は、Ｃ１をＭで割った剰余とされ、
前記第３のインターポレータから、前記入力信号の周波数を、分周数Ａ×Ｐ＋Ｂ＋Ｋ/Ｍで分周した信号が出力される、ことを特徴とするクロック制御方法。 - 入力信号の周波数を第１の分周回路で第１の値Ｐ（ただし、Ｐは正整数）で分周する工程と、
前記第１の分周回路のＰ分周出力を第２の分周回路で第２の値Ａ（ただし、Ａは正整数）分周する工程と、
前記第２の分周回路でのＡ分周ごとに、前記第１の分周回路のＰ分周出力の一周期相当の位相差を有する二つの信号を生成する工程と、
前記二つの信号をともに入力とする第１、第２のインターポレータで、入力される制御信号でそれぞれ設定される内分比に従い、前記二つの信号の前記位相差を補間した位相の出力信号をそれぞれ生成して出力する工程と、
前記第１、第２のインターポレータの出力を入力とする第３のインターポレータで、前記二つの信号の前記位相差を補間した位相の出力信号を生成して出力する工程と、
を有し、
前記第１のインターポレータは、入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ５：Ｐ−Ｃ５で位相を補間し、
前記第２のインターポレータは、入力される二つの信号の前記位相差をＰ分割した値を単位に、内分比Ｃ５＋１：Ｐ−（Ｃ５＋１）で位相を補間し、
前記第３のインターポレータは、入力される二つの信号の前記位相差をＭ分割した値を単位に、内分比Ｃ４：Ｍ−Ｃ４で位相を補間し（ただし、Ｍは所定の正整数）、
前記第２の分周回路によるＡ分周ごとに、前記第１、第２のインターポレータの内分比の前回の値Ｃ５、Ｃ５＋１に、それぞれ第３の値Ｂ（ただし、ＢはＰより小の所定の正整数）を加算し、加算結果をＰで割った余りを、それぞれ前記第１、第２のインターポレータの今回の値Ｃ５、Ｃ５＋１とする工程と、
前記第２の分周回路によるＡ分周ごとに、前記第３のインターポレータの内分比の前回の値Ｃ４に、第４の値Ｋ（ただし、ＫはＭより小の所定の正整数）を加算し、加算結果をＭで割った余りを、前記第３のインターポレータの今回の値Ｃ４とする工程と、
前回の値Ｃ４にＫを加算した結果がＭ以上である場合、Ｂに１を加算し、前回の値Ｃ５にＢを加算した結果がＰ以上である場合、前記第２の分周回路の分周数Ａに１を加える工程と、
を有し、
前記第３のインターポレータから、前記入力信号の周波数を分周数Ａ×Ｐ＋Ｂ＋Ｋ/Ｍで分周した信号が出力される、ことを特徴とするクロック制御方法。
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