JP4181715B2 - 周波数シンセサイザ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力基準クロック信号に対して係数倍周波数の高精度（ｅｘ．１５ｐｐｍ程度）のクロック信号を出力する周波数シンセサイザに関する。
【０００２】
【従来の技術】
図１１は、周波数シンセサイザの従来例の概略構成ブロック図を示す。分周回路１１０は、周波数ｆｒの基準クロック信号Ｋｒを固定の分周数Ｎｒで分周し、その分周結果を基準信号Ｒとして位相比較回路１１２に供給する。制御信号発生回路１１６は、電圧制御発振器１１８に駆動制御信号を供給し、電圧制御発振器１１８は、その駆動制御信号に応じた周波数ｆｖで発振する。周波数ｆｖの出力信号Ｋｖは、外部に出力されると共に、可変分周回路２２０にも印加される。可変分周回路２２０は、電圧制御発振器１１８の出力を分周数Ｎｖで分周し、その分周結果を比較信号Ｖとして位相比較回路１１２に供給する。分周数Ｎｖは、分周数設定データＤＦによって変更自在である。位相比較回路１１２は、比較信号Ｖが基準信号Ｒより遅れた時（又は進んだ時）にアップパルスＵ（又はダウンパルスＤ）をチャージポンプ回路１１４に供給する。チャージポンプ回路１１４は、アップパルスＵ又はダウンパルスＤから誤差電圧を発生して、制御信号発生回路１１６に供給する。制御信号発生回路１１６は、チャージポンプ回路１１４からの誤差電圧に応じて、比較信号Ｖが基準信号Ｒに対して位相が合うような駆動制御信号を生成し、電圧制御発振器１１８に供給する。
【０００３】
図１１に示す従来例では、以下の関係が成立する。すなわち、
ｆｖ＝（Ｎｖ／Ｎｒ）×ｆｒ （１）
この様にして、図１１に示す周波数シンセサイザは、基準クロック周波数ｆｒを係数倍した周波数ｆｖのクロック信号Ｋｖを出力する。
【０００４】
周波数シンセサイザは、周波数可変範囲と周波数設定精度で規定される。例えば、周波数可変範囲：±１５００ｐｐｍ以上、周波数設定精度：１５ｐｐｍ程度とする。この場合、
１／２＾１６＝１／６５５３６＝１５．２５ｐｐｍ
６５５３６／（６５５３６−１２８）＝＋１９５３ｐｐｍ
（６５５３６−２５６）／（６５５３６−１２８）＝−１９５７ｐｐｍ
であるので、可変分周回路２２０は、一例として以下のように設計できる。すなわち、
カウンタビット数 ：１６ビット
分周数設定データＤＦ：８ビット
分周数範囲 ：６５２８０〜６５４０８〜６５５３６
とする。
【０００５】
【発明が解決しようとする課題】
従来の周波数シンセサイザには以下の課題がある。すなわち、周波数設定精度を上げる場合に可変分周回路の分周数Ｎｖを大きくする必要がある。これは、出力信号Ｋｖの周波数チェック間隔が大きくなることを意味し、電圧制御発振器１１８は、この場合の様に数万クロックの間、発振周波数を安定に保持できる構成になっている必要がある。数万クロックにわたって周波数安定を維持できる電圧制御発振器１１８は、汎用ＬＳＩプロセスのみでは容易に実現できなかいので、安価に具体化できない。
【０００６】
発振周波数を安定に保持するためには更に、電圧制御発振器１１８のみならず、ＬＳＩでは実現できない大容量のコンデンサを使用したチャージポンプ回路１１４によって電圧制御発振器１１８の出力を安定化する必要がある。しかし、これにより、アタック／リカバリ能力が犠牲になり、迅速な出力周波数切換えを行うことができず、応用範囲が限定される。
【０００７】
本発明は、このような問題点を解決する周波数シンセサイザを提示することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る周波数シンセサイザは、基準クロック信号の周波数に相関のある周波数の出力信号を発生する周波数シンセサイザであって、前記出力信号の周期を概ね等分割した位相差を持つクロック信号群を発生する可変発振回路と、周波数設定データに従い位相選択制御信号を発生する制御回路と、前記位相選択制御信号に従い、前記クロック信号群から１つのクロック信号を選択し、比較クロック信号として出力する位相選択回路と、前記基準クロック信号と前記比較クロック信号の位相を比較する位相比較回路と、前記位相比較回路の出力に従い前記可変発振回路の発振周波数を制御する周波数制御回路とを具備し、前記位相選択回路は、前記位相選択制御信号の第１の制御信号に従い前記クロック信号群から隣接位相の２つのクロック信号を選択する主位相選択回路と、前記位相選択制御信号の第２の制御信号に従い、前記主位相選択回路により選択された２つのクロック信号の位相差内のクロック位相から１つのクロック信号を選択し、比較クロック信号として出力する副位相選択回路とからなることを特徴とする。
【０００９】
【実施例】
以下、図面を参照して、本発明の実施例を詳細に説明する。
【００１０】
図１は、本発明の一実施例の概略構成ブロック図を示す。基準クロック信号Ｋｒが、一般的なアップパルスＵ及びダウンパルスＤを発生する位相比較回路１０に入力する。もちろん、基準クロック信号Ｋｒは、元クロック信号を便宜に分周又は逓倍されたものでもよい。位相比較回路１０は、基準クロック信号Ｋｒと後述する比較信号Ｋｖとの間で位相を比較し、その位相関係に応じてアップパルスＵ又はダウンパルスＤを出力する。位相比較回路１０の出力パルスは、これも一般的なチャージポンプ回路１２に入力し、チャージポンプ回路１２は、位相比較回路１０からのアップパルスＵ及びダウンパルスＤに応じた誤差電圧を発生し、制御信号発生回路１４に供給する。制御信号発生回路１４は、チャージポンプ回路１２からの誤差電圧に応じた制御電圧Ｖｃ１を発生し、多相クロック可変発振器１６に供給する。多相クロック可変発振器１６の詳細は後述する。位相比較回路１０、チャージポンプ回路１２及び制御信号発生回路１４は、ごく一般的な性能のものからなる。
【００１１】
多相クロック可変発振器１６は、制御電圧Ｖｃ１に応じた周波数で発振し、その発振周波数を８等分したタイミングの多相クロック信号Ｋ０〜Ｋ７を主位相選択回路１８に出力する。多相クロック可変発振器１６のクロック信号Ｋ７が、本実施例の出力信号ＣＫとして外部に出力される。
【００１２】
主位相選択回路１８は、制御論理回路２２からの位相選択信号Ｓ１に応じて多相クロック信号Ｋ０〜Ｋ７から２つの主選択クロックＫＡ，ＫＢを選択し、副位相選択回路２０に出力する。副位相選択回路２０は、制御論理回路２２からの位相選択信号Ｓ２に応じて主選択クロック信号ＫＡ，ＫＢの一方を選択し、上述の比較信号Ｋｖとして位相比較回路１０に供給すると共に、制御論理回路２２にクロック信号として供給する。制御論理回路２２には周波数設定データＤＦが入力されており、制御論理回路２２は、周波数設定データＤＦに応じて位相選択信号Ｓ１，Ｓ２により主位相選択回路１８及び副位相選択回路２０を制御する。
【００１３】
図２は、多相クロック可変発振器１６の概略構成ブロック図を示す。それぞれ同じ構成の差動遅延回路３０，３２，３４，３６がリング状に接続されている。ただし、差動遅延回路３６の出力差動信号は差動遅延回路３０の入力に、正極／負極を互いに違えて接続されている。これにより、発振回路が形成される。
【００１４】
差動遅延回路３０〜３６のＣＭＯＳ回路構成例を図３に示す。駆動電圧Ｖｄが電界効果トランジスタ（ＦＥＴ）５０，５２のゲートに印加される。ＦＥＴ５２のドレイン電流Ｉ１は、互いにソースを接続したＦＥＴ５４，４６から供給される。ＦＥＴ５４のゲートには正極信号Ｐｉが印加され、ＦＥＴ５６のゲートには負極信号Ｎｉが入力される。ＦＥＴ５０のドレインは、ゲート・ドレイン間を短絡したＦＥＴ５８，６０のドレイン及びＦＥＴ６２のゲートに接続する。ＦＥＴ６０，６２は、電流Ｉ２を出力する。ＦＥＴ６０，６２のドレインは、それぞれＦＥＴ５４，５６のドレインに接続する。ＦＥＴ６０，６２のドレインはまた、ゲート・ドレイン間を短絡したＦＥＴ６４，６６のソースに接続し、正極信号Ｐｏ及び負極信号Ｎｏを出力する。
【００１５】
Ｉ２＝Ｉ１／２にしておくと、Ｐｏ及びＮｏの各遷移期間では電流Ｉ２によって充放電が行われる。電流Ｉ２は駆動電圧Ｖｄによって決定されるので、これにより入出力遅延時間を制御できる。従って、各差動遅延回路３０〜３４の遅延時間は、発振周期Ｔｖの１／８となる。発振周波数ｆｖは、制御電圧Ｖｃ１を差動遅延回路３０〜３６の各制御電圧Ｖｄとすることで制御できる。
【００１６】
差動遅延回路３０〜３６の各差動出力信号は、差動バッファ３８〜４４を介して、それぞれ１／８周期ずつ位相の異なる多相クロック信号Ｋ０〜Ｋ７として出力される。
【００１７】
図２に示す構成の可変発振器１６は、ＣＭＯＳプロセスで容易にＬＳＩ内に形成できる。
【００１８】
主位相選択回路１８の動作を説明する。主位相選択回路１８は、位相選択信号Ｓ１に応じて８つの状態を取り得る。図４は、各状態における出力信号ＫＡ，ＫＢの対応表を示す。ここでは、信号ＫＡ及びＫＢは、差動クロック信号とする。特徴的には、信号ＫＡ及びＫＢがともに２状態番号で出力クロックが変化せず続く状態番号でクロック番号が２つ変化する。また、位相選択信号Ｓ１によって、
状態０→状態７、状態０→状態７
状態０←状態７、状態０←状態７
というように順次的に状態が遷移する。
【００１９】
副位相選択回路２０の構成及び動作を説明する。図５は、副位相選択回路２０の概略構成ブロック図を示す。主位相選択回路１８からの差動クロック信号ＫＡ，ＫＢは、選択回路７０ａ〜７０ｈに入力する。制御論理回路２２からの位相選択信号Ｓ２は各１ビットの信号Ｓ２ａ〜Ｓ２ｈからなる。各選択回路７０ａ〜７０ｈは、それぞれ信号Ｓ２ａ〜Ｓ２ｈがＬレベルのときクロックＫＡを選択し、ＨレベルのときクロックＫＢを選択する。選択回路７０ａ〜７０ｈの出力はそれぞれ、差動遅延回路７２ａ〜７２ｈに入力する。差動遅延回路７２ａ〜７２ｈは例えば、図３に示す構成と同じ構成からなる。制御電圧Ｖｄは可変発振器１６に印加される制御電圧Ｖｃ１と同じ電圧でよい。これにより、新たに制御回路を設ける必要が無くなる。
【００２０】
差動遅延回路７２ａ〜７２ｈの各差動出力端子は互いに接続されており、差動バッファ７４が、これらの共通接続の出力を比較クロック信号Ｋｖとして出力する。比較クロック信号Ｋｖは、図６（ａ）及び（ｂ）に示すように、Ａ〜Ｅ及びａ〜ｅの１０個の状態を具備し、その何れか１つが、位相選択信号Ｓ２ａ〜Ｓ２ｈによって設定される。図６（ａ）は、クロックＫＢがクロックＫＡより遅れている場合の状態を示し、図６（ｂ）は、クロックＫＢがクロックＫＡより進んでる場合の状態を示す。
【００２１】
図７（ａ）は、差動遅延回路７２ａ〜７２ｈの出力結線点の、一方の差動信号波形を示す。状態Ａ又はａは最も位相の進んだ状態であり、遷移領域（期間ｔ０〜ｔ２及び期間ｔ４〜ｔ６）に電流８×Ｉ２で充放電する。寄生容量もおおよそ８倍になっているので、電圧上昇及び下降速度は、可変発振器１６内の差動遅延回路出力信号のそれとほぼ等しく、遷移時間はクロック周期Ｔｖの１／４程度になる。状態Ｂ又はｂでは、期間ｔ０〜ｔ１及びｔ４〜ｔ５に充放電電流が（７−１）×Ｉ２＝６×Ｉ２であり、それ以後、しきい値電圧Ｖｔｈを超えて電圧遷移が終了するまで、充放電電流は８×Ｉ２である。
【００２２】
状態Ｃ又はｃでは、期間ｔ０〜ｔ１及びｔ４〜ｔ５に充放電電流が（６−２）×Ｉ２＝４×Ｉ２であり、それ以後、しきい値電圧Ｖｔｈを超えて電圧遷移が終了するまで、充放電電流は８×Ｉ２である。状態Ｄ又はｄでは、期間ｔ０〜ｔ１及びｔ４〜ｔ５に充放電電流が（５−３）×Ｉ２＝２×Ｉ２であり、それ以後、しきい値電圧Ｖｔｈを超えて電圧遷移が終了するまで、充放電電流は８×Ｉ２である。状態Ｅ又はｅは最も位相の遅れた状態であり、遷移領域（期間ｔ１〜ｔ３及び期間ｔ５〜ｔ７）に電流８×Ｉ２で充放電し、状態Ａ及びａに比べて１／８Ｔｖだけ、位相が遅れる。
【００２３】
以上の動作により、各状態の遷移領域における充放電波形は、図７（ａ）に示すようになり、状態Ａ（ａ）〜Ｅ（ｅ）は、それぞれ１／３２Ｔｖずつ位相のずれた（すなわち、位相を等分割した）クロック信号を出力する。
【００２４】
図７（ｂ）は、差動遅延回路７２ａ〜７２ｈの出力結線点の寄生容量が可変発振器１６よりレイアウト上で相対的に５０％程度大きくなった場合の、各状態における動作波形を示す。このような場合でも、位相等分割動作は満足され、以上に説明した動作を確実に実現できていることがわかる。差動遅延回路の遅延時間を０．５ｎｓ以下で安定に動作させることは難しく、クロック周波数が２００ＭＨｚを超えると、８を超える多相クロック信号を出力する可変発振器１６を実現できない。
【００２５】
副位相選択回路２０により、可変発振器１６で実現できない微細クロック位相を論理的な補間処理で容易に実現できる。
【００２６】
次に、プリスケーラ動作を説明する。まず、周波数シンセサイザの仕様を従来例と同じく以下のように設定する。すなわち、周波数可変範囲を±１５００ｐｐｍ以上とし、周波数設定精度を１５ｐｐｍ程度とする。
【００２７】
制御論理回路２２は、ｎ又はｎ−１（但し、ｎ＝５１２）だけ、比較クロック信号Ｋｖをカウントし、かつ動作周期を１２８期間に分割する可変分周回路を具備する。本実施例では、プリスケーラ動作は、主位相選択回路１８、副位相選択回路２０及び制御論理回路２２の連携で行われる。図８、図９及び図１０を参照して、本実施例のプリスケーラ動作を説明する。
【００２８】
１）ｆｖ＝ｆｒにする場合
この場合、周波数設定データＤＦを００ｈにする。制御論理回路２２は、位相選択信号Ｓ１，Ｓ２を強制的に固定する。これにより、比較クロック信号Ｋｖは一定位相となり、図１に示す回路は、基準クロック周波数ｆｒと等しいクロック周波数ｆｖを出力する単なるＰＬＬ回路として動作する。
【００２９】
２）ｆｖ＝ｆｒ＋△ｆにする場合（但し、△ｆは最小周波数変移である。）
この場合、周波数設定データＤＦを８１ｈする。図８に示すように、制御論理回路２２は、主位相選択回路１８の状態０の時にのみ可変分周回路にｎカウント動作を１回とｎ−１カウント動作を１５回、行わせ、状態１〜７では、ｎカウント動作のみを１６回、行わせる。可変分周回路のキャリー信号Ｃが位相選択信号Ｓ１，Ｓ２を決定する。
【００３０】
図９は、ｆｖ＞ｆｒの場合の動作を示す。ものである。図９（ａ）は、主位相選択回路１８及び副位相選択回路２０の動作状態を示し、図９（ｂ）は比較クロック信号Ｋｖの位相変化を示す。主位相選択回路１８が状態０で、かつ副位相選択回路２０が状態ｅの時に動作を開始し、キャリー信号Ｃが４回（ｎ−１カウント動作１回とｎカウント動作が３回）が発生すると、位相選択信号Ｓ２により副位相選択回路２０を状態Ｂにする。この時、比較クロック信号Ｋｖの位相は、３６０度／３２だけ遅れる。次にキャリー信号Ｃが４回（ｎカウント動作が４回）発生すると、位相選択信号Ｓ２が副位相選択回路２０を状態Ｃにする。この時、比較クロック信号Ｋｖの位相は、３６０度／３２だけ更に遅れる。これらの動作をあと２回繰り返すと、副位相選択回路２０が状態Ｅになり、比較クロック信号Ｋｖの位相が当初より４５度だけ遅れる。この時、更に主位相選択回路１８は、位相選択信号Ｓ１により状態１に遷移し、クロックＫＡはＫ０からＫ２に変化する。副位相選択回路２０は状態Ｅになっており、クロックＫｖの出力位相はクロックＫＡの位相変化に影響されない。しかも、主位相選択回路１８の状態変化は、５１１（５１２）クロック期間内で行われる場合、このプリスケーラ動作に影響しない。
【００３１】
次にキャリー信号Ｃが４回（ｎカウント動作が４回）発生すると、副位相選択回路２０は、位相選択信号Ｓ２によって状態ｂになり、比較クロック信号Ｋｖの位相は３６０度／３２だけ遅れる。更に３回この動作を繰り返すと、副位相選択回路４が状態ｅになる。この時、位相選択信号Ｓ１により、主位相選択回路１８は状態２に遷移し、クロックＫＢはＫ１からＫ３に変化する。副位相選択回路２０は状態ｅになっており、比較クロック信号Ｋｖの出力位相は、クロックＫＢの位相変化に影響されない。以後、この動作を繰り返すことによって、６５５３５クロック周期（ｎ×１２７＋（ｎ−１）×１）で、比較クロック信号Ｋｖの位相が３６０度、遅れる。これは、可変発振器１６の出力信号Ｋ０〜Ｋ７の位相が、基準クロック信号Ｋｒに対してこの期間で３６０度進むことを意味する。
【００３２】
等価的に、出力周波数ｆｖは、基準周波数ｆｒに対して下式で示すように高くなる。すなわち、
従って、最小周波数変移△ｆは、所望値である基準クロック周波数ｆｒの１５ｐｐｍ程度になる。
【００３３】
本実施例では、比較クロック信号Ｋｖが３６０度／３２だけ、位相ジャンプするので、可変発振器１６の出力信号のジッタが懸念される。しかし、チャージポンプ回路１２おける容量素子によって位相ジャンプが連続なものに補正されるので、通常のチャージポンプ回路で実用上問題の無い１／１００周期以下のジッタ量に抑制される。副位相選択回路２０は、説明を簡単にするために補間量を１／４にしたが、１／８程度にする構成は容易であり、その場合、更にジッタ量を抑制できる。
【００３４】
３）ｆｖ＝ｆｒ＋ｋ×△ｆにする場合
この場合、周波数設定データＤＦを２５６−ｋにする。主位相選択回路１８、副位相選択回路２０及び制御論理回路２２による比較クロック信号Ｋｖの位相遅延動作は、上述のケースと同様に図９に示した通りである。単に、制御論理回路２２における可変分周回路のｋ回の（ｎ−１）カウント動作を１２８回のキャリー発生期間に割り振る点が異なるだけである。ただし、（ｎ−１）カウント動作期間をできる限り均等に割り振ると、比較クロック信号Ｋｖの位相遷移特性が直線的になり、出力ＣＫの周波数安定度を最良にできる。動作周期は（６５５３６−ｋ）×Ｔｖになるので、この動作周期で出力周波数を設定する。出力周波数ｆｖは、下式で示されるように、
周波数設定データＤＦがＦＦｈの時、最大出力周波数になる。すなわち、
この時の基準クロック周波数ｆｒに対する周波数変移は、１９００ｐｐｍ程度であり、上述の条件を満足する。
【００３５】
４）ｆｖ＝ｆｒ−△ｆにする場合
この場合、周波数設定データＤＦを０１ｈにする。制御論理回路２２は、図８に示すように、主位相選択回路１８が状態０の時のみ、可変分周回路にｎカウント動作を１回とｎ−１カウント動作を１５回、行わせ、状態１〜７ではｎカウント動作のみを１６回行わせる。可変分周回路のキャリー信号Ｃにより位相選択信号Ｓ１，Ｓ２が決定される。
【００３６】
図１０は、ｆｖ＞ｆｒの場合の動作を示す。図１０（ａ）は、主位相選択回路１８及び副位相選択回路２０の各動作状態を示し、図１０（ｂ）は比較クロック信号Ｋｖの位相変化を示す。主位相選択回路１８が状態０で、かつ副位相選択回路２０が状態ａの時に動作を開始し、キャリー信号Ｃが４回（ｎ−１カウント動作を１回と、ｎカウント動作を３回）発生すると、位相選択信号Ｓ２により、副位相選択回路２０は状態Ｄになる。この時、比較クロック信号Ｋｖの位相は、３６０度／３２だけ進む。
【００３７】
次にキャリー信号Ｃが４回（ｎカウント動作が４回）発生すると、副位相選択回路２０は、位相選択信号Ｓ２より状態Ｃになる。比較クロック信号Ｋｖの位相は、３６０度／３２だけ更に進む。この動作をあと２回繰り返すと、副位相選択回路２０が状態Ａになり、比較クロック信号Ｋｖの位相が４５度だけ当初より進む。この時、更に位相選択信号Ｓ２により主位相選択回路１８は状態７に遷移し、クロックＫＢはＫ１からＫ７に変化する。副位相選択回路２０は状態Ａになっており、比較クロック信号Ｋｖの位相は何らクロックＫＢの位相変化に影響されない。しかも、主位相選択回路１８の状態変化は、５１１（５１２）クロック期間内で行われれば、このプリスケーラ動作に影響しない。
【００３８】
次にキャリー信号Ｃが４回（ｎカウント動作が４回）発生すると、副位相選択回路２０は、位相選択信号Ｓ２によって状態ｄになり、比較クロック信号Ｋｖの位相は３６０度／３２だけ進む。更に３回この動作を繰り返すと、副位相選択回路２０は状態ａになる。位相選択信号Ｓ１が主位相選択回路１８を状態６に遷移させ、クロックＫＡはＫ０からＫ６に変化する。この時、副位相選択回路４は状態ａになっており、比較クロック信号Ｋｖの出力位相は何らクロックＫＡの位相変化に影響されない。以後、この動作を繰り返すことによって、６５５３５クロック周期（ｎ×１２７＋（ｎ−１）×１）で、比較クロック信号Ｋｖの位相が３６０度進む。これは、可変発振器１６の出力信号Ｋ０〜Ｋ７の位相が、基準クロック信号ｋｒに対してこの期間で３６０度、遅れることを意味する。
【００３９】
出力周波数ｆｖは等価的に、基準周波数ｆｒに対して下式で示すように低くなる。すなわち、
従って、最小周波数変移△ｆは、所望値である基準クロック周波数ｆｒの１５ｐｐｍ程度になる。
【００４０】
５）ｆｖ＝ｆｒ−ｋ×△ｆにする場合
この場合、周波数設定データＤＦを２５６−ｋにする。主位相選択回路１８、副位相選択回路２０及び制御論理回路２２による比較クロック信号Ｋｖの位相遅延動作は、図９に示す通りである。単に、制御論理回路２２における可変分周回路のｋ回の（ｎ−１）カウント動作を１２８回のキャリー発生期間に割り振る点が異なるだけである。ただし、（ｎ−１）カウント動作期間をできる限り均等に割り振ると、比較クロック信号Ｋｖの位相遷移特性が直線的になり、出力信号ＣＫの周波数安定度を最良にできる。動作周期は（６５５３６−ｋ）×Ｔｖになるので、この動作周期で出力周波数を設定する。出力周波数ｆｖは、下式で示すように、
である。周波数設定データＤＦがＦＦｈの時、最小出力周波数になり、
である。この時の基準クロック周波数ｆｒに対する周波数変移は、１９００ｐｐｍ程度であり、上述の条件を満足する。
【００４１】
本実施例では、目標出力周波数を決定する位相比較動作を出力信号周期毎に行うことができるので、チャージポンプ回路１２及び可変発振器１６等のＰＬＬ構成回路ブロックに一般的なＰＬＬ構成回路をそのまま使用できる。
【００４２】
本実施例では、プリスケーラ動作の向上を意図して副位相選択回路２０を設けているが、これが無くてもプリスケーラ動作を実現できることは明らかである。副位相選択回路２０を設けない場合には、チャージポンプ回路１２内の容量値を大きくするなどして、制御位相のジャンプを抑圧する必要がある。
【００４３】
可変発振器１６が、直接、多相クロックを発生したが、単相出力の可変発振回路１７の出力を、遅延回路を縦続接続したディレーチェーン回路に供給し、同様の多相クロック信号を生成するようにしてもよい。
【００４４】
本実施例では、位相選択信号Ｓ１，Ｓ２を発生する制御論理回路２２に比較クロック信号Ｋｖを入力したが、位相選択信号Ｓ１，Ｓ２にはタイミング上の制約が小さいので、クロックＫ０〜Ｋ７，ＫＡ，ＫＢを制御論理回路２２に入力するようにしてもよい。
【００４５】
【発明の効果】
以上の説明から容易に理解できるように、本発明によれば、目標の出力信号周波数を制御する位相比較動作を出力信号の周期毎に行うことができる。しかも、この位相比較動作は、目標の周波数設定精度に関係しないので、一般のＰＬＬの可変発振回路及びチャージポンプ回路を使用して容易に高精度な周波数シンセサイザを実現でき、ＬＳＩ化が可能になり安価に具体化できる。周波数設定精度の向上に対して、周波数制御動作におけるアタック／リカバリ能力を損なわないので、迅速な出力周波数切換えが可能になる。
【図面の簡単な説明】
【図１】 本発明の一実施例の概略構成ブロック図である。
【図２】 可変発振器１６の概略構成ブロック図である。
【図３】 差動遅延回路３０〜３６の概略構成ブロック図である。
【図４】 主位相選択回路１８の動作対応表である。
【図５】 副位相選択回路２０の概略構成ブロック図である。
【図６】 副位相選択回路２０の動作対応表である。
【図７】 副位相選択回路２０の波形図である。
【図８】 本実施例のプリスケーラ動作の説明表である。
【図９】 本実施例のプリスケーラ動作における第１状態を示す図である。
【図１０】 本実施例のプリスケーラ動作における第２状態を示す図である。
【図１１】 従来例の概略構成ブロック図である。
【符号の説明】
１０：位相比較回路
１２：チャージポンプ回路
１４：制御信号発生回路
１６：多相クロック可変発振器
１８：主位相選択回路
２０：副位相選択回路
２２：制御論理回路
３０，３２，３４，３６：差動遅延回路
３８，４０，４２，４４：差動バッファ
５０，５２，５４，５６，５８，６０，６２，６４，６６：電界効果トランジスタ
７０ａ〜７０ｈ：選択回路
７２ａ〜７２ｈ：差動遅延回路
７４：差動バッファ
１１０：分周回路
１１２：位相比較回路
１１４：チャージポンプ回路
１１６：制御信号発生回路
１１８：電圧制御発振器
【発明の属する技術分野】
本発明は、入力基準クロック信号に対して係数倍周波数の高精度（ｅｘ．１５ｐｐｍ程度）のクロック信号を出力する周波数シンセサイザに関する。
【０００２】
【従来の技術】
図１１は、周波数シンセサイザの従来例の概略構成ブロック図を示す。分周回路１１０は、周波数ｆｒの基準クロック信号Ｋｒを固定の分周数Ｎｒで分周し、その分周結果を基準信号Ｒとして位相比較回路１１２に供給する。制御信号発生回路１１６は、電圧制御発振器１１８に駆動制御信号を供給し、電圧制御発振器１１８は、その駆動制御信号に応じた周波数ｆｖで発振する。周波数ｆｖの出力信号Ｋｖは、外部に出力されると共に、可変分周回路２２０にも印加される。可変分周回路２２０は、電圧制御発振器１１８の出力を分周数Ｎｖで分周し、その分周結果を比較信号Ｖとして位相比較回路１１２に供給する。分周数Ｎｖは、分周数設定データＤＦによって変更自在である。位相比較回路１１２は、比較信号Ｖが基準信号Ｒより遅れた時（又は進んだ時）にアップパルスＵ（又はダウンパルスＤ）をチャージポンプ回路１１４に供給する。チャージポンプ回路１１４は、アップパルスＵ又はダウンパルスＤから誤差電圧を発生して、制御信号発生回路１１６に供給する。制御信号発生回路１１６は、チャージポンプ回路１１４からの誤差電圧に応じて、比較信号Ｖが基準信号Ｒに対して位相が合うような駆動制御信号を生成し、電圧制御発振器１１８に供給する。
【０００３】
図１１に示す従来例では、以下の関係が成立する。すなわち、
ｆｖ＝（Ｎｖ／Ｎｒ）×ｆｒ （１）
この様にして、図１１に示す周波数シンセサイザは、基準クロック周波数ｆｒを係数倍した周波数ｆｖのクロック信号Ｋｖを出力する。
【０００４】
周波数シンセサイザは、周波数可変範囲と周波数設定精度で規定される。例えば、周波数可変範囲：±１５００ｐｐｍ以上、周波数設定精度：１５ｐｐｍ程度とする。この場合、
１／２＾１６＝１／６５５３６＝１５．２５ｐｐｍ
６５５３６／（６５５３６−１２８）＝＋１９５３ｐｐｍ
（６５５３６−２５６）／（６５５３６−１２８）＝−１９５７ｐｐｍ
であるので、可変分周回路２２０は、一例として以下のように設計できる。すなわち、
カウンタビット数 ：１６ビット
分周数設定データＤＦ：８ビット
分周数範囲 ：６５２８０〜６５４０８〜６５５３６
とする。
【０００５】
【発明が解決しようとする課題】
従来の周波数シンセサイザには以下の課題がある。すなわち、周波数設定精度を上げる場合に可変分周回路の分周数Ｎｖを大きくする必要がある。これは、出力信号Ｋｖの周波数チェック間隔が大きくなることを意味し、電圧制御発振器１１８は、この場合の様に数万クロックの間、発振周波数を安定に保持できる構成になっている必要がある。数万クロックにわたって周波数安定を維持できる電圧制御発振器１１８は、汎用ＬＳＩプロセスのみでは容易に実現できなかいので、安価に具体化できない。
【０００６】
発振周波数を安定に保持するためには更に、電圧制御発振器１１８のみならず、ＬＳＩでは実現できない大容量のコンデンサを使用したチャージポンプ回路１１４によって電圧制御発振器１１８の出力を安定化する必要がある。しかし、これにより、アタック／リカバリ能力が犠牲になり、迅速な出力周波数切換えを行うことができず、応用範囲が限定される。
【０００７】
本発明は、このような問題点を解決する周波数シンセサイザを提示することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る周波数シンセサイザは、基準クロック信号の周波数に相関のある周波数の出力信号を発生する周波数シンセサイザであって、前記出力信号の周期を概ね等分割した位相差を持つクロック信号群を発生する可変発振回路と、周波数設定データに従い位相選択制御信号を発生する制御回路と、前記位相選択制御信号に従い、前記クロック信号群から１つのクロック信号を選択し、比較クロック信号として出力する位相選択回路と、前記基準クロック信号と前記比較クロック信号の位相を比較する位相比較回路と、前記位相比較回路の出力に従い前記可変発振回路の発振周波数を制御する周波数制御回路とを具備し、前記位相選択回路は、前記位相選択制御信号の第１の制御信号に従い前記クロック信号群から隣接位相の２つのクロック信号を選択する主位相選択回路と、前記位相選択制御信号の第２の制御信号に従い、前記主位相選択回路により選択された２つのクロック信号の位相差内のクロック位相から１つのクロック信号を選択し、比較クロック信号として出力する副位相選択回路とからなることを特徴とする。
【０００９】
【実施例】
以下、図面を参照して、本発明の実施例を詳細に説明する。
【００１０】
図１は、本発明の一実施例の概略構成ブロック図を示す。基準クロック信号Ｋｒが、一般的なアップパルスＵ及びダウンパルスＤを発生する位相比較回路１０に入力する。もちろん、基準クロック信号Ｋｒは、元クロック信号を便宜に分周又は逓倍されたものでもよい。位相比較回路１０は、基準クロック信号Ｋｒと後述する比較信号Ｋｖとの間で位相を比較し、その位相関係に応じてアップパルスＵ又はダウンパルスＤを出力する。位相比較回路１０の出力パルスは、これも一般的なチャージポンプ回路１２に入力し、チャージポンプ回路１２は、位相比較回路１０からのアップパルスＵ及びダウンパルスＤに応じた誤差電圧を発生し、制御信号発生回路１４に供給する。制御信号発生回路１４は、チャージポンプ回路１２からの誤差電圧に応じた制御電圧Ｖｃ１を発生し、多相クロック可変発振器１６に供給する。多相クロック可変発振器１６の詳細は後述する。位相比較回路１０、チャージポンプ回路１２及び制御信号発生回路１４は、ごく一般的な性能のものからなる。
【００１１】
多相クロック可変発振器１６は、制御電圧Ｖｃ１に応じた周波数で発振し、その発振周波数を８等分したタイミングの多相クロック信号Ｋ０〜Ｋ７を主位相選択回路１８に出力する。多相クロック可変発振器１６のクロック信号Ｋ７が、本実施例の出力信号ＣＫとして外部に出力される。
【００１２】
主位相選択回路１８は、制御論理回路２２からの位相選択信号Ｓ１に応じて多相クロック信号Ｋ０〜Ｋ７から２つの主選択クロックＫＡ，ＫＢを選択し、副位相選択回路２０に出力する。副位相選択回路２０は、制御論理回路２２からの位相選択信号Ｓ２に応じて主選択クロック信号ＫＡ，ＫＢの一方を選択し、上述の比較信号Ｋｖとして位相比較回路１０に供給すると共に、制御論理回路２２にクロック信号として供給する。制御論理回路２２には周波数設定データＤＦが入力されており、制御論理回路２２は、周波数設定データＤＦに応じて位相選択信号Ｓ１，Ｓ２により主位相選択回路１８及び副位相選択回路２０を制御する。
【００１３】
図２は、多相クロック可変発振器１６の概略構成ブロック図を示す。それぞれ同じ構成の差動遅延回路３０，３２，３４，３６がリング状に接続されている。ただし、差動遅延回路３６の出力差動信号は差動遅延回路３０の入力に、正極／負極を互いに違えて接続されている。これにより、発振回路が形成される。
【００１４】
差動遅延回路３０〜３６のＣＭＯＳ回路構成例を図３に示す。駆動電圧Ｖｄが電界効果トランジスタ（ＦＥＴ）５０，５２のゲートに印加される。ＦＥＴ５２のドレイン電流Ｉ１は、互いにソースを接続したＦＥＴ５４，４６から供給される。ＦＥＴ５４のゲートには正極信号Ｐｉが印加され、ＦＥＴ５６のゲートには負極信号Ｎｉが入力される。ＦＥＴ５０のドレインは、ゲート・ドレイン間を短絡したＦＥＴ５８，６０のドレイン及びＦＥＴ６２のゲートに接続する。ＦＥＴ６０，６２は、電流Ｉ２を出力する。ＦＥＴ６０，６２のドレインは、それぞれＦＥＴ５４，５６のドレインに接続する。ＦＥＴ６０，６２のドレインはまた、ゲート・ドレイン間を短絡したＦＥＴ６４，６６のソースに接続し、正極信号Ｐｏ及び負極信号Ｎｏを出力する。
【００１５】
Ｉ２＝Ｉ１／２にしておくと、Ｐｏ及びＮｏの各遷移期間では電流Ｉ２によって充放電が行われる。電流Ｉ２は駆動電圧Ｖｄによって決定されるので、これにより入出力遅延時間を制御できる。従って、各差動遅延回路３０〜３４の遅延時間は、発振周期Ｔｖの１／８となる。発振周波数ｆｖは、制御電圧Ｖｃ１を差動遅延回路３０〜３６の各制御電圧Ｖｄとすることで制御できる。
【００１６】
差動遅延回路３０〜３６の各差動出力信号は、差動バッファ３８〜４４を介して、それぞれ１／８周期ずつ位相の異なる多相クロック信号Ｋ０〜Ｋ７として出力される。
【００１７】
図２に示す構成の可変発振器１６は、ＣＭＯＳプロセスで容易にＬＳＩ内に形成できる。
【００１８】
主位相選択回路１８の動作を説明する。主位相選択回路１８は、位相選択信号Ｓ１に応じて８つの状態を取り得る。図４は、各状態における出力信号ＫＡ，ＫＢの対応表を示す。ここでは、信号ＫＡ及びＫＢは、差動クロック信号とする。特徴的には、信号ＫＡ及びＫＢがともに２状態番号で出力クロックが変化せず続く状態番号でクロック番号が２つ変化する。また、位相選択信号Ｓ１によって、
状態０→状態７、状態０→状態７
状態０←状態７、状態０←状態７
というように順次的に状態が遷移する。
【００１９】
副位相選択回路２０の構成及び動作を説明する。図５は、副位相選択回路２０の概略構成ブロック図を示す。主位相選択回路１８からの差動クロック信号ＫＡ，ＫＢは、選択回路７０ａ〜７０ｈに入力する。制御論理回路２２からの位相選択信号Ｓ２は各１ビットの信号Ｓ２ａ〜Ｓ２ｈからなる。各選択回路７０ａ〜７０ｈは、それぞれ信号Ｓ２ａ〜Ｓ２ｈがＬレベルのときクロックＫＡを選択し、ＨレベルのときクロックＫＢを選択する。選択回路７０ａ〜７０ｈの出力はそれぞれ、差動遅延回路７２ａ〜７２ｈに入力する。差動遅延回路７２ａ〜７２ｈは例えば、図３に示す構成と同じ構成からなる。制御電圧Ｖｄは可変発振器１６に印加される制御電圧Ｖｃ１と同じ電圧でよい。これにより、新たに制御回路を設ける必要が無くなる。
【００２０】
差動遅延回路７２ａ〜７２ｈの各差動出力端子は互いに接続されており、差動バッファ７４が、これらの共通接続の出力を比較クロック信号Ｋｖとして出力する。比較クロック信号Ｋｖは、図６（ａ）及び（ｂ）に示すように、Ａ〜Ｅ及びａ〜ｅの１０個の状態を具備し、その何れか１つが、位相選択信号Ｓ２ａ〜Ｓ２ｈによって設定される。図６（ａ）は、クロックＫＢがクロックＫＡより遅れている場合の状態を示し、図６（ｂ）は、クロックＫＢがクロックＫＡより進んでる場合の状態を示す。
【００２１】
図７（ａ）は、差動遅延回路７２ａ〜７２ｈの出力結線点の、一方の差動信号波形を示す。状態Ａ又はａは最も位相の進んだ状態であり、遷移領域（期間ｔ０〜ｔ２及び期間ｔ４〜ｔ６）に電流８×Ｉ２で充放電する。寄生容量もおおよそ８倍になっているので、電圧上昇及び下降速度は、可変発振器１６内の差動遅延回路出力信号のそれとほぼ等しく、遷移時間はクロック周期Ｔｖの１／４程度になる。状態Ｂ又はｂでは、期間ｔ０〜ｔ１及びｔ４〜ｔ５に充放電電流が（７−１）×Ｉ２＝６×Ｉ２であり、それ以後、しきい値電圧Ｖｔｈを超えて電圧遷移が終了するまで、充放電電流は８×Ｉ２である。
【００２２】
状態Ｃ又はｃでは、期間ｔ０〜ｔ１及びｔ４〜ｔ５に充放電電流が（６−２）×Ｉ２＝４×Ｉ２であり、それ以後、しきい値電圧Ｖｔｈを超えて電圧遷移が終了するまで、充放電電流は８×Ｉ２である。状態Ｄ又はｄでは、期間ｔ０〜ｔ１及びｔ４〜ｔ５に充放電電流が（５−３）×Ｉ２＝２×Ｉ２であり、それ以後、しきい値電圧Ｖｔｈを超えて電圧遷移が終了するまで、充放電電流は８×Ｉ２である。状態Ｅ又はｅは最も位相の遅れた状態であり、遷移領域（期間ｔ１〜ｔ３及び期間ｔ５〜ｔ７）に電流８×Ｉ２で充放電し、状態Ａ及びａに比べて１／８Ｔｖだけ、位相が遅れる。
【００２３】
以上の動作により、各状態の遷移領域における充放電波形は、図７（ａ）に示すようになり、状態Ａ（ａ）〜Ｅ（ｅ）は、それぞれ１／３２Ｔｖずつ位相のずれた（すなわち、位相を等分割した）クロック信号を出力する。
【００２４】
図７（ｂ）は、差動遅延回路７２ａ〜７２ｈの出力結線点の寄生容量が可変発振器１６よりレイアウト上で相対的に５０％程度大きくなった場合の、各状態における動作波形を示す。このような場合でも、位相等分割動作は満足され、以上に説明した動作を確実に実現できていることがわかる。差動遅延回路の遅延時間を０．５ｎｓ以下で安定に動作させることは難しく、クロック周波数が２００ＭＨｚを超えると、８を超える多相クロック信号を出力する可変発振器１６を実現できない。
【００２５】
副位相選択回路２０により、可変発振器１６で実現できない微細クロック位相を論理的な補間処理で容易に実現できる。
【００２６】
次に、プリスケーラ動作を説明する。まず、周波数シンセサイザの仕様を従来例と同じく以下のように設定する。すなわち、周波数可変範囲を±１５００ｐｐｍ以上とし、周波数設定精度を１５ｐｐｍ程度とする。
【００２７】
制御論理回路２２は、ｎ又はｎ−１（但し、ｎ＝５１２）だけ、比較クロック信号Ｋｖをカウントし、かつ動作周期を１２８期間に分割する可変分周回路を具備する。本実施例では、プリスケーラ動作は、主位相選択回路１８、副位相選択回路２０及び制御論理回路２２の連携で行われる。図８、図９及び図１０を参照して、本実施例のプリスケーラ動作を説明する。
【００２８】
１）ｆｖ＝ｆｒにする場合
この場合、周波数設定データＤＦを００ｈにする。制御論理回路２２は、位相選択信号Ｓ１，Ｓ２を強制的に固定する。これにより、比較クロック信号Ｋｖは一定位相となり、図１に示す回路は、基準クロック周波数ｆｒと等しいクロック周波数ｆｖを出力する単なるＰＬＬ回路として動作する。
【００２９】
２）ｆｖ＝ｆｒ＋△ｆにする場合（但し、△ｆは最小周波数変移である。）
この場合、周波数設定データＤＦを８１ｈする。図８に示すように、制御論理回路２２は、主位相選択回路１８の状態０の時にのみ可変分周回路にｎカウント動作を１回とｎ−１カウント動作を１５回、行わせ、状態１〜７では、ｎカウント動作のみを１６回、行わせる。可変分周回路のキャリー信号Ｃが位相選択信号Ｓ１，Ｓ２を決定する。
【００３０】
図９は、ｆｖ＞ｆｒの場合の動作を示す。ものである。図９（ａ）は、主位相選択回路１８及び副位相選択回路２０の動作状態を示し、図９（ｂ）は比較クロック信号Ｋｖの位相変化を示す。主位相選択回路１８が状態０で、かつ副位相選択回路２０が状態ｅの時に動作を開始し、キャリー信号Ｃが４回（ｎ−１カウント動作１回とｎカウント動作が３回）が発生すると、位相選択信号Ｓ２により副位相選択回路２０を状態Ｂにする。この時、比較クロック信号Ｋｖの位相は、３６０度／３２だけ遅れる。次にキャリー信号Ｃが４回（ｎカウント動作が４回）発生すると、位相選択信号Ｓ２が副位相選択回路２０を状態Ｃにする。この時、比較クロック信号Ｋｖの位相は、３６０度／３２だけ更に遅れる。これらの動作をあと２回繰り返すと、副位相選択回路２０が状態Ｅになり、比較クロック信号Ｋｖの位相が当初より４５度だけ遅れる。この時、更に主位相選択回路１８は、位相選択信号Ｓ１により状態１に遷移し、クロックＫＡはＫ０からＫ２に変化する。副位相選択回路２０は状態Ｅになっており、クロックＫｖの出力位相はクロックＫＡの位相変化に影響されない。しかも、主位相選択回路１８の状態変化は、５１１（５１２）クロック期間内で行われる場合、このプリスケーラ動作に影響しない。
【００３１】
次にキャリー信号Ｃが４回（ｎカウント動作が４回）発生すると、副位相選択回路２０は、位相選択信号Ｓ２によって状態ｂになり、比較クロック信号Ｋｖの位相は３６０度／３２だけ遅れる。更に３回この動作を繰り返すと、副位相選択回路４が状態ｅになる。この時、位相選択信号Ｓ１により、主位相選択回路１８は状態２に遷移し、クロックＫＢはＫ１からＫ３に変化する。副位相選択回路２０は状態ｅになっており、比較クロック信号Ｋｖの出力位相は、クロックＫＢの位相変化に影響されない。以後、この動作を繰り返すことによって、６５５３５クロック周期（ｎ×１２７＋（ｎ−１）×１）で、比較クロック信号Ｋｖの位相が３６０度、遅れる。これは、可変発振器１６の出力信号Ｋ０〜Ｋ７の位相が、基準クロック信号Ｋｒに対してこの期間で３６０度進むことを意味する。
【００３２】
等価的に、出力周波数ｆｖは、基準周波数ｆｒに対して下式で示すように高くなる。すなわち、
【００３３】
本実施例では、比較クロック信号Ｋｖが３６０度／３２だけ、位相ジャンプするので、可変発振器１６の出力信号のジッタが懸念される。しかし、チャージポンプ回路１２おける容量素子によって位相ジャンプが連続なものに補正されるので、通常のチャージポンプ回路で実用上問題の無い１／１００周期以下のジッタ量に抑制される。副位相選択回路２０は、説明を簡単にするために補間量を１／４にしたが、１／８程度にする構成は容易であり、その場合、更にジッタ量を抑制できる。
【００３４】
３）ｆｖ＝ｆｒ＋ｋ×△ｆにする場合
この場合、周波数設定データＤＦを２５６−ｋにする。主位相選択回路１８、副位相選択回路２０及び制御論理回路２２による比較クロック信号Ｋｖの位相遅延動作は、上述のケースと同様に図９に示した通りである。単に、制御論理回路２２における可変分周回路のｋ回の（ｎ−１）カウント動作を１２８回のキャリー発生期間に割り振る点が異なるだけである。ただし、（ｎ−１）カウント動作期間をできる限り均等に割り振ると、比較クロック信号Ｋｖの位相遷移特性が直線的になり、出力ＣＫの周波数安定度を最良にできる。動作周期は（６５５３６−ｋ）×Ｔｖになるので、この動作周期で出力周波数を設定する。出力周波数ｆｖは、下式で示されるように、
【００３５】
４）ｆｖ＝ｆｒ−△ｆにする場合
この場合、周波数設定データＤＦを０１ｈにする。制御論理回路２２は、図８に示すように、主位相選択回路１８が状態０の時のみ、可変分周回路にｎカウント動作を１回とｎ−１カウント動作を１５回、行わせ、状態１〜７ではｎカウント動作のみを１６回行わせる。可変分周回路のキャリー信号Ｃにより位相選択信号Ｓ１，Ｓ２が決定される。
【００３６】
図１０は、ｆｖ＞ｆｒの場合の動作を示す。図１０（ａ）は、主位相選択回路１８及び副位相選択回路２０の各動作状態を示し、図１０（ｂ）は比較クロック信号Ｋｖの位相変化を示す。主位相選択回路１８が状態０で、かつ副位相選択回路２０が状態ａの時に動作を開始し、キャリー信号Ｃが４回（ｎ−１カウント動作を１回と、ｎカウント動作を３回）発生すると、位相選択信号Ｓ２により、副位相選択回路２０は状態Ｄになる。この時、比較クロック信号Ｋｖの位相は、３６０度／３２だけ進む。
【００３７】
次にキャリー信号Ｃが４回（ｎカウント動作が４回）発生すると、副位相選択回路２０は、位相選択信号Ｓ２より状態Ｃになる。比較クロック信号Ｋｖの位相は、３６０度／３２だけ更に進む。この動作をあと２回繰り返すと、副位相選択回路２０が状態Ａになり、比較クロック信号Ｋｖの位相が４５度だけ当初より進む。この時、更に位相選択信号Ｓ２により主位相選択回路１８は状態７に遷移し、クロックＫＢはＫ１からＫ７に変化する。副位相選択回路２０は状態Ａになっており、比較クロック信号Ｋｖの位相は何らクロックＫＢの位相変化に影響されない。しかも、主位相選択回路１８の状態変化は、５１１（５１２）クロック期間内で行われれば、このプリスケーラ動作に影響しない。
【００３８】
次にキャリー信号Ｃが４回（ｎカウント動作が４回）発生すると、副位相選択回路２０は、位相選択信号Ｓ２によって状態ｄになり、比較クロック信号Ｋｖの位相は３６０度／３２だけ進む。更に３回この動作を繰り返すと、副位相選択回路２０は状態ａになる。位相選択信号Ｓ１が主位相選択回路１８を状態６に遷移させ、クロックＫＡはＫ０からＫ６に変化する。この時、副位相選択回路４は状態ａになっており、比較クロック信号Ｋｖの出力位相は何らクロックＫＡの位相変化に影響されない。以後、この動作を繰り返すことによって、６５５３５クロック周期（ｎ×１２７＋（ｎ−１）×１）で、比較クロック信号Ｋｖの位相が３６０度進む。これは、可変発振器１６の出力信号Ｋ０〜Ｋ７の位相が、基準クロック信号ｋｒに対してこの期間で３６０度、遅れることを意味する。
【００３９】
出力周波数ｆｖは等価的に、基準周波数ｆｒに対して下式で示すように低くなる。すなわち、
【００４０】
５）ｆｖ＝ｆｒ−ｋ×△ｆにする場合
この場合、周波数設定データＤＦを２５６−ｋにする。主位相選択回路１８、副位相選択回路２０及び制御論理回路２２による比較クロック信号Ｋｖの位相遅延動作は、図９に示す通りである。単に、制御論理回路２２における可変分周回路のｋ回の（ｎ−１）カウント動作を１２８回のキャリー発生期間に割り振る点が異なるだけである。ただし、（ｎ−１）カウント動作期間をできる限り均等に割り振ると、比較クロック信号Ｋｖの位相遷移特性が直線的になり、出力信号ＣＫの周波数安定度を最良にできる。動作周期は（６５５３６−ｋ）×Ｔｖになるので、この動作周期で出力周波数を設定する。出力周波数ｆｖは、下式で示すように、
【００４１】
本実施例では、目標出力周波数を決定する位相比較動作を出力信号周期毎に行うことができるので、チャージポンプ回路１２及び可変発振器１６等のＰＬＬ構成回路ブロックに一般的なＰＬＬ構成回路をそのまま使用できる。
【００４２】
本実施例では、プリスケーラ動作の向上を意図して副位相選択回路２０を設けているが、これが無くてもプリスケーラ動作を実現できることは明らかである。副位相選択回路２０を設けない場合には、チャージポンプ回路１２内の容量値を大きくするなどして、制御位相のジャンプを抑圧する必要がある。
【００４３】
可変発振器１６が、直接、多相クロックを発生したが、単相出力の可変発振回路１７の出力を、遅延回路を縦続接続したディレーチェーン回路に供給し、同様の多相クロック信号を生成するようにしてもよい。
【００４４】
本実施例では、位相選択信号Ｓ１，Ｓ２を発生する制御論理回路２２に比較クロック信号Ｋｖを入力したが、位相選択信号Ｓ１，Ｓ２にはタイミング上の制約が小さいので、クロックＫ０〜Ｋ７，ＫＡ，ＫＢを制御論理回路２２に入力するようにしてもよい。
【００４５】
【発明の効果】
以上の説明から容易に理解できるように、本発明によれば、目標の出力信号周波数を制御する位相比較動作を出力信号の周期毎に行うことができる。しかも、この位相比較動作は、目標の周波数設定精度に関係しないので、一般のＰＬＬの可変発振回路及びチャージポンプ回路を使用して容易に高精度な周波数シンセサイザを実現でき、ＬＳＩ化が可能になり安価に具体化できる。周波数設定精度の向上に対して、周波数制御動作におけるアタック／リカバリ能力を損なわないので、迅速な出力周波数切換えが可能になる。
【図面の簡単な説明】
【図１】 本発明の一実施例の概略構成ブロック図である。
【図２】 可変発振器１６の概略構成ブロック図である。
【図３】 差動遅延回路３０〜３６の概略構成ブロック図である。
【図４】 主位相選択回路１８の動作対応表である。
【図５】 副位相選択回路２０の概略構成ブロック図である。
【図６】 副位相選択回路２０の動作対応表である。
【図７】 副位相選択回路２０の波形図である。
【図８】 本実施例のプリスケーラ動作の説明表である。
【図９】 本実施例のプリスケーラ動作における第１状態を示す図である。
【図１０】 本実施例のプリスケーラ動作における第２状態を示す図である。
【図１１】 従来例の概略構成ブロック図である。
【符号の説明】
１０：位相比較回路
１２：チャージポンプ回路
１４：制御信号発生回路
１６：多相クロック可変発振器
１８：主位相選択回路
２０：副位相選択回路
２２：制御論理回路
３０，３２，３４，３６：差動遅延回路
３８，４０，４２，４４：差動バッファ
５０，５２，５４，５６，５８，６０，６２，６４，６６：電界効果トランジスタ
７０ａ〜７０ｈ：選択回路
７２ａ〜７２ｈ：差動遅延回路
７４：差動バッファ
１１０：分周回路
１１２：位相比較回路
１１４：チャージポンプ回路
１１６：制御信号発生回路
１１８：電圧制御発振器
Claims (1)
- 基準クロック信号の周波数に相関のある周波数の出力信号を発生する周波数シンセサイザであって、
前記出力信号の周期を概ね等分割した位相差を持つクロック信号群を発生する可変発振回路と、
周波数設定データに従い位相選択制御信号を発生する制御回路と、
前記位相選択制御信号に従い、前記クロック信号群から１つのクロック信号を選択し、比較クロック信号として出力する位相選択回路と、
前記基準クロック信号と前記比較クロック信号の位相を比較する位相比較回路と、
前記位相比較回路の出力に従い前記可変発振回路の発振周波数を制御する周波数制御回路
とを具備し、
前記位相選択回路は、前記位相選択制御信号の第１の制御信号に従い前記クロック信号群から隣接位相の２つのクロック信号を選択する主位相選択回路と、前記位相選択制御信号の第２の制御信号に従い、前記主位相選択回路により選択された２つのクロック信号の位相差内のクロック位相から１つのクロック信号を選択し、比較クロック信号として出力する副位相選択回路とからなる
ことを特徴とする周波数シンセサイザ。
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Applications Claiming Priority (1)
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| JP35877499A JP4181715B2 (ja) | 1999-12-17 | 1999-12-17 | 周波数シンセサイザ |
Publications (2)
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