JP2003347938A

JP2003347938A - Ｐｌｌ回路

Info

Publication number: JP2003347938A
Application number: JP2002157302A
Authority: JP
Inventors: Hideki Naganuma; 英樹永沼
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2002-05-30
Filing date: 2002-05-30
Publication date: 2003-12-05

Abstract

(57)【要約】【課題】スプリアスを抑制しつつ、ロックアップタイ
ムが短く、自由度が高いＰＬＬ回路を実現することを目
的にする。【解決手段】本発明は、発振器と、入力と分周器によ
り分周された出力との位相差を一定に保つようにフィー
ドバック制御を行う第１のＰＬＬと、入力と出力との位
相差を一定に保つようにフィードバック制御を行う第２
のＰＬＬと、第１のＰＬＬまたは第２のＰＬＬに挿入さ
れる狭帯域フィルタとを有し、周波数変更時に、発振器
の出力を第２のＰＬＬに入力させ、狭帯域フィルタを第
２のＰＬＬのフィードバックに挿入すると共に、第２の
ＰＬＬの出力を第１のＰＬＬに入力させ、第１のＰＬＬ
のロック時に、発振器の出力を第１のＰＬＬに入力さ
せ、狭帯域フィルタを第１のＰＬＬの分周器後のフィー
ドバックに挿入すると共に、第１のＰＬＬの分周器出力
を第２のＰＬＬに入力させることを特徴とするものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、目的の周波数を出
力するＰＬＬ回路に関し、スプリアスを抑制するＰＬＬ
回路に関するものである。

【０００２】

【従来の技術】ＰＬＬ（フェーズ・ロック・ループ）回
路は、基準周波数を逓倍して、目的の周波数を出力する
回路である。例えば、特開平１１−２０５１３７号公報
の図３等に記載されている。このようなＰＬＬ回路を、
図２を用いて説明する。

【０００３】図２において、発振器１は、基準周波数信
号を出力する。周波数位相比較器（ＰＦＤ）２は一方の
入力に発振器１の出力が入力される。ループフィルタ３
はローパスフィルタで、ＰＦＤ２の出力が入力される。
電圧制御発振器（ＶＣＯ）４は、ループフィルタ３の出
力が入力される。ダイレクトデジタルシンセサイザ（Ｄ
ＤＳ）５は分周器で、ＶＣＯ４の出力が入力され、ＰＦ
Ｄ２の他方の入力に出力する。

【０００４】このような装置の動作を以下に説明する。
発振器１が基準周波数信号を出力し、この基準周波数信
号とＤＤＳ５の出力との位相比較を行い、ＰＦＤ２は比
較結果をループフィルタ３に出力する。ループフィルタ
３は、平滑化した直流電圧として、ＶＣＯ４に出力し、
ＶＣＯ４は入力電圧に対応した周波数信号を出力する。
このＶＣＯ４の周波数信号をＤＤＳ５は分周して、ＰＦ
Ｄ２に与える。

【０００５】

【発明が解決しようとする課題】このような装置のＤＤ
Ｓ５のスプリアスを避けるために、ＤＤＳ５の分周比を
大きくしたり、ＰＬＬ回路の帯域を狭くしたりしてい
る。また、ＤＤＳ５の分周の設定を、１／Ｎ（Ｎ：整
数）の近傍にすると、スプリアスが発生するので、ＤＤ
Ｓ５の入力に可変分周器等を設け、ＤＤＳ５の設定が１
／Ｎ近傍とならないようにしていた。

【０００６】しかし、ＤＤＳ５の分周比を大きくする
と、ＰＬＬ回路の出力周波数の自由度が制限され、ＰＬ
Ｌ回路の帯域を狭くすると、ロックアップタイムが長く
なってしまう。また、ＤＤＳ５の設定が１／Ｎの近傍に
ならないように、ＤＤＳ５の入力に可変分周器等を設
け、１／Ｎの近傍にならないようにするために、ＤＤＳ
５、可変分周器等の設定が複雑になるという問題点があ
った。

【０００７】そこで、本発明の目的は、スプリアスを抑
制しつつ、ロックアップタイムが短く、自由度が高いＰ
ＬＬ回路を実現することにある。

【０００８】

【課題を解決するための手段】請求項１記載の本発明
は、基準周波数信号を出力する発振器と、入力と分周器
により分周された出力との位相差を一定に保つようにフ
ィードバック制御を行う第１のＰＬＬと、入力と出力と
の位相差を一定に保つようにフィードバック制御を行う
第２のＰＬＬと、前記第１のＰＬＬの分周器出力後のフ
ィードバック、または、前記第２のＰＬＬのフィードバ
ックに挿入される狭帯域フィルタとを有し、周波数変更
時に、前記発振器の基準周波数信号を前記第２のＰＬＬ
に入力させ、前記狭帯域フィルタを第２のＰＬＬのフィ
ードバックに挿入すると共に、第２のＰＬＬの出力を前
記第１のＰＬＬに入力させ、第１のＰＬＬのロック時
に、発振器の基準周波数信号を第１のＰＬＬに入力さ
せ、狭帯域フィルタを第１のＰＬＬの分周器後のフィー
ドバックに挿入すると共に、第１のＰＬＬの分周器出力
を第２のＰＬＬに入力させることを特徴とするものであ
る。

【０００９】請求項２記載の本発明は、請求項１記載の
本発明において、第２のＰＬＬの出力と発振器の基準周
波数信号とを切り替えて、第１のＰＬＬに出力する第１
の切替部と、発振器の基準周波数信号と第１のＰＬＬの
分周器の出力とを切り替えて、第２のＰＬＬに出力する
第２の切替部と、第１、第２のＰＬＬのフィードバック
に、狭帯域フィルタを切り替えて挿入する第３の切替部
とを設けたすることを特徴とするものである。

【００１０】請求項３記載の本発明は、請求項２記載の
本発明において、第１のＰＬＬのロックを検出するロッ
ク検出部を設け、ロック検出部のロック検出により、第
１〜第３の切替部を切り替えることを特徴とするもので
ある。

【００１１】請求項４記載の本発明は、請求項１〜３の
いずれかに記載の本発明において、第１のＰＬＬは、入
力と分周器により分周された出力との位相差を比較する
第1の周波数位相比較器と、この第１の周波数位相比較
器の出力を入力する第１のローパスフィルタと、この第
１のローパスフィルタの出力により、発振を行い、分周
器に出力する第１の電圧発振器とを備え、第２のＰＬＬ
は、入力とフィードバックされた出力との位相差を比較
する第２の周波数位相比較器と、この第２の周波数位相
比較器の出力を入力する第２のローパスフィルタと、こ
の第２のローパスフィルタの出力により、発振を行い、
出力する第２の電圧発振器とを備えたことを特徴とする
ものである。

【００１２】請求項５記載の本発明は、請求項１〜４の
いずれかに記載の本発明において、分周器はダイレクト
デジタルシンセサイザであることを特徴とするものであ
る。

【００１３】

【発明の実施の形態】以下図面を用いて本発明の実施の
形態を説明する。図１は本発明の一実施例を示した構成
図である。

【００１４】図１において、発振器１０は基準周波数信
号を出力する。第１のＰＬＬ２０は、ＰＦＤ２１、ルー
プフィルタ２２、ＶＣＯ２３、ＤＤＳ２４からなり、入
力とＤＤＳ２４により分周された出力との位相差を一定
に保つようにフィードバック制御を行う。ＰＦＤ２１
は、入力とＤＤＳ２４により分周された出力との位相差
を比較する。また、ＰＦＤ２１はロック検出部で、ＰＬ
Ｌ２０のロックを検出する。ループフィルタ２２はロー
パスフィルタで、ＰＦＤ２１の出力が入力される。ＶＣ
Ｏ２３は、ループフィルタ２２の出力により、発振を行
い、出力する。ＤＤＳ２４は分周器で、ＶＣＯ２３の出
力を分周する。

【００１５】第２のＰＬＬ３０は、ＰＦＤ３１、ループ
フィルタ３２、ＶＣＯ３３からなり、入力と出力との位
相差を一定に保つようにフィードバック制御を行う。Ｐ
ＦＤ３１は、入力とフィードバックされた出力との位相
差を比較する。ループフィルタ３２はローパスフィルタ
で、ＰＦＤ３１の出力が入力される。ＶＣＯ３３は、ル
ープフィルタ３２の出力により、発振を行い、出力にす
る。なお、ＰＬＬ３０は、ＰＬＬ２０に比較し、応答が
遅いように構成されている。

【００１６】狭帯域フィルタ４０はクリスタルフィル
タ、バンドパスフィルタ等で、ＰＬＬ２０のＤＤＳ２４
出力後のフィードバック、または、ＰＬＬ３０のフィー
ドバックに挿入される。そして、狭帯域フィルタ４０
は、発振器１０の基準周波数信号が通過可能な周波数帯
域となっている。

【００１７】スイッチＳＷ１は第１の切替部で、発振器
１０の出力とＰＬＬ３０のＶＣＯ３３の出力とを切り替
えて、ＰＬＬ２０のＰＦＤ２１の一方の入力に接続す
る。スイッチＳＷ２は第２の切替部で、発振器１０の出
力とＰＬＬ２０のＤＤＳ２４の出力とを切り替えて、Ｐ
ＬＬ３０のＰＦＤ３１の一方の入力に接続する。

【００１８】スイッチＳＷ３は、狭帯域フィルタ４０の
出力とＰＬＬ２０のフィードバックループＬ１とを切り
替えて、ＰＬＬ２０のＰＦＤ２１の他方の入力に接続す
る。スイッチＳＷ４は、狭帯域フィルタ４０の入力とＰ
ＬＬ２０のフィードバックループＬ１とを切り替えて、
ＤＤＳ２４の出力端に接続する。スイッチＳＷ５は、狭
帯域フィルタ４０の出力とＰＬＬ３０のフィードバック
ループＬ２とを切り替えて、ＰＬＬ３０のＰＦＤ３１の
他方の入力に接続する。スイッチＳＷ６は、狭帯域フィ
ルタ４０の入力とＰＬＬ３０のフィードバックループＬ
２とを切り替えて、ＰＬＬ３０のＶＣＯ３３の出力端に
接続する。ここで、スイッチＳＷ３〜ＳＷ６は第３の切
替部である。

【００１９】そして、スイッチＳＷ１〜ＳＷ６は、周波
数変更時に、発振器１０の基準周波数信号をＰＬＬ３０
の入力に切り替え、狭帯域フィルタ４０をＰＬＬ３０の
フィードバックに切り替え、ＰＬＬ３０の出力をＰＬＬ
２０の入力に切り替え、ＰＬＬ２０のロック時に、発振
器１０の基準周波数信号をＰＬＬ２０の入力に切り替
え、狭帯域フィルタ４０をＰＬＬ２０のＤＤＳ２４後の
フィードバックに切り替え、ＰＬＬ２０のＤＤＳ２４出
力をＰＬＬ３０の入力に切り替える。

【００２０】このような装置の動作を以下で説明する。
通常動作状態では、各スイッチＳＷ１〜ＳＷ６はｂ側に
接続している。ＰＬＬ２０では、ＰＦＤ２１は、発振器
１０の基準周波数信号と狭帯域フィルタ４０の出力との
位相比較を行い、比較結果をループフィルタ２２に出力
する。ループフィルタ２２は、平滑化した直流電圧とし
て、ＶＣＯ２３に出力し、ＶＣＯ２３は入力電圧に対応
した周波数信号を出力する。このＶＣＯ２３の周波数信
号をＤＤＳ２４は分周して、狭帯域フィルタ４０を介し
て、ＰＦＤ２１に出力する。従って、ＤＤＳ２４の出力
のスプリアスは、狭帯域フィルタ４０で除去される。

【００２１】このとき、ＰＬＬ３０では、ＰＦＤ３１
は、フィードバックループＬ２を通過したＤＤＳ２４の
出力とＶＣＯ３３の出力との位相比較を行い、ループフ
ィルタ３２に出力する。ループフィルタ３２は、平滑化
した直流電圧として、ＶＣＯ３３に出力し、ＶＣＯ３３
は入力電圧に対応した周波数信号を出力する。この結
果、ＶＣＯ３３は、ＤＤＳ２４の出力と同じ周波数の信
号を出力する。

【００２２】次に、周波数変更を行う場合、スイッチＳ
Ｗ１〜ＳＷ６を図示しない制御部によりａ側に接続され
る。ＰＬＬ３０では、ＰＦＤ３１は、発振器１０の基準
周波数信号と狭帯域フィルタ４０の出力との位相比較を
行い、比較結果をループフィルタ３２に出力する。ルー
プフィルタ３２は、平滑化した直流電圧として、ＶＣＯ
３３に出力し、ＶＣＯ３３は、入力電圧に対応した周波
数信号を、狭帯域フィルタ４０を介して、ＰＦＤ３１に
出力する。狭帯域フィルタ４０には、切り替える前と同
一周波数、同一位相の信号が入力されることになるの
で、ＰＬＬ３０と狭帯域フィルタ４０との周波数関係に
矛盾は発生せず、内部状態は変わらない。すなわち、狭
帯域フィルタ４０のセトリング等は発生しない。

【００２３】このとき、ＰＬＬ２０では、ＰＦＤ２１
は、ＰＬＬ３０におけるＶＣＯ３３の出力とフィードバ
ックループＬ１を通過したＤＤＳ２４の出力との位相比
較を行い、比較結果をループフィルタ２２に出力する。
ループフィルタ２２は、平滑化した直流電圧として、Ｖ
ＣＯ２３に出力し、ＶＣＯ２３は入力電圧に対応した周
波数信号を出力する。このＶＣＯ２３の周波数信号をＤ
ＤＳ２４が分周して、ＰＦＤ２１に出力する。従って、
ＤＤＳ２４の出力のスプリアスは、狭帯域フィルタ４０
を介していないので、除去されない。

【００２４】次に、図示しない制御部により、ＤＤＳ２
４の分周比を変更する。ＤＤＳ２４の出力は、狭帯域フ
ィルタ４０を通過させていないので、ＰＬＬ２０は狭帯
域フィルタ４０の時定数や周波数変更範囲制限などとは
無関係にＰＬＬ２０の特性に基づきセトリングし、ＶＣ
Ｏ２３の出力周波数が変更される。

【００２５】そして、ＰＦＤ２１がロックアップを検出
すると、図示しない制御部は再びスイッチＳＷ１〜ＳＷ
６をｂ側に切り替える。そして、再び、ＰＬＬ２０は発
振器１０の出力により動作し、ＰＬＬ３０はＤＤＳ２４
の出力により動作する。狭帯域フィルタ４０の入力は、
周波数、位相とも変更がないので、ＰＬＬ３０、狭帯域
フィルタ４０のセトリングは発生しない。

【００２６】このように、ロック時には、ＰＬＬ２０の
フィードバックを狭帯域フィルタ４０に切り替え、周波
数変更時には、ＰＬＬ２０のフィードバックをフィード
バックループＬ１に切り替えるので、ＰＬＬ２０の帯域
とは無関係にＤＤＳ２４のスプリアスを狭帯域フィルタ
４０で除去できる。また、狭帯域フィルタ４０により、
スプリアスを除去するので、ＤＤＳ２４の分周比を自由
にすることができる。また、セトリングが遅い狭帯域フ
ィルタ４０の影響を受けないので、高速に周波数変更す
ることができる。

【００２７】そして、ロック時には、ＰＬＬ３０のフィ
ードバックをフィードバックループＬ２に切り替え、Ｐ
ＬＬ３０はＤＤＳ２４の出力で動作させ、周波数変更時
には、ＰＬＬ３０のフィードバックを狭帯域フィルタ４
０に切り替え、ＰＬＬ３０は発振器１０の出力で動作さ
せ、出力をＰＬＬ２０に与えるので、狭帯域フィルタ４
０は常に同じ条件で動作せることができる。つまり、Ｐ
ＬＬ２０のフィードバックをフィードバックループＬ２
から狭帯域フィルタ４０にしても、狭帯域フィルタ４０
のセトリングが必要なく、ＰＬＬ２０を安定的に動作さ
せることができる。

【００２８】また、ＰＬＬ２０の出力をＡ／Ｄコンバー
タあるいはＤ／Ａコンバータのクロックとして用いれ
ば、Ａ／ＤコンバータあるいはＤ／Ａコンバータの精度
やノイズ特性を改善することができる。

【００２９】なお、本発明はこれに限定されるものでは
なく、ＰＦＤ２１がロック検出部である構成を示した
が、ループフィルタ２２の出力を監視し、出力が一定に
なったとき、ロック検出するロック検出部を設ける構成
でもよい。要するに、ロック検出部はロックが検出でき
ればよい。

【００３０】

【発明の効果】本発明によれば、ロック時には、第１の
ＰＬＬのフィードバックを狭帯域フィルタに切り替え、
周波数変更時には、第１のＰＬＬのフィードバックを狭
帯域フィルタがない状態に切り替えるので、第１のＰＬ
Ｌの帯域とは無関係に分周器のスプリアスを狭帯域フィ
ルタで除去できる。また、狭帯域フィルタにより、スプ
リアスを除去するので、分周器の周波数を自由にするこ
とができる。また、セトリングが遅い狭帯域フィルタの
影響を受けないので、高速に周波数変更することができ
る。

【００３１】そして、ロック時には、第２のＰＬＬのフ
ィードバックを狭帯域フィルタがない状態に切り替え、
第２のＰＬＬは分周器の出力で動作させ、周波数変更時
には、第２のＰＬＬのフィードバックを狭帯域フィルタ
に切り替え、第２のＰＬＬは発振器の出力で動作させ、
出力を第１のＰＬＬに与えるので、狭帯域フィルタは常
に同じ条件で動作せることができる。つまり、第１のＰ
ＬＬのフィードバックを狭帯域フィルタがない状態から
狭帯域フィルタがある状態にしても、狭帯域フィルタの
セトリングが必要なく、第１のＰＬＬを安定的に動作さ
せることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示した構成図である。

【図２】従来のＰＬＬ回路の構成を示した図である。

【符号の説明】

１０発振器２０，３０ＰＬＬ２１，３１ＰＦＤ２２，３２ループフィルタ２３，３３ＶＣＯ２４ＤＤＳ４０狭帯域フィルタＳＷ１〜ＳＷ６スイッチ

Claims

【特許請求の範囲】

【請求項１】基準周波数信号を出力する発振器と、入力と分周器により分周された出力との位相差を一定に
保つようにフィードバック制御を行う第１のＰＬＬと、入力と出力との位相差を一定に保つようにフィードバッ
ク制御を行う第２のＰＬＬと、前記第１のＰＬＬの分周器出力後のフィードバック、ま
たは、前記第２のＰＬＬのフィードバックに挿入される
狭帯域フィルタとを有し、周波数変更時に、前記発振器
の基準周波数信号を前記第２のＰＬＬに入力させ、前記
狭帯域フィルタを第２のＰＬＬのフィードバックに挿入
すると共に、第２のＰＬＬの出力を前記第１のＰＬＬに
入力させ、第１のＰＬＬのロック時に、発振器の基準周
波数信号を第１のＰＬＬに入力させ、狭帯域フィルタを
第１のＰＬＬの分周器後のフィードバックに挿入すると
共に、第１のＰＬＬの分周器出力を第２のＰＬＬに入力
させることを特徴とするＰＬＬ回路。
【請求項２】第２のＰＬＬの出力と発振器の基準周波
数信号とを切り替えて、第１のＰＬＬに出力する第１の
切替部と、発振器の基準周波数信号と第１のＰＬＬの分周器の出力
とを切り替えて、第２のＰＬＬに出力する第２の切替部
と、第１、第２のＰＬＬのフィードバックに、狭帯域フィル
タを切り替えて挿入する第３の切替部とを設けたするこ
とを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】第１のＰＬＬのロックを検出するロック
検出部を設け、ロック検出部のロック検出により、第１
〜第３の切替部を切り替えることを特徴とする請求項２
記載のＰＬＬ回路。
【請求項４】第１のＰＬＬは、入力と分周器により分周された出力との位相差を比較す
る第1の周波数位相比較器と、この第１の周波数位相比較器の出力を入力する第１のロ
ーパスフィルタと、この第１のローパスフィルタの出力により、発振を行
い、分周器に出力する第１の電圧発振器とを備え、第２のＰＬＬは、入力とフィードバックされた出力との位相差を比較する
第２の周波数位相比較器と、この第２の周波数位相比較器の出力を入力する第２のロ
ーパスフィルタと、この第２のローパスフィルタの出力により、発振を行
い、出力する第２の電圧発振器とを備えたことを特徴と
する請求項１〜３のいずれかに記載のＰＬＬ回路。
【請求項５】分周器はダイレクトデジタルシンセサイ
ザであることを特徴とする請求項１〜４のいずれかに記
載のＰＬＬ回路。