JP3278263B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JP3278263B2 JP3278263B2 JP26372793A JP26372793A JP3278263B2 JP 3278263 B2 JP3278263 B2 JP 3278263B2 JP 26372793 A JP26372793 A JP 26372793A JP 26372793 A JP26372793 A JP 26372793A JP 3278263 B2 JP3278263 B2 JP 3278263B2
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- Japan
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- frequency
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- dds
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＤＤＳの出力周波数を基
準周波数として利用したＰＬＬ方式の周波数シンセサイ
ザに関するものである。なお、本明細書においては、Ｄ
ＤＳ(Direct Digital Synthesizer)を単にＤＤＳと表記
する。
準周波数として利用したＰＬＬ方式の周波数シンセサイ
ザに関するものである。なお、本明細書においては、Ｄ
ＤＳ(Direct Digital Synthesizer)を単にＤＤＳと表記
する。
【０００２】
【従来の技術】ＰＬＬを利用した周波数シンセサイザを
使用した受信機において、多くの周波数を高速でスキャ
ンさせるために、周波数切り換え時に素早く安定した周
波数出力が得られる技術が追求されている。その実現の
ためには、ロックアップタイムを短く、つまりＰＬＬの
系を素早くロックさせる必要がある。具体的な方法とし
て、ＰＬＬを構成するローパスフィルタ（以下，ＬＰ
Ｆ）の時定数を短く設定する方法か、もしくはＬＰＦの
スピードアップ回路を使用する方法がある。
使用した受信機において、多くの周波数を高速でスキャ
ンさせるために、周波数切り換え時に素早く安定した周
波数出力が得られる技術が追求されている。その実現の
ためには、ロックアップタイムを短く、つまりＰＬＬの
系を素早くロックさせる必要がある。具体的な方法とし
て、ＰＬＬを構成するローパスフィルタ（以下，ＬＰ
Ｆ）の時定数を短く設定する方法か、もしくはＬＰＦの
スピードアップ回路を使用する方法がある。
【０００３】一方、これと平行して、所望の周波数を正
確に素早く発振するＤＤＳも開発され、その技術も飛躍
的に進んでいるが、後述する諸々の問題により無線通信
機に使う場合は難点も多い。一般的なＤＤＳは、例えば
図４に示すように、波形データを記憶させた記憶手段２
３と、この記憶手段２３から波形データを読みだすアド
レス初期値を設定する設定手段２１と、内部基準周波数
発振器２２のクロック周波数に同期してアドレス初期値
から記憶手段２３をアクセスして所定の波形データを読
みだす読み出し手段２４と、読みだされた波形データを
アナログ信号に変換するＤ／Ａコンバータ２５と、フィ
ルタ２６から構成されており、Ｄ／Ａコンバータ２５か
ら出力されたアナログ高周波信号を、フィルタ２６でフ
ィルタリングして出力したものである。
確に素早く発振するＤＤＳも開発され、その技術も飛躍
的に進んでいるが、後述する諸々の問題により無線通信
機に使う場合は難点も多い。一般的なＤＤＳは、例えば
図４に示すように、波形データを記憶させた記憶手段２
３と、この記憶手段２３から波形データを読みだすアド
レス初期値を設定する設定手段２１と、内部基準周波数
発振器２２のクロック周波数に同期してアドレス初期値
から記憶手段２３をアクセスして所定の波形データを読
みだす読み出し手段２４と、読みだされた波形データを
アナログ信号に変換するＤ／Ａコンバータ２５と、フィ
ルタ２６から構成されており、Ｄ／Ａコンバータ２５か
ら出力されたアナログ高周波信号を、フィルタ２６でフ
ィルタリングして出力したものである。
【０００４】
【発明が解決しようとする課題】しかし、上記のような
手段を用いてＰＬＬのロックアップタイムを短縮する
と、出力周波数信号にスプリアス等の不要波が多くなっ
て、キャリア／ノイズ比（以下，Ｃ／Ｎ比）が悪化する
ので、一定以上のＣ／Ｎ比の受信信号を得ようとすれ
ば、周波数スキャンのスピードはあまり上げられない。
手段を用いてＰＬＬのロックアップタイムを短縮する
と、出力周波数信号にスプリアス等の不要波が多くなっ
て、キャリア／ノイズ比（以下，Ｃ／Ｎ比）が悪化する
ので、一定以上のＣ／Ｎ比の受信信号を得ようとすれ
ば、周波数スキャンのスピードはあまり上げられない。
【０００５】また、ＤＤＳは所望の周波数は素早く得ら
れるが、ディジタル処理を行うことによって理論上一定
の量子化ノイズを含み、その上、クロック成分，イメー
ジ成分等の不要波も多いので、信号の純度が低く、これ
を受信機の局部発振に利用するとノイズの多い受信音に
なるという欠点がある。
れるが、ディジタル処理を行うことによって理論上一定
の量子化ノイズを含み、その上、クロック成分，イメー
ジ成分等の不要波も多いので、信号の純度が低く、これ
を受信機の局部発振に利用するとノイズの多い受信音に
なるという欠点がある。
【０００６】本発明は、上記の問題点にかんがみて提案
されたもので、周波数を切り換えた時に、素早く所望の
周波数を出力することができ、しかもスプリアスやノイ
ズ，クロック成分，イメージ成分等の不要波が少なく、
Ｃ／Ｎ比の良い周波数シンセサイザを提供することを目
的としている。
されたもので、周波数を切り換えた時に、素早く所望の
周波数を出力することができ、しかもスプリアスやノイ
ズ，クロック成分，イメージ成分等の不要波が少なく、
Ｃ／Ｎ比の良い周波数シンセサイザを提供することを目
的としている。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１の周波数シンセサイザにおいては、周波数
設定信号によって設定した基準周波数信号を出力するＤ
ＤＳと、前記基準周波数に応じた周波数の信号を出力す
るＰＬＬとを備えた周波数シンセサイザにおいて、前記
周波数設定信号が出力された時に前記ＤＤＳの出力信号
に切り換えて出力し、所定時間後に前記ＰＬＬの出力信
号に切り換えて出力する出力切り換え手段を設けた。
に、請求項１の周波数シンセサイザにおいては、周波数
設定信号によって設定した基準周波数信号を出力するＤ
ＤＳと、前記基準周波数に応じた周波数の信号を出力す
るＰＬＬとを備えた周波数シンセサイザにおいて、前記
周波数設定信号が出力された時に前記ＤＤＳの出力信号
に切り換えて出力し、所定時間後に前記ＰＬＬの出力信
号に切り換えて出力する出力切り換え手段を設けた。
【０００８】また、請求項２の周波数シンセサイザで
は、周波数設定信号によって設定した基準周波数信号を
出力するＤＤＳと、前記基準周波数に応じた周波数の信
号を出力すると共にこの信号がロックされた時にロック
信号を出力するＰＬＬとを備えた周波数シンセサイザに
おいて、前記周波数設定信号が出力された時もしくは前
記ロック信号が出力されなくなった時に前記ＤＤＳの出
力信号に切り換えて出力し、前記ロック信号が出力され
た後に前記ＰＬＬの出力信号に切り換えて出力する出力
切り換え手段を設けた。
は、周波数設定信号によって設定した基準周波数信号を
出力するＤＤＳと、前記基準周波数に応じた周波数の信
号を出力すると共にこの信号がロックされた時にロック
信号を出力するＰＬＬとを備えた周波数シンセサイザに
おいて、前記周波数設定信号が出力された時もしくは前
記ロック信号が出力されなくなった時に前記ＤＤＳの出
力信号に切り換えて出力し、前記ロック信号が出力され
た後に前記ＰＬＬの出力信号に切り換えて出力する出力
切り換え手段を設けた。
【０００９】
【作用】請求項１の周波数シンセサイザにおいては、周
波数設定信号によって設定されたＤＤＳが基準周波数信
号を出力する。このＤＤＳの出力信号は、ＰＬＬの基準
周波数として使われるが、ＰＬＬの発振周波数が安定す
るにはある程度の時間がかかる。そこで、周波数切り換
えのために前記周波数設定信号が出力された瞬間に、出
力切り換え手段によって周波数シンセサイザの出力とし
て前記ＤＤＳの出力信号を選択する。このＤＤＳの出力
信号には量子化ノイズやクロック成分，イメージ成分等
の不要波が多く含まれるが、周波数のスキャンの場合は
受信信号の有無だけを判断できればよいので特に問題は
ない。受信信号を検出してから所定時間が経過し、実際
に受信音を聞く時には、出力切り換え手段が周波数シン
セサイザ出力としてＰＬＬの発振出力を選択しているの
で、受信音の音質は通常のＰＬＬと同等である。
波数設定信号によって設定されたＤＤＳが基準周波数信
号を出力する。このＤＤＳの出力信号は、ＰＬＬの基準
周波数として使われるが、ＰＬＬの発振周波数が安定す
るにはある程度の時間がかかる。そこで、周波数切り換
えのために前記周波数設定信号が出力された瞬間に、出
力切り換え手段によって周波数シンセサイザの出力とし
て前記ＤＤＳの出力信号を選択する。このＤＤＳの出力
信号には量子化ノイズやクロック成分，イメージ成分等
の不要波が多く含まれるが、周波数のスキャンの場合は
受信信号の有無だけを判断できればよいので特に問題は
ない。受信信号を検出してから所定時間が経過し、実際
に受信音を聞く時には、出力切り換え手段が周波数シン
セサイザ出力としてＰＬＬの発振出力を選択しているの
で、受信音の音質は通常のＰＬＬと同等である。
【００１０】請求項２の周波数シンセサイザにおいて
は、周波数設定信号によって設定されたＤＤＳが基準周
波数信号を出力する。このＤＤＳの出力信号は、ＰＬＬ
の基準周波数として使われるが、ＰＬＬの発振周波数が
安定するにはある程度の時間がかかる。そのため、周波
数を切り換えた瞬間に、ＰＬＬは前の周波数のロック状
態から外れ、ロック信号が停止する。このロック信号が
停止するか若しくは周波数設定信号が出力された瞬間
に、出力切り換え手段によって周波数シンセサイザの出
力として前記ＤＤＳの出力信号を選択する。その後ＰＬ
Ｌの発振周波数が安定してロック信号が出力された瞬間
に、今度はＤＤＳからＰＬＬの発振に切り換わるので、
受信音にはＤＤＳの悪い影響は出ない。
は、周波数設定信号によって設定されたＤＤＳが基準周
波数信号を出力する。このＤＤＳの出力信号は、ＰＬＬ
の基準周波数として使われるが、ＰＬＬの発振周波数が
安定するにはある程度の時間がかかる。そのため、周波
数を切り換えた瞬間に、ＰＬＬは前の周波数のロック状
態から外れ、ロック信号が停止する。このロック信号が
停止するか若しくは周波数設定信号が出力された瞬間
に、出力切り換え手段によって周波数シンセサイザの出
力として前記ＤＤＳの出力信号を選択する。その後ＰＬ
Ｌの発振周波数が安定してロック信号が出力された瞬間
に、今度はＤＤＳからＰＬＬの発振に切り換わるので、
受信音にはＤＤＳの悪い影響は出ない。
【００１１】
【実施例】以下に本発明を、実施例を示した図面に基づ
いて、詳細に説明する。図１は本発明の周波数シンセサ
イザのブロック図，図２はそのタイムチャートである。
図１において、１は記憶手段と読み出し手段とＤ／Ａコ
ンバータとフィルタから成るＤＤＳ，３は位相比較器
（Ｐ／Ｄ），４はＬＰＦ，５は電圧制御型発振器（以
下，ＶＣＯ），２は位相比較器３とＬＰＦ４とＶＣＯ５
から成るＰＬＬ，６はＤＤＳ１に周波数設定信号を出力
する周波数設定回路，７は位相比較器３のロック信号に
よってＤＤＳ１とＰＬＬ２の出力信号を切り換えて出力
する切り換え回路である。周波数設定回路６はＤＤＳ１
内の読み出し手段を制御して周波数を設定する。ここで
切り換え回路７が出力切り換え手段に対応している。
いて、詳細に説明する。図１は本発明の周波数シンセサ
イザのブロック図，図２はそのタイムチャートである。
図１において、１は記憶手段と読み出し手段とＤ／Ａコ
ンバータとフィルタから成るＤＤＳ，３は位相比較器
（Ｐ／Ｄ），４はＬＰＦ，５は電圧制御型発振器（以
下，ＶＣＯ），２は位相比較器３とＬＰＦ４とＶＣＯ５
から成るＰＬＬ，６はＤＤＳ１に周波数設定信号を出力
する周波数設定回路，７は位相比較器３のロック信号に
よってＤＤＳ１とＰＬＬ２の出力信号を切り換えて出力
する切り換え回路である。周波数設定回路６はＤＤＳ１
内の読み出し手段を制御して周波数を設定する。ここで
切り換え回路７が出力切り換え手段に対応している。
【００１２】次に、図２を使って動作の説明をする。タ
イミングＴ１において、周波数設定回路６によって周波
数ｆ１から周波数ｆ２に変更する。この時、ＤＤＳ１の
出力周波数は図２（Ａ）のように瞬時に周波数ｆ１から
周波数ｆ２に変化する。一方、ＰＬＬ２の出力周波数は
図２（Ｂ）のように、タイミングＴ１で切り換えられた
周波数が、周波数ｆ２で安定するタイミングＴ２まで
は、ある程度の時間を要する。また、ロック信号は、図
２（Ｃ）のようにタイミングＴ１で出力されなくなる。
イミングＴ１において、周波数設定回路６によって周波
数ｆ１から周波数ｆ２に変更する。この時、ＤＤＳ１の
出力周波数は図２（Ａ）のように瞬時に周波数ｆ１から
周波数ｆ２に変化する。一方、ＰＬＬ２の出力周波数は
図２（Ｂ）のように、タイミングＴ１で切り換えられた
周波数が、周波数ｆ２で安定するタイミングＴ２まで
は、ある程度の時間を要する。また、ロック信号は、図
２（Ｃ）のようにタイミングＴ１で出力されなくなる。
【００１３】ここで、位相比較器３のロック信号は切り
換え回路７に出力されており、ロック信号が出力されな
くなったタイミングＴ１で、切り換え回路７はＤＤＳ１
の出力を選択して、その信号を周波数シンセサイザの出
力とする。
換え回路７に出力されており、ロック信号が出力されな
くなったタイミングＴ１で、切り換え回路７はＤＤＳ１
の出力を選択して、その信号を周波数シンセサイザの出
力とする。
【００１４】タイミングＴ１後、ＰＬＬ２の出力周波数
はオーバーシュートしてアンロックの状態で、タイミン
グＴ２で周波数ｆ２にロックされるまで、ロック信号は
出力されていない。この状態は、タイミングＴ１からタ
イミングＴ２まで通常数μ秒続く。タイミングＴ２の時
点でＰＬＬ２がロックアップしたら、位相比較器３のロ
ック信号が出力され、それによって切り換え回路７は、
ＤＤＳ１の出力からＶＣＯ５の出力に切り換え、今度は
ＰＬＬ２の出力信号を周波数シンセサイザの出力とす
る。その結果は、図２（Ｄ）のように周波数は安定して
出力される。
はオーバーシュートしてアンロックの状態で、タイミン
グＴ２で周波数ｆ２にロックされるまで、ロック信号は
出力されていない。この状態は、タイミングＴ１からタ
イミングＴ２まで通常数μ秒続く。タイミングＴ２の時
点でＰＬＬ２がロックアップしたら、位相比較器３のロ
ック信号が出力され、それによって切り換え回路７は、
ＤＤＳ１の出力からＶＣＯ５の出力に切り換え、今度は
ＰＬＬ２の出力信号を周波数シンセサイザの出力とす
る。その結果は、図２（Ｄ）のように周波数は安定して
出力される。
【００１５】ここで、図２（Ｃ）のようにタイミングＴ
２の時点で切り換え回路７を切り換えてもよいが、より
安定した信号を得るため、ロックアップした後、さらに
一定の時間をおいてタイミングＴ３の時点で切り換えて
もよい。
２の時点で切り換え回路７を切り換えてもよいが、より
安定した信号を得るため、ロックアップした後、さらに
一定の時間をおいてタイミングＴ３の時点で切り換えて
もよい。
【００１６】上記の例ではＰＬＬ（ＶＣＯ）出力からＤ
ＤＳ出力に切り換えるタイミングをロック信号から得た
が、周波数設定信号の出力から取り出してもよい。ＤＤ
Ｓ出力からＰＬＬ（ＶＣＯ）出力に切り換えるタイミン
グは、周波数シンセサイザの最長ロックアップタイムを
調べて、その時間経過後に切り換えてもよい。なお、ロ
ック信号に代えて、アンロック信号でもよいのはもちろ
んである。
ＤＳ出力に切り換えるタイミングをロック信号から得た
が、周波数設定信号の出力から取り出してもよい。ＤＤ
Ｓ出力からＰＬＬ（ＶＣＯ）出力に切り換えるタイミン
グは、周波数シンセサイザの最長ロックアップタイムを
調べて、その時間経過後に切り換えてもよい。なお、ロ
ック信号に代えて、アンロック信号でもよいのはもちろ
んである。
【００１７】なお、図３のような構成の周波数シンセサ
イザも考えられる。図３の周波数シンセサイザは上記の
実施例の図１の周波数シンセサイザに分周器と逓倍器を
設けたものである。図３において、周波数設定回路１６
は、逓倍器８と分周器９を制御して所望の周波数を設定
しており、ＤＤＳ１１はＰＬＬのチャンネルセパレーシ
ョンを決定する基準周波数を出力するために使われてい
る。ここで、逓倍器８の逓倍数（Ｎ）と分周器９の分周
比（１／Ｎ）は、逆数の関係になっている。
イザも考えられる。図３の周波数シンセサイザは上記の
実施例の図１の周波数シンセサイザに分周器と逓倍器を
設けたものである。図３において、周波数設定回路１６
は、逓倍器８と分周器９を制御して所望の周波数を設定
しており、ＤＤＳ１１はＰＬＬのチャンネルセパレーシ
ョンを決定する基準周波数を出力するために使われてい
る。ここで、逓倍器８の逓倍数（Ｎ）と分周器９の分周
比（１／Ｎ）は、逆数の関係になっている。
【００１８】この構成の周波数シンセサイザでは、切り
換え回路１７は周波数設定回路１６と位相比較器１３か
らの信号を受けて、制御されている。つまり、周波数を
切り換えるための周波数設定信号を受けたときには切り
換え回路１７は逓倍器８の出力を選択し、位相比較器１
３のロック信号の出力を受けたときはＶＣＯ１５の出力
を選択して、周波数シンセサイザの出力信号とする。
換え回路１７は周波数設定回路１６と位相比較器１３か
らの信号を受けて、制御されている。つまり、周波数を
切り換えるための周波数設定信号を受けたときには切り
換え回路１７は逓倍器８の出力を選択し、位相比較器１
３のロック信号の出力を受けたときはＶＣＯ１５の出力
を選択して、周波数シンセサイザの出力信号とする。
【００１９】次に、具体的な数字を入れて説明する。例
えば、ＤＤＳ１１の出力周波数を１００キロヘルツ、所
望の周波数を５メガヘルツとする。この時、周波数設定
回路１６は、ＤＤＳ１１には１００キロヘルツを、逓倍
器８には逓倍数５０、分周器９には分周比１／５０を指
定する。 その結果、ＤＤＳ１１の出力の１００キロヘ
ルツは、逓倍器８で５０倍に逓倍され、周波数シンセサ
イザの出力信号５メガヘルツとして出力される。
えば、ＤＤＳ１１の出力周波数を１００キロヘルツ、所
望の周波数を５メガヘルツとする。この時、周波数設定
回路１６は、ＤＤＳ１１には１００キロヘルツを、逓倍
器８には逓倍数５０、分周器９には分周比１／５０を指
定する。 その結果、ＤＤＳ１１の出力の１００キロヘ
ルツは、逓倍器８で５０倍に逓倍され、周波数シンセサ
イザの出力信号５メガヘルツとして出力される。
【００２０】一方、ＶＣＯ１５の出力は、分周器９で逓
倍数５０の逆数の１／５０に分周され、位相比較器１３
に入力される。位相比較器１３では、分周器９の出力と
ＤＤＳ１１の１００キロヘルツの出力信号の位相が比較
され、位相差が０になるまでＶＣＯ１５を制御し続け
る。このようにして、最終的にＶＣＯ１５からは５メガ
ヘルツの純度の高い信号が出力され、それが切り換え回
路１７で先のＤＤＳ１１の出力信号と切り換えられて、
周波数シンセサイザの出力信号として出力される。
倍数５０の逆数の１／５０に分周され、位相比較器１３
に入力される。位相比較器１３では、分周器９の出力と
ＤＤＳ１１の１００キロヘルツの出力信号の位相が比較
され、位相差が０になるまでＶＣＯ１５を制御し続け
る。このようにして、最終的にＶＣＯ１５からは５メガ
ヘルツの純度の高い信号が出力され、それが切り換え回
路１７で先のＤＤＳ１１の出力信号と切り換えられて、
周波数シンセサイザの出力信号として出力される。
【００２１】一般的に、ＤＤＳは高い周波数を直接出力
することは難しいが、この構成の周波数シンセサイザに
おいては、逓倍という手段を使うので無理なく高い周波
数を出力できるようになる。ここで、ＤＤＳ１１は、所
望のステップ周波数を発振するクリスタル発振器でもよ
い。
することは難しいが、この構成の周波数シンセサイザに
おいては、逓倍という手段を使うので無理なく高い周波
数を出力できるようになる。ここで、ＤＤＳ１１は、所
望のステップ周波数を発振するクリスタル発振器でもよ
い。
【００２２】また、上記の構成中、逓倍器と分周器を入
れ替えてもよい。つまり、ＤＤＳの出力を分周し、ＶＣ
Ｏの出力を逓倍するのである。そのため、周波数シンセ
サイザの出力周波数はＤＤＳ１１の出力周波数より小さ
くなる。例えば、ＤＤＳ１１の出力周波数を１００キロ
ヘルツとして、逓倍器で１０逓倍、分周器で１０分周と
すれば出力周波数は１０キロヘルツとなる。この構成に
よれば、より低い周波数を出力することができる。
れ替えてもよい。つまり、ＤＤＳの出力を分周し、ＶＣ
Ｏの出力を逓倍するのである。そのため、周波数シンセ
サイザの出力周波数はＤＤＳ１１の出力周波数より小さ
くなる。例えば、ＤＤＳ１１の出力周波数を１００キロ
ヘルツとして、逓倍器で１０逓倍、分周器で１０分周と
すれば出力周波数は１０キロヘルツとなる。この構成に
よれば、より低い周波数を出力することができる。
【００２３】
【発明の効果】本発明の周波数シンセサイザによれば、
出力切り換え手段によって、周波数設定時にはＤＤＳの
出力信号を選択出力し、ＰＬＬのロックアップ後にはＰ
ＬＬの周波数信号を出力するので、周波数切り換え時に
は素早く所望の周波数を出力でき、しかもスプリアス等
の不要波の成分が少なく、Ｃ／Ｎ比の良い信号を得るこ
とができる。
出力切り換え手段によって、周波数設定時にはＤＤＳの
出力信号を選択出力し、ＰＬＬのロックアップ後にはＰ
ＬＬの周波数信号を出力するので、周波数切り換え時に
は素早く所望の周波数を出力でき、しかもスプリアス等
の不要波の成分が少なく、Ｃ／Ｎ比の良い信号を得るこ
とができる。
【００２４】さらに、ＤＤＳとＶＣＯの出力周波数は同
じなので、位相を合わすことができ、切り換え時の波形
の乱れが少ない。また、請求項２の周波数シンセサイザ
によれば、既成のロック信号を使うので所定の時間を計
る回路が不要で、回路がより簡単になる。
じなので、位相を合わすことができ、切り換え時の波形
の乱れが少ない。また、請求項２の周波数シンセサイザ
によれば、既成のロック信号を使うので所定の時間を計
る回路が不要で、回路がより簡単になる。
【図１】本発明の周波数シンセサイザのブロック図であ
る。
る。
【図２】図１の周波数シンセサイザのタイムチャートで
ある。
ある。
【図３】別構成の周波数シンセサイザのブロック図であ
る。
る。
【図４】一般的構成のＤＤＳのブロック図である。
【符号の説明】 １，１１ ＤＤＳ ２，１２ ＰＬＬ ３，１３ 位相比較器 ４，１４ ＬＰＦ ５，１５ ＶＣＯ ６，１６ 周波数設定回路 ７，１７ 切り換え回路 ８ 逓倍器 ９ 分周器
Claims (2)
- 【請求項１】周波数設定信号によって設定した基準周波
数信号を出力するＤＤＳ(Direct Digital Synthesizer)
と、前記基準周波数に応じた周波数の信号を出力するＰ
ＬＬ(Phase Locked Loop) とを備えた周波数シンセサイ
ザにおいて、 前記周波数設定信号が出力された時に前記ＤＤＳの出力
信号に切り換えて出力し、所定時間後に前記ＰＬＬの出
力信号に切り換えて出力する出力切り換え手段を設けた
ことを特徴とする周波数シンセサイザ。 - 【請求項２】周波数設定信号によって設定した基準周波
数信号を出力するＤＤＳ(Direct Digital Synthesizer)
と、前記基準周波数に応じた周波数の信号を出力すると
共にこの信号がロックされた時にロック信号を出力する
ＰＬＬ(Phase Locked Loop)とを備えた周波数シンセサ
イザにおいて、 前記周波数設定信号が出力された時もしくは前記ロック
信号が出力されなくなった時に前記ＤＤＳの出力信号に
切り換えて出力し、前記ロック信号が出力された後に前
記ＰＬＬの出力信号に切り換えて出力する出力切り換え
手段を設けたことを特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26372793A JP3278263B2 (ja) | 1993-10-21 | 1993-10-21 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26372793A JP3278263B2 (ja) | 1993-10-21 | 1993-10-21 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07123000A JPH07123000A (ja) | 1995-05-12 |
| JP3278263B2 true JP3278263B2 (ja) | 2002-04-30 |
Family
ID=17393469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26372793A Expired - Lifetime JP3278263B2 (ja) | 1993-10-21 | 1993-10-21 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278263B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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