JP2924846B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2924846B2 JP2924846B2 JP9087437A JP8743797A JP2924846B2 JP 2924846 B2 JP2924846 B2 JP 2924846B2 JP 9087437 A JP9087437 A JP 9087437A JP 8743797 A JP8743797 A JP 8743797A JP 2924846 B2 JP2924846 B2 JP 2924846B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、送信機および受信機の同調に使用されるＰＬ
Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；位相同期ル
ープ）装置を内蔵または外部で制御するマイクロコンピ
ュータを内蔵した半導体集積回路に関する。
し、特に、送信機および受信機の同調に使用されるＰＬ
Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；位相同期ル
ープ）装置を内蔵または外部で制御するマイクロコンピ
ュータを内蔵した半導体集積回路に関する。
【０００２】
【従来の技術】この種の従来の半導体集積回路の構成を
図３に示す。図３を参照して、ＰＬＬ基準周波数発生装
置２２と周辺装置２４を内蔵したマイクロコンピュータ
は、ＰＬＬ基準周波数発生装置２２が発生する基準周波
数クロックの各立ち上がりエッジ、立ち下がりエッジと
毎回同期して、ＣＰＵ２３および周辺回路２４を動作さ
せるというものでなく、ＣＰＵ２３及び周辺回路２４は
駆動クロック発生回路２１からの独自のクロック、すな
わち駆動クロック発生回路２１からのＣＰＵ駆動クロッ
ク及び周辺装置駆動クロックで動作している。
図３に示す。図３を参照して、ＰＬＬ基準周波数発生装
置２２と周辺装置２４を内蔵したマイクロコンピュータ
は、ＰＬＬ基準周波数発生装置２２が発生する基準周波
数クロックの各立ち上がりエッジ、立ち下がりエッジと
毎回同期して、ＣＰＵ２３および周辺回路２４を動作さ
せるというものでなく、ＣＰＵ２３及び周辺回路２４は
駆動クロック発生回路２１からの独自のクロック、すな
わち駆動クロック発生回路２１からのＣＰＵ駆動クロッ
ク及び周辺装置駆動クロックで動作している。
【０００３】また、図４に、この種の第２の従来技術の
構成を示す。外部のＰＬＬ装置をコントロールするマイ
クロコンピュータでは、ＰＬＬ基準周波数発生装置３２
の駆動クロックは駆動クロック発生回路３１から与えら
れており、ＣＰＵ３３及び周辺回路３４の駆動クロック
とは全く別の発振周波数を使用している。
構成を示す。外部のＰＬＬ装置をコントロールするマイ
クロコンピュータでは、ＰＬＬ基準周波数発生装置３２
の駆動クロックは駆動クロック発生回路３１から与えら
れており、ＣＰＵ３３及び周辺回路３４の駆動クロック
とは全く別の発振周波数を使用している。
【０００４】
【発明が解決しようとする課題】前記した従来技術で
は、ＰＬＬ装置における、基準周波数とＶＣＯ（電圧制
御発振器）からの周波数の位相比較を行うタイミング、
すなわち基準周波数の立ち上がりエッジまたは立ち下が
りエッジで、ＰＬＬ装置以外のノイズが、ＰＬＬ装置内
蔵マイクロコントローラでは、１／整数分の１回の割合
で、ＰＬＬ装置のチャージ・ポンプの出力に影響を与え
る。なお、ＰＬＬ装置は、位相比較回路、低域通過フィ
ルタ（ＬＰＦ）、ＬＰＦの出力を制御電圧入力とするＶ
ＣＯ、及び必要に応じて分周回路を備えて構成され、位
相比較回路は入力基準信号とＶＣＯの出力信号又はその
分周出力との位相差を検出し、誤差信号は例えばチャー
ジ・ポンプ回路を介してＬＰＦに供給される。また、Ｖ
ＣＯは例えばリング・オシレータとチャージ・ポンプ回
路から構成される。
は、ＰＬＬ装置における、基準周波数とＶＣＯ（電圧制
御発振器）からの周波数の位相比較を行うタイミング、
すなわち基準周波数の立ち上がりエッジまたは立ち下が
りエッジで、ＰＬＬ装置以外のノイズが、ＰＬＬ装置内
蔵マイクロコントローラでは、１／整数分の１回の割合
で、ＰＬＬ装置のチャージ・ポンプの出力に影響を与え
る。なお、ＰＬＬ装置は、位相比較回路、低域通過フィ
ルタ（ＬＰＦ）、ＬＰＦの出力を制御電圧入力とするＶ
ＣＯ、及び必要に応じて分周回路を備えて構成され、位
相比較回路は入力基準信号とＶＣＯの出力信号又はその
分周出力との位相差を検出し、誤差信号は例えばチャー
ジ・ポンプ回路を介してＬＰＦに供給される。また、Ｖ
ＣＯは例えばリング・オシレータとチャージ・ポンプ回
路から構成される。
【０００５】例えばＰＬＬ装置の基準周波数が２５ｋＨ
ｚで、表示装置の駆動周波数が１５ｋＨｚの場合、基準
周波数の３周期に一回の割合で、チャージポンプの出力
に影響を与える。
ｚで、表示装置の駆動周波数が１５ｋＨｚの場合、基準
周波数の３周期に一回の割合で、チャージポンプの出力
に影響を与える。
【０００６】また、外部のＰＬＬ装置をコントロールし
ているマイクロコントローラでは、装置の基準周波数と
マイクロコントローラの動作クロックとは全く同期しな
いため、非同期のタイミングで、ＰＬＬ装置のチャージ
ポンプ出力に影響を与えることになる。
ているマイクロコントローラでは、装置の基準周波数と
マイクロコントローラの動作クロックとは全く同期しな
いため、非同期のタイミングで、ＰＬＬ装置のチャージ
ポンプ出力に影響を与えることになる。
【０００７】いま、ＰＬＬ装置がロック状態であるとす
ると、外部のノイズがない状態では、チャージポンプの
出力はハイ・インピーダンス状態になるが、外部ノイズ
が影響すると、チャージポンプの出力がハイレベルまた
はローレベルを出力し、ＰＬＬの平衡状態を乱し、ＰＬ
Ｌ装置のロック周波数が変動することになる。このた
め、ＰＬＬ装置で決定された周波数以外の余分の周波数
が出力され、ＰＬＬ装置の特性を悪化させる。
ると、外部のノイズがない状態では、チャージポンプの
出力はハイ・インピーダンス状態になるが、外部ノイズ
が影響すると、チャージポンプの出力がハイレベルまた
はローレベルを出力し、ＰＬＬの平衡状態を乱し、ＰＬ
Ｌ装置のロック周波数が変動することになる。このた
め、ＰＬＬ装置で決定された周波数以外の余分の周波数
が出力され、ＰＬＬ装置の特性を悪化させる。
【０００８】したがって、本発明の目的は、上記問題点
を解消するとともに、ＰＬＬのキャリア変動が少なくな
り、良好なＰＬＬ特性を得ることができる半導体集積回
路を提供することにある。
を解消するとともに、ＰＬＬのキャリア変動が少なくな
り、良好なＰＬＬ特性を得ることができる半導体集積回
路を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＰＬＬ装置を制御するＣＰＵと、前記Ｐ
ＬＬ装置へ供給するＰＬＬ基準周波数を発生するＰＬＬ
基準周波数発生回路と、を備え、前記ＣＰＵの駆動クロ
ックとして前記ＰＬＬ基準周波数発生回路から出力され
るＰＬＬ基準周波数の整数倍の周波数のクロックを供給
し、前記ＣＰＵの駆動クロックと前記ＰＬＬ基準周波数
発生回路からの前記ＰＬＬ基準周波数信号との立ち上が
り及び／又は立ち下がりのエッジタイミングが合わされ
ていることを特徴とする。
め、本発明は、ＰＬＬ装置を制御するＣＰＵと、前記Ｐ
ＬＬ装置へ供給するＰＬＬ基準周波数を発生するＰＬＬ
基準周波数発生回路と、を備え、前記ＣＰＵの駆動クロ
ックとして前記ＰＬＬ基準周波数発生回路から出力され
るＰＬＬ基準周波数の整数倍の周波数のクロックを供給
し、前記ＣＰＵの駆動クロックと前記ＰＬＬ基準周波数
発生回路からの前記ＰＬＬ基準周波数信号との立ち上が
り及び／又は立ち下がりのエッジタイミングが合わされ
ていることを特徴とする。
【００１０】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、ＰＬＬ装置の基準周波数の整数倍のクロックをマイ
クロコントローラおよび周辺装置の駆動クロックとし、
ＰＬＬ装置の位相比較時に、ＰＬＬ装置以外のノイズが
定常的に発生させるようにしており、ノイズ分を上乗せ
したチャージポンプ出力でＰＬＬ装置のロック状態を平
衡させるようにしたものである。すなわち、本発明の実
施の形態によれば、常時、位相比較後のチャージポンプ
にノイズが乗ることになり、誤差出力が常時同じとな
る。
に説明する。本発明は、その好ましい実施の形態におい
て、ＰＬＬ装置の基準周波数の整数倍のクロックをマイ
クロコントローラおよび周辺装置の駆動クロックとし、
ＰＬＬ装置の位相比較時に、ＰＬＬ装置以外のノイズが
定常的に発生させるようにしており、ノイズ分を上乗せ
したチャージポンプ出力でＰＬＬ装置のロック状態を平
衡させるようにしたものである。すなわち、本発明の実
施の形態によれば、常時、位相比較後のチャージポンプ
にノイズが乗ることになり、誤差出力が常時同じとな
る。
【００１１】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【００１２】
【実施例１】図１は、本発明の第１の実施例の構成を示
す図である。図１を参照すると、本実施例においては、
駆動クロック発生器１からＰＬＬ基準周波数発生回路２
に駆動クロックが伝達される。ＰＬＬ基準周波数発生回
路２においては、ＰＬＬ基準周波数ｆrefを発生すると
ともに、ＣＰＵ３及びその他周辺装置４を動作させるＰ
ＬＬ基準周波数の整数倍のクロック（ｎ×ｆref）を発
生させる。
す図である。図１を参照すると、本実施例においては、
駆動クロック発生器１からＰＬＬ基準周波数発生回路２
に駆動クロックが伝達される。ＰＬＬ基準周波数発生回
路２においては、ＰＬＬ基準周波数ｆrefを発生すると
ともに、ＣＰＵ３及びその他周辺装置４を動作させるＰ
ＬＬ基準周波数の整数倍のクロック（ｎ×ｆref）を発
生させる。
【００１３】例えば、ＰＬＬ基準周波数が２５ｋＨｚ
で、ＣＰＵ３および周辺装置４の駆動周波数が７５ｋＨ
ｚであれば、駆動クロック発生器１の発振周波数を７５
ｋＨｚとし、ＰＬＬ基準周波数発生回路２に伝達する。
ＰＬＬ基準周波数発生回路２においては、ＰＬＬ基準周
波数として１／３分周した２５ｋＨｚを発生させ、か
つ、ＣＰＵ３、周辺回路４の駆動クロックとして７５ｋ
Ｈｚを発生させる。
で、ＣＰＵ３および周辺装置４の駆動周波数が７５ｋＨ
ｚであれば、駆動クロック発生器１の発振周波数を７５
ｋＨｚとし、ＰＬＬ基準周波数発生回路２に伝達する。
ＰＬＬ基準周波数発生回路２においては、ＰＬＬ基準周
波数として１／３分周した２５ｋＨｚを発生させ、か
つ、ＣＰＵ３、周辺回路４の駆動クロックとして７５ｋ
Ｈｚを発生させる。
【００１４】
【実施例２】図２に本発明の第２の実施例の構成を示
す。図２を参照すると、本実施例においては、駆動クロ
ック発生器１１からＰＬＬ基準周波数発生回路１２に駆
動クロックが伝達される、ＰＬＬ基準周波数発生回路１
２においては複数のＰＬＬ基準周波数を発生させ選択す
るとともに、ＣＰＵ１３及びその他周辺装置１４を動作
させる選択されたＰＬＬ基準周波数の整数倍のクロック
を発生させる。
す。図２を参照すると、本実施例においては、駆動クロ
ック発生器１１からＰＬＬ基準周波数発生回路１２に駆
動クロックが伝達される、ＰＬＬ基準周波数発生回路１
２においては複数のＰＬＬ基準周波数を発生させ選択す
るとともに、ＣＰＵ１３及びその他周辺装置１４を動作
させる選択されたＰＬＬ基準周波数の整数倍のクロック
を発生させる。
【００１５】例えば、ＰＬＬ基準周波数が２５ｋＨｚ、
３ｋＨｚで、ＣＰＵ１３および周辺装置１４の駆動周波
数が７５ｋＨｚであれば、駆動クロック発生器１１の発
振周波数を７５ｋＨｚとし、ＰＬＬ基準周波数発生回路
１２に伝達する。ＰＬＬ基準周波数発生回路１２におい
ては、ＰＬＬ基準周波数として１／３分周した２５ｋＨ
ｚと、１／２５分周した３ｋＨｚと、を発生させ、どち
らかを選択する。そしてＣＰＵ１３、周辺回路１４の駆
動クロックとして、複数のＰＬＬ基準周波数の最小公倍
数の７５ｋＨｚを発生させる。
３ｋＨｚで、ＣＰＵ１３および周辺装置１４の駆動周波
数が７５ｋＨｚであれば、駆動クロック発生器１１の発
振周波数を７５ｋＨｚとし、ＰＬＬ基準周波数発生回路
１２に伝達する。ＰＬＬ基準周波数発生回路１２におい
ては、ＰＬＬ基準周波数として１／３分周した２５ｋＨ
ｚと、１／２５分周した３ｋＨｚと、を発生させ、どち
らかを選択する。そしてＣＰＵ１３、周辺回路１４の駆
動クロックとして、複数のＰＬＬ基準周波数の最小公倍
数の７５ｋＨｚを発生させる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
ＰＬＬの位相比較タイミング、すなわちＰＬＬ基準周波
数タイミングの立ち上がり、または立ち下がりのエッジ
タイミングで定常的にＰＬＬ装置以外の装置ノイズをＰ
ＬＬ誤差電圧に含め、ＰＬＬをロックさせることができ
る。このために、ＰＬＬのキャリア変動が少なくなり、
良好なＰＬＬ特性を得ることができる。
ＰＬＬの位相比較タイミング、すなわちＰＬＬ基準周波
数タイミングの立ち上がり、または立ち下がりのエッジ
タイミングで定常的にＰＬＬ装置以外の装置ノイズをＰ
ＬＬ誤差電圧に含め、ＰＬＬをロックさせることができ
る。このために、ＰＬＬのキャリア変動が少なくなり、
良好なＰＬＬ特性を得ることができる。
【図１】本発明の一実施例を示す図である。
【図２】本発明の他の実施例を示す図である。
【図３】第１の従来技術の構成を示す図である。
【図４】第２の従来技術の構成を示す図である。
１、１１、２１、３１、３５ 駆動クロック発生回路 ２、１２、２２、３２ ＰＬＬ基準周波数発生回路 ３、１３、２３、３３ ＣＰＵ ４、１４、２４、３４ 周辺回路
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/08 H03L 7/06
Claims (2)
- 【請求項１】ＰＬＬ装置を制御するＣＰＵと、前記ＰＬ
Ｌ装置へ供給するＰＬＬ基準周波数を発生するＰＬＬ基
準周波数発生回路と、を備え、前記ＣＰＵの駆動クロックとして 前記ＰＬＬ基準周波数
発生回路から出力されるＰＬＬ基準周波数の整数倍の周
波数のクロックを供給し、前記ＣＰＵの駆動クロックと
前記ＰＬＬ基準周波数発生回路からの前記ＰＬＬ基準周
波数信号との立ち上がり及び／又は立ち下がりのエッジ
タイミングが合わされていることを特徴とする半導体集
積回路装置。 - 【請求項２】ＰＬＬ装置を制御するＣＰＵと、周辺回路
と、前記ＰＬＬ装置へ供給するＰＬＬ基準周波数を発生
するＰＬＬ基準周波数発生回路と、駆動クロック発生回
路と、を含む半導体装置であって、前記駆動クロック発生回路は、前記ＰＬＬ基準周波数発
生回路から出力されるＰＬＬ基準周波数の整数倍の周波
数のクロックを前記ＰＬＬ基準周波数発生回路に供給す
るとともに、前記ＰＬＬ基準周波数の整数倍の周波数の
クロックを前記ＣＰＵ及び前記周辺回路の各駆動クロッ
クとして供給し 、前記ＰＬＬ基準周波数発生回路は、前記駆動クロック発
生回路から入力されたクロックを整数分の１分周した周
波数の前記ＰＬＬ基準周波数を前記ＰＬＬ装置へ供給
し 、 前記ＣＰＵ及び前記周辺回路の各駆動クロックと前記Ｐ
ＬＬ基準周波数発生回路からの前記ＰＬＬ基準周波数信
号との立ち上がり及び又は立ち下がりのエッジタイミン
グが合わされ、 前記ＰＬＬ装置では、位相比較時、前記ＰＬＬ装置以外
の前記ＣＰＵ又は前記周辺装置のノイズが定常的に発生
されており、該ノイズを上乗せしたチャージポンプ出力
で前記ＰＬＬ装置のロック状態を平衡させることで、前
記ＰＬＬ装置の誤差出力を常時同じものとなるようにし
た ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9087437A JP2924846B2 (ja) | 1997-03-21 | 1997-03-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9087437A JP2924846B2 (ja) | 1997-03-21 | 1997-03-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10268967A JPH10268967A (ja) | 1998-10-09 |
| JP2924846B2 true JP2924846B2 (ja) | 1999-07-26 |
Family
ID=13914849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9087437A Expired - Fee Related JP2924846B2 (ja) | 1997-03-21 | 1997-03-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924846B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW565758B (en) * | 2001-09-19 | 2003-12-11 | Alps Electric Co Ltd | Computer suppressing of unnecessary signals |
-
1997
- 1997-03-21 JP JP9087437A patent/JP2924846B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10268967A (ja) | 1998-10-09 |
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