JPH06303135A - クロック発生回路 - Google Patents
クロック発生回路Info
- Publication number
- JPH06303135A JPH06303135A JP5086056A JP8605693A JPH06303135A JP H06303135 A JPH06303135 A JP H06303135A JP 5086056 A JP5086056 A JP 5086056A JP 8605693 A JP8605693 A JP 8605693A JP H06303135 A JPH06303135 A JP H06303135A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pll
- clock
- noise
- signal
- Prior art date
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- Withdrawn
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬ回路を用いて基準クロックを生成する
際、該ＰＬＬ回路で発生したノイズを除去し、もって安
定度の高い基準クロックを発生させる。 【構成】 クロック発生回路４は、１つのクロック入力
端子ＩＮに共通接続された３つＰＬＬ回路１０Ａ１０
Ｂ，１０Ｃと、該ＰＬＬ回路の出力信号Ｏ1〜Ｏ3が３つ
の入力端子Ｉ1〜Ｉ3に夫々入力される多数決回路２０を
具える。多数決回路２０は入力端子Ｉ1〜Ｉ3のうち２以
上のレベルが一致したときに、該レベルの信号を出力端
子ＯＵＴから出力する。従って、１つのＰＬＬ回路の出
力信号にノイズが混入しても、他のＰＬＬ回路の出力が
一致すると、一致した信号がクロック信号として出力さ
れる。又、３つのＰＬＬ回路は互いに異なる遅延時間の
遅延素子１４ａ〜１４ｃを具える。従って、ＰＬＬ回路
内で同時にノイズが発生しても、夫々の出力端子からは
異なる時間宛遅延された信号が出力され、上記多数決回
路の働きによって、該ノイズが出力端子ＯＵＴから現れ
ることがなくなる。
際、該ＰＬＬ回路で発生したノイズを除去し、もって安
定度の高い基準クロックを発生させる。 【構成】 クロック発生回路４は、１つのクロック入力
端子ＩＮに共通接続された３つＰＬＬ回路１０Ａ１０
Ｂ，１０Ｃと、該ＰＬＬ回路の出力信号Ｏ1〜Ｏ3が３つ
の入力端子Ｉ1〜Ｉ3に夫々入力される多数決回路２０を
具える。多数決回路２０は入力端子Ｉ1〜Ｉ3のうち２以
上のレベルが一致したときに、該レベルの信号を出力端
子ＯＵＴから出力する。従って、１つのＰＬＬ回路の出
力信号にノイズが混入しても、他のＰＬＬ回路の出力が
一致すると、一致した信号がクロック信号として出力さ
れる。又、３つのＰＬＬ回路は互いに異なる遅延時間の
遅延素子１４ａ〜１４ｃを具える。従って、ＰＬＬ回路
内で同時にノイズが発生しても、夫々の出力端子からは
異なる時間宛遅延された信号が出力され、上記多数決回
路の働きによって、該ノイズが出力端子ＯＵＴから現れ
ることがなくなる。
Description
【０００１】
【産業上の利用分野】本発明は、信号処理回路さらには
クロック発生回路に適用して特に有効な技術に関し、例
えばマイクロコンピュータに用いられる高速基準クロッ
クの発生回路に利用して有用な技術に関する。
クロック発生回路に適用して特に有効な技術に関し、例
えばマイクロコンピュータに用いられる高速基準クロッ
クの発生回路に利用して有用な技術に関する。
【０００２】
【従来の技術】情報処理装置に用いられるマイクロコン
ピュータは、そのＣＰＵが、基準となるクロックに同期
して各種の演算処理を行い、その演算処理の結果に応じ
て、これに接続された周辺回路をクロックのタイミング
に従って動作させるようにしている。上記マイクロコン
ピュータを用いたシステムでは、一般的に、発振器から
クロック発生回路を経て基準クロックがＣＰＵに送ら
れ、一方、上記周辺回路にはＣＰＵが発生するクロック
信号が送られるようになっている。この場合、ＣＰＵか
らのクロック信号を、ＰＬＬ回路に送り、該ＰＬＬ回路
の働きによって、安定度の高い基準クロック信号を得る
ようにすることが考えられる。
ピュータは、そのＣＰＵが、基準となるクロックに同期
して各種の演算処理を行い、その演算処理の結果に応じ
て、これに接続された周辺回路をクロックのタイミング
に従って動作させるようにしている。上記マイクロコン
ピュータを用いたシステムでは、一般的に、発振器から
クロック発生回路を経て基準クロックがＣＰＵに送ら
れ、一方、上記周辺回路にはＣＰＵが発生するクロック
信号が送られるようになっている。この場合、ＣＰＵか
らのクロック信号を、ＰＬＬ回路に送り、該ＰＬＬ回路
の働きによって、安定度の高い基準クロック信号を得る
ようにすることが考えられる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、ＰＬＬ回路を用いてク
ロック信号を生成する場合、該ＰＬＬ回路を構成する電
圧制御発振器や電源ラインにノイズが混入すると、電圧
制御発振器からの出力波形にノイズが現われ、この波形
がＰＬＬ回路からそのまま出力されてしまう。これは、
ノイズの発生源たる電圧制御発振器が、ＰＬＬ回路の低
域フィルタより出力端子側に設置されているからであ
り、このノイズを含むクロック信号はそのまま出力され
て、周辺回路の誤動作を招来する。本発明はかかる事情
に鑑みてなされたもので、ＰＬＬ回路を用いて安定度の
高い基準クロックを生成するに当り、該ＰＬＬ回路で発
生したノイズを除去することができる位相同期回路を内
蔵したクロック発生回路を提供することをその主たる目
的とする。
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、ＰＬＬ回路を用いてク
ロック信号を生成する場合、該ＰＬＬ回路を構成する電
圧制御発振器や電源ラインにノイズが混入すると、電圧
制御発振器からの出力波形にノイズが現われ、この波形
がＰＬＬ回路からそのまま出力されてしまう。これは、
ノイズの発生源たる電圧制御発振器が、ＰＬＬ回路の低
域フィルタより出力端子側に設置されているからであ
り、このノイズを含むクロック信号はそのまま出力され
て、周辺回路の誤動作を招来する。本発明はかかる事情
に鑑みてなされたもので、ＰＬＬ回路を用いて安定度の
高い基準クロックを生成するに当り、該ＰＬＬ回路で発
生したノイズを除去することができる位相同期回路を内
蔵したクロック発生回路を提供することをその主たる目
的とする。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明では、クロック信号の安定度
を高めるクロック発生回路を、１つのクロック入力端子
に共通接続された３以上のＰＬＬ回路と、上記３以上の
ＰＬＬ回路の出力信号が夫々入力されるようにされた多
数決回路とによって構成し、該多数決回路の入力端子の
うち所定数以上の入力端子の信号レベルが一致したとき
に、当該レベルの信号を出力させるようにしている。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明では、クロック信号の安定度
を高めるクロック発生回路を、１つのクロック入力端子
に共通接続された３以上のＰＬＬ回路と、上記３以上の
ＰＬＬ回路の出力信号が夫々入力されるようにされた多
数決回路とによって構成し、該多数決回路の入力端子の
うち所定数以上の入力端子の信号レベルが一致したとき
に、当該レベルの信号を出力させるようにしている。
【０００５】
【作用】上記した手段によれば、３以上のＰＬＬ回路の
うち特定のＰＬＬ回路の出力信号にノイズが混入した場
合であっても、他のＰＬＬ回路の出力にノイズが混入せ
ずにそのレベルが正常レベルで一致している限り、この
一致した信号がクロック信号として出力される。
うち特定のＰＬＬ回路の出力信号にノイズが混入した場
合であっても、他のＰＬＬ回路の出力にノイズが混入せ
ずにそのレベルが正常レベルで一致している限り、この
一致した信号がクロック信号として出力される。
【０００６】
【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。図１は本実施例のクロック発生回路の内部
構成を示すブロック図、図２は図１の３つのＰＬＬ回路
の信号と多数決回路の信号との関係を示すタイミングチ
ャートである。本実施例のクロック発生回路４は、ＣＰ
Ｕの周辺回路用クロック端子（図３）から出力される周
辺回路用クロックに基いて安定度の高い基準クロック
（制御クロック）を生成するものであり、このクロック
発生回路４は、図１に示すように、入力端子ＩＮに並列
に接続された３つのＰＬＬ回路１０Ａ，１０Ｂ，１０Ｃ
と、これら３つのＰＬＬ回路の出力端子Ｏ1〜Ｏ2が、そ
の入力端子Ｉ1〜Ｉ3に夫々接続された多数決回路２０と
によって構成されている。
て説明する。図１は本実施例のクロック発生回路の内部
構成を示すブロック図、図２は図１の３つのＰＬＬ回路
の信号と多数決回路の信号との関係を示すタイミングチ
ャートである。本実施例のクロック発生回路４は、ＣＰ
Ｕの周辺回路用クロック端子（図３）から出力される周
辺回路用クロックに基いて安定度の高い基準クロック
（制御クロック）を生成するものであり、このクロック
発生回路４は、図１に示すように、入力端子ＩＮに並列
に接続された３つのＰＬＬ回路１０Ａ，１０Ｂ，１０Ｃ
と、これら３つのＰＬＬ回路の出力端子Ｏ1〜Ｏ2が、そ
の入力端子Ｉ1〜Ｉ3に夫々接続された多数決回路２０と
によって構成されている。
【０００７】より具体的には、ＰＬＬ回路１０Ａ〜１０
Ｃは、位相比較器１１、低域フィルタ１２、電圧制御発
振器１３（以下単に「ＶＣＯ」と略記する。）、遅延素
子１４（１４ａ〜１４ｃ）、分周器１５を具えてなる。
そして、各ＰＬＬ回路に設けられた遅延素子１４ａ〜１
４ｃは、詳細は後述するように、その遅延時間が互いに
異なるように構成されている（図２のＴａ〜Ｔｃ）。
尚、分周器１５の分周の比率（１／ｎ）を適宜変更する
ことによって、ＰＬＬ回路から出力されるクロックの周
波数が所望の値に調整される。
Ｃは、位相比較器１１、低域フィルタ１２、電圧制御発
振器１３（以下単に「ＶＣＯ」と略記する。）、遅延素
子１４（１４ａ〜１４ｃ）、分周器１５を具えてなる。
そして、各ＰＬＬ回路に設けられた遅延素子１４ａ〜１
４ｃは、詳細は後述するように、その遅延時間が互いに
異なるように構成されている（図２のＴａ〜Ｔｃ）。
尚、分周器１５の分周の比率（１／ｎ）を適宜変更する
ことによって、ＰＬＬ回路から出力されるクロックの周
波数が所望の値に調整される。
【０００８】また、３つのＰＬＬ回路が接続される多数
決回路２０は以下のように機能する。即ち、多数決回路
２０は、入力端子Ｉ1〜Ｉ3に入力される３つの入力信号
のうち、２つ以上の入力の論理レベル（ハイレベル／ロ
ウレベル）が一致していれば、その論理レベルを出力端
子ＯＵＴから出力するものである。従って、上記ＰＬＬ
回路１０Ａ〜１０Ｃの夫々の出力端子Ｏ1〜Ｏ3から該多
数決回路２０に入力された３つの出力信号（図２の
（ａ），（ｂ），（ｃ））のうち何れか１つの出力波形
にノイズが生じても、他の２つのＰＬＬ回路の出力波形
にノイズが生じていないときには、当該ノイズが生じた
波形が無効となって、当該出力端子ＯＵＴからはノイズ
の影響を受けない、安定度の高いクロック信号が生成さ
れる。
決回路２０は以下のように機能する。即ち、多数決回路
２０は、入力端子Ｉ1〜Ｉ3に入力される３つの入力信号
のうち、２つ以上の入力の論理レベル（ハイレベル／ロ
ウレベル）が一致していれば、その論理レベルを出力端
子ＯＵＴから出力するものである。従って、上記ＰＬＬ
回路１０Ａ〜１０Ｃの夫々の出力端子Ｏ1〜Ｏ3から該多
数決回路２０に入力された３つの出力信号（図２の
（ａ），（ｂ），（ｃ））のうち何れか１つの出力波形
にノイズが生じても、他の２つのＰＬＬ回路の出力波形
にノイズが生じていないときには、当該ノイズが生じた
波形が無効となって、当該出力端子ＯＵＴからはノイズ
の影響を受けない、安定度の高いクロック信号が生成さ
れる。
【０００９】更に、上記クロック発生回路４を構成する
３つのＰＬＬ回路１０Ａ，１０Ｂ，１０Ｃには、上述の
ように、互いに異なる遅延時間Ｔａ，Ｔｂ，Ｔｃが設定
された遅延素子１４ａ，１４ｂ，１４ｃが、各ＶＣＯ１
３，１３，１３の出力端子側に接続されている。このよ
うに遅延素子１４ａ，１４ｂ，１４ｃを接続しておくこ
とによって、仮に、３つのＰＬＬ回路のＶＣＯ１３，１
３，１３の出力波形に同一タイミングでノイズが乗って
も、これらのノイズが出力端子ＯＵＴからのクロック信
号に直接影響を与えることがなくなる。具体的には、図
２のタイミングチャートに示すように、各遅延素子１４
ａ〜１４ｃによる遅延時間Ｔａ〜Ｔｃは夫々異なった値
に設定されている（ｔ1時点を基準点に図示されてい
る）。いま仮に、基準点ｔ1で３つのＰＬＬ回路１０Ａ
〜１０Ｃの各ＶＣＯから同時にノイズが生じた場合を考
えると、このときＰＬＬ回路１０Ａの出力端子Ｏ1で
は、遅延素子１４ａの働きによってノイズがｔ2時点以
降に現れる。又、ＰＬＬ回路１０Ｂの出力端子Ｏ2から
は遅延素子１４ｂの働きによってノイズがｔ4時点以降
に現れ、同様に、ＰＬＬ回路１０Ｃの出力端子Ｏ3から
は遅延素子１４ｃの働きによってノイズがｔ6時点以降
に現れるようになる。従って、３つのＶＣＯに同時に現
れたノイズが、各出力端子Ｏ1〜Ｏ3で発生し得る間隔を
仮にΔＴと仮定すれば、遅延時間Ｔａ〜Ｔｃの大きさ
を、 Ｔｂ＞Ｔａ＋ΔＴ，Ｔｃ＞Ｔｂ＋ΔＴ を満たす関係としておくことにより、各ＰＬＬ回路の出
力端子Ｏ1〜Ｏ3に現れ得るノイズを、互いに重複させな
くすることができる。このようにノイズが、３つのＰＬ
Ｌ回路の各々のＶＣＯで同時に発生しても、実際に、各
出力端子Ｏ1〜Ｏ3からノイズが現れるタイミングを、遅
延素子の働きによってずらすことができるため、多数決
回路２０の出力端子ＯＵＴからの出力波形に、上記ノイ
ズの影響を与えないようにすることができる。
３つのＰＬＬ回路１０Ａ，１０Ｂ，１０Ｃには、上述の
ように、互いに異なる遅延時間Ｔａ，Ｔｂ，Ｔｃが設定
された遅延素子１４ａ，１４ｂ，１４ｃが、各ＶＣＯ１
３，１３，１３の出力端子側に接続されている。このよ
うに遅延素子１４ａ，１４ｂ，１４ｃを接続しておくこ
とによって、仮に、３つのＰＬＬ回路のＶＣＯ１３，１
３，１３の出力波形に同一タイミングでノイズが乗って
も、これらのノイズが出力端子ＯＵＴからのクロック信
号に直接影響を与えることがなくなる。具体的には、図
２のタイミングチャートに示すように、各遅延素子１４
ａ〜１４ｃによる遅延時間Ｔａ〜Ｔｃは夫々異なった値
に設定されている（ｔ1時点を基準点に図示されてい
る）。いま仮に、基準点ｔ1で３つのＰＬＬ回路１０Ａ
〜１０Ｃの各ＶＣＯから同時にノイズが生じた場合を考
えると、このときＰＬＬ回路１０Ａの出力端子Ｏ1で
は、遅延素子１４ａの働きによってノイズがｔ2時点以
降に現れる。又、ＰＬＬ回路１０Ｂの出力端子Ｏ2から
は遅延素子１４ｂの働きによってノイズがｔ4時点以降
に現れ、同様に、ＰＬＬ回路１０Ｃの出力端子Ｏ3から
は遅延素子１４ｃの働きによってノイズがｔ6時点以降
に現れるようになる。従って、３つのＶＣＯに同時に現
れたノイズが、各出力端子Ｏ1〜Ｏ3で発生し得る間隔を
仮にΔＴと仮定すれば、遅延時間Ｔａ〜Ｔｃの大きさ
を、 Ｔｂ＞Ｔａ＋ΔＴ，Ｔｃ＞Ｔｂ＋ΔＴ を満たす関係としておくことにより、各ＰＬＬ回路の出
力端子Ｏ1〜Ｏ3に現れ得るノイズを、互いに重複させな
くすることができる。このようにノイズが、３つのＰＬ
Ｌ回路の各々のＶＣＯで同時に発生しても、実際に、各
出力端子Ｏ1〜Ｏ3からノイズが現れるタイミングを、遅
延素子の働きによってずらすことができるため、多数決
回路２０の出力端子ＯＵＴからの出力波形に、上記ノイ
ズの影響を与えないようにすることができる。
【００１０】尚、上記ＰＬＬ回路に組み込まれる遅延素
子１４ａ〜１４ｃとしては、ガラス遅延線と可変スレッ
シュホルドバッファを組み合わせた公知の遅延素子、ゲ
ート遅延を用いた遅延素子等が用いられる。
子１４ａ〜１４ｃとしては、ガラス遅延線と可変スレッ
シュホルドバッファを組み合わせた公知の遅延素子、ゲ
ート遅延を用いた遅延素子等が用いられる。
【００１１】図３は、本実施例のクロック発生回路４が
適用されたコンピュータシステムの一例を示すブロック
図である。このようなシステムにあっては、マイクロコ
ンピュータのＣＰＵ３の動作の基準となるクロック信号
（基準クロック信号）が、発振器１からの発振信号に基
いてクロック回路２の働きによって生成される（所定周
期に分周して基準クロック信号を生成する）。そして、
ＣＰＵ３は、この基準クロックに基いて各種の演算処理
等を行ない、一方で、周辺回路用のクロック信号を生成
してクロック出力端子より、上記したクロック発生回路
４に出力する。しかして、３つのＰＬＬ回路を具えてな
るクロック発生回路４は、ＣＰＵ３からの周辺回路用ク
ロック信号を受けて、安定度の高い基準クロック信号を
生成し、これに接続された周辺回路５に供給する。上記
のように本実施例のクロック発生回路４より発生するク
ロック信号は、ＶＣＯから生じるノイズの影響を受けな
いので、ＣＰＵに入力されるクロック信号（基準クロッ
ク信号）と周辺回路の動作の基準となる制御クロック信
号が同期し、特に、高速動作性が要求されるマイクロコ
ンピュータによる動作制御に有用である。
適用されたコンピュータシステムの一例を示すブロック
図である。このようなシステムにあっては、マイクロコ
ンピュータのＣＰＵ３の動作の基準となるクロック信号
（基準クロック信号）が、発振器１からの発振信号に基
いてクロック回路２の働きによって生成される（所定周
期に分周して基準クロック信号を生成する）。そして、
ＣＰＵ３は、この基準クロックに基いて各種の演算処理
等を行ない、一方で、周辺回路用のクロック信号を生成
してクロック出力端子より、上記したクロック発生回路
４に出力する。しかして、３つのＰＬＬ回路を具えてな
るクロック発生回路４は、ＣＰＵ３からの周辺回路用ク
ロック信号を受けて、安定度の高い基準クロック信号を
生成し、これに接続された周辺回路５に供給する。上記
のように本実施例のクロック発生回路４より発生するク
ロック信号は、ＶＣＯから生じるノイズの影響を受けな
いので、ＣＰＵに入力されるクロック信号（基準クロッ
ク信号）と周辺回路の動作の基準となる制御クロック信
号が同期し、特に、高速動作性が要求されるマイクロコ
ンピュータによる動作制御に有用である。
【００１２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、３つのＰＬＬ回路を並列に多数決回路に
接続してクロック発生回路を構成した例を示したが、４
つ以上のＰＬＬ回路を並列に接続してもよい。又、３つ
のＰＬＬ回路の全てに遅延素子を組み込んでいるが、２
つのＰＬＬ回路に遅延素子を組み込むだけでも、３つの
ＰＬＬ回路のノイズ発生タイミングを異ならせることが
できる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、３つのＰＬＬ回路を並列に多数決回路に
接続してクロック発生回路を構成した例を示したが、４
つ以上のＰＬＬ回路を並列に接続してもよい。又、３つ
のＰＬＬ回路の全てに遅延素子を組み込んでいるが、２
つのＰＬＬ回路に遅延素子を組み込むだけでも、３つの
ＰＬＬ回路のノイズ発生タイミングを異ならせることが
できる。
【００１３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータのクロック発生回路に適用した場合につ
いて説明したが、この発明はそれに限定されるものでな
く、ＰＬＬ回路を用いた位相同期一般に利用することが
できる。
なされた発明をその背景となった利用分野であるマイク
ロコンピュータのクロック発生回路に適用した場合につ
いて説明したが、この発明はそれに限定されるものでな
く、ＰＬＬ回路を用いた位相同期一般に利用することが
できる。
【００１４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明のクロック発生回路
では、これを構成するＰＬＬ回路の出力波形にノイズが
生じても、ノイズの影響を受けることのない安定度の高
い基準クロックを発生させることができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明のクロック発生回路
では、これを構成するＰＬＬ回路の出力波形にノイズが
生じても、ノイズの影響を受けることのない安定度の高
い基準クロックを発生させることができる。
【図１】本実施例のクロック発生回路の内部構成を示す
ブロック図である。
ブロック図である。
【図２】図１の３つのＰＬＬ回路の信号と多数決回路の
信号との関係を示すタイミングチャートである。
信号との関係を示すタイミングチャートである。
【図３】本実施例のクロック発生回路４が適用されたコ
ンピュータシステムの一例を示すブロック図である。
ンピュータシステムの一例を示すブロック図である。
４ クロック発生回路 １０Ａ，１０Ｂ，１０Ｃ ＰＬＬ回路 １１ 位相比較器 １２ 低域フィルタ １３ 電圧制御発振器（ＶＣＯ） １４ａ，１４ｂ，１４ｃ 遅延素子 ２０ 多数決回路 Ｉ1〜Ｉ3 多数決回路の入力端子 Ｏ1〜Ｏ3 ＰＬＬ回路の出力端子
Claims (3)
- 【請求項１】 １つのクロック入力端子に共通接続され
た３以上のＰＬＬ回路と、該３以上のＰＬＬ回路の出力
端子が夫々接続される３以上の入力端子を有し該入力端
子のうち所定数以上の入力端子の信号レベルが一致した
ときに当該レベルの信号を出力する多数決回路とによっ
て構成されていることを特徴とするクロック発生回路。 - 【請求項２】 上記３以上のＰＬＬ回路のうち少なくと
も２以上のＰＬＬ回路は、位相比較器と、低域フィルタ
と、電圧制御発振器と、該電圧制御発振器とその出力端
子との間に接続される遅延素子とを具えてなり、上記遅
延素子はその遅延時間が、各ＰＬＬ回路毎に互いに異な
る値に設定されていることを特徴とする請求項１に記載
のクロック発生回路。 - 【請求項３】 上記各ＰＬＬ回路毎に設けられた夫々の
遅延素子の遅延時間は、その差分が、上記電圧制御発振
器に生じ得るノイズ幅より大きくなるようにその値が設
定されていることを特徴とする請求項１又は２に記載の
クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086056A JPH06303135A (ja) | 1993-04-13 | 1993-04-13 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086056A JPH06303135A (ja) | 1993-04-13 | 1993-04-13 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303135A true JPH06303135A (ja) | 1994-10-28 |
Family
ID=13876039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5086056A Withdrawn JPH06303135A (ja) | 1993-04-13 | 1993-04-13 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06303135A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019239984A1 (ja) * | 2018-06-15 | 2019-12-19 | 三菱重工業株式会社 | 半導体装置 |
-
1993
- 1993-04-13 JP JP5086056A patent/JPH06303135A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019239984A1 (ja) * | 2018-06-15 | 2019-12-19 | 三菱重工業株式会社 | 半導体装置 |
| JP2019220763A (ja) * | 2018-06-15 | 2019-12-26 | 三菱重工業株式会社 | 半導体装置 |
| EP3748855A4 (en) * | 2018-06-15 | 2021-01-20 | Mitsubishi Heavy Industries, Ltd. | SEMICONDUCTOR DEVICE |
| US11115035B2 (en) | 2018-06-15 | 2021-09-07 | Mitsubishi Heavy Industries, Ltd. | Semiconductor devices |
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