JPH0918336A - Ｐｌｌ回路制御方式 - Google Patents
Ｐｌｌ回路制御方式Info
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- JPH0918336A JPH0918336A JP7180620A JP18062095A JPH0918336A JP H0918336 A JPH0918336 A JP H0918336A JP 7180620 A JP7180620 A JP 7180620A JP 18062095 A JP18062095 A JP 18062095A JP H0918336 A JPH0918336 A JP H0918336A
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- JP
- Japan
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- frequency
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Links
- 230000010355 oscillation Effects 0.000 claims abstract description 12
- 230000005855 radiation Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 9
- 238000005070 sampling Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】
【目的】 ＤＤＳ出力をＲＥＦとする直接ループ方式の
ＰＬＬ回路において、ＤＤＳに基づくスプリアスがあれ
ばＰＬＬ回路に影響を与えないようにスプリアスを低減
させる。 【構成】 ＤＤＳのスプリアスが発生する周波数範囲内
のみ、ＰＬＬ回路のＶＣＯの発振周波数を一定に保ちつ
つＤＤＳ出力周波数及び可変分周器の分周比を変化させ
て、ＤＤＳのスプリアスをＰＬＬ回路のループ帯域より
除去してスプリアスを低減させる。
ＰＬＬ回路において、ＤＤＳに基づくスプリアスがあれ
ばＰＬＬ回路に影響を与えないようにスプリアスを低減
させる。 【構成】 ＤＤＳのスプリアスが発生する周波数範囲内
のみ、ＰＬＬ回路のＶＣＯの発振周波数を一定に保ちつ
つＤＤＳ出力周波数及び可変分周器の分周比を変化させ
て、ＤＤＳのスプリアスをＰＬＬ回路のループ帯域より
除去してスプリアスを低減させる。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＤＳを用いたＰＬＬ
回路の制御方式であって、特にＨＦトランシーバの局部
発振器に関する。
回路の制御方式であって、特にＨＦトランシーバの局部
発振器に関する。
【０００２】
【従来の技術】従来の技術においては、ＰＬＬ回路にＤ
ＤＳ（Ｄｉｒｅｃｔ ＤｉｇｉｔａｌＳｙｎｔｈｅｓｉ
ｚｅｒ）を用いる場合にはＤＤＳのスプリアスのない狭
い周波数範囲を利用するものがあった。それにそのＰＬ
Ｌ回路では、スプリアスの影響を避けるためにＰＬＬ回
路のループフィルターも帯域を狭くする方法が用いられ
ていた。
ＤＳ（Ｄｉｒｅｃｔ ＤｉｇｉｔａｌＳｙｎｔｈｅｓｉ
ｚｅｒ）を用いる場合にはＤＤＳのスプリアスのない狭
い周波数範囲を利用するものがあった。それにそのＰＬ
Ｌ回路では、スプリアスの影響を避けるためにＰＬＬ回
路のループフィルターも帯域を狭くする方法が用いられ
ていた。
【０００３】ＤＤＳの周波数範囲を制限することはＲＥ
Ｆ選択の自由度が低下し、高いＲＥＦを使用することが
不可能になる。このためＰＬＬのロックアップタイムの
高速化が困難であった。
Ｆ選択の自由度が低下し、高いＲＥＦを使用することが
不可能になる。このためＰＬＬのロックアップタイムの
高速化が困難であった。
【０００４】ループフィルターの帯域を狭くした場合
に、帯域外のスプリアスによる影響は減少するが帯域内
に入り込んだスプリアスについては、ループゲインが上
がるためにかえってスプリアスが悪化する。また、ルー
プフィルターの帯域が狭い場合はロックアップタイムが
低下する。
に、帯域外のスプリアスによる影響は減少するが帯域内
に入り込んだスプリアスについては、ループゲインが上
がるためにかえってスプリアスが悪化する。また、ルー
プフィルターの帯域が狭い場合はロックアップタイムが
低下する。
【０００５】
【発明が解決しようとする課題】ＤＤＳには出力ビット
数（Ｄ／Ａコンバータの分解能）によって決まる振幅誤
差とフェーズアキュムレータの分解能によって決まる位
相誤差が存在し、スプリアスの原因になっていた。特に
問題となるのはＤＤＳの出力周波数がサンプリング値Ｎ
1 によるサンプリング周波数の１／Ｎ1 になる前後であ
り、基本波の付近に集中する。このようなスプリアスを
ともなったＤＤＳ出力をＲＥＦとしてＰＬＬ回路の位相
比較器に入力したとき、ＰＬＬ回路のループフィルター
の帯域外にスプリアスが出ていれば減衰されるので問題
がないが、ループフィルターの帯域内に入った場合は次
段のＶＣＯ回路で変調されてスプリアスとして出力され
てしまう。これが振幅誤差であってもＰＬＬ回路内のノ
ンリニア回路を通過することによりＡＭ／ＰＭ変換され
るため、位相成分としてスプリアスの原因になる。本発
明はこのようなスプリアスの影響を除去するＰＬＬ回路
の提供を目的とする。
数（Ｄ／Ａコンバータの分解能）によって決まる振幅誤
差とフェーズアキュムレータの分解能によって決まる位
相誤差が存在し、スプリアスの原因になっていた。特に
問題となるのはＤＤＳの出力周波数がサンプリング値Ｎ
1 によるサンプリング周波数の１／Ｎ1 になる前後であ
り、基本波の付近に集中する。このようなスプリアスを
ともなったＤＤＳ出力をＲＥＦとしてＰＬＬ回路の位相
比較器に入力したとき、ＰＬＬ回路のループフィルター
の帯域外にスプリアスが出ていれば減衰されるので問題
がないが、ループフィルターの帯域内に入った場合は次
段のＶＣＯ回路で変調されてスプリアスとして出力され
てしまう。これが振幅誤差であってもＰＬＬ回路内のノ
ンリニア回路を通過することによりＡＭ／ＰＭ変換され
るため、位相成分としてスプリアスの原因になる。本発
明はこのようなスプリアスの影響を除去するＰＬＬ回路
の提供を目的とする。
【０００６】
【課題を解決するための手段】本発明は、ＤＤＳの出力
周波数帯にスプリアスが発生してＰＬＬ回路のループフ
ィルターの帯域内に入る場合において、ＤＤＳの出力周
波数を変化させてＤＤＳの出力にスプリアスのない状態
あるいはＰＬＬのループフィルター帯域外になるように
する。このときＰＬＬの出力周波数（ＶＣＯの発振周波
数）が希望する周波数となるようにＰＬＬ回路の可変分
周器の分周比及びＤＤＳの出力周波数を関係させる。
周波数帯にスプリアスが発生してＰＬＬ回路のループフ
ィルターの帯域内に入る場合において、ＤＤＳの出力周
波数を変化させてＤＤＳの出力にスプリアスのない状態
あるいはＰＬＬのループフィルター帯域外になるように
する。このときＰＬＬの出力周波数（ＶＣＯの発振周波
数）が希望する周波数となるようにＰＬＬ回路の可変分
周器の分周比及びＤＤＳの出力周波数を関係させる。
【０００７】
【作用】ＲＥＦとして使用するＤＤＳは、４０ＭＨｚの
周波数をＤＤＳによってサンプリングされた４．５ＭＨ
ｚ〜５．５ＭＨｚの出力周波数をＰＬＬ回路に出力す
る。この周波数帯の中で５．０ＭＨｚ付近では特にスプ
リアスの発生が多い。そこで４．９ＭＨｚから５．１Ｍ
Ｈｚの帯域のＤＤＳ出力周波数となる周波数データを演
算により設定する。ＤＤＳの出力の中でこの周波数範囲
だけは異なる周波数にして出力する。この５．０ＭＨｚ
を出力するために４０ＭＨｚをサンプリングするのは１
／Ｎ1 のＮ1 ＝８の場合であり、従って、４．９ＭＨｚ
〜５．１ＭＨｚの帯域だけこのサンプリング値Ｎ1 を８
及びその他の整数から外すことによりスプリアスの発生
帯域が避けられる。そこでこのＤＤＳ出力に応じて、Ｐ
ＬＬ回路のＶＣＯの発振周波数出力を分周する可変分周
器の分周比１／Ｎ2 の１／１０で設定してあるのをＤＤ
Ｓの出力に合わせるように分周比を変更して位相検出器
により位相比較検出する。これによってＶＣＯの発振周
波数もスプリアスによる異常もなく４５ＭＨｚ〜５５Ｍ
Ｈｚまで連続的に周波数が可変出力できる。
周波数をＤＤＳによってサンプリングされた４．５ＭＨ
ｚ〜５．５ＭＨｚの出力周波数をＰＬＬ回路に出力す
る。この周波数帯の中で５．０ＭＨｚ付近では特にスプ
リアスの発生が多い。そこで４．９ＭＨｚから５．１Ｍ
Ｈｚの帯域のＤＤＳ出力周波数となる周波数データを演
算により設定する。ＤＤＳの出力の中でこの周波数範囲
だけは異なる周波数にして出力する。この５．０ＭＨｚ
を出力するために４０ＭＨｚをサンプリングするのは１
／Ｎ1 のＮ1 ＝８の場合であり、従って、４．９ＭＨｚ
〜５．１ＭＨｚの帯域だけこのサンプリング値Ｎ1 を８
及びその他の整数から外すことによりスプリアスの発生
帯域が避けられる。そこでこのＤＤＳ出力に応じて、Ｐ
ＬＬ回路のＶＣＯの発振周波数出力を分周する可変分周
器の分周比１／Ｎ2 の１／１０で設定してあるのをＤＤ
Ｓの出力に合わせるように分周比を変更して位相検出器
により位相比較検出する。これによってＶＣＯの発振周
波数もスプリアスによる異常もなく４５ＭＨｚ〜５５Ｍ
Ｈｚまで連続的に周波数が可変出力できる。
【０００８】
【実施例】図１は本発明の一実施例を示すＰＬＬ回路の
構成図である。図について説明する。図中１はＣＰＵ、
２はＤＤＳ、３はＤＤＳ２に信号を供給する発振器、４
はＶＣＯ（電圧制御発振器）、５は可変分周器、６は位
相比較器、７はローパスフィルター、８はアップダウン
スイッチである。
構成図である。図について説明する。図中１はＣＰＵ、
２はＤＤＳ、３はＤＤＳ２に信号を供給する発振器、４
はＶＣＯ（電圧制御発振器）、５は可変分周器、６は位
相比較器、７はローパスフィルター、８はアップダウン
スイッチである。
【０００９】４０ＭＨｚを発振する発振器３の出力信号
とＣＰＵ１からのアップダウンスイッチ８で選択した周
波数データによってＤＤＳ２から４．５ＭＨｚ〜５．５
ＭＨｚの範囲を１Ｈｚステップで出力する。この周波数
に基づいてＰＬＬ回路のＶＣＯ４は４５ＭＨｚ〜５５Ｍ
Ｈｚの周波数を発振させる。このＶＣＯ４の発振周波数
出力を可変分周器５によって１／１０に分周して次の位
相比較器６でＤＤＳ２の出力と比較する。この比較出力
をローパスフィルター７を通しＶＣＯ４に供給してＶＣ
Ｏの安定した発振周波数を出力する。
とＣＰＵ１からのアップダウンスイッチ８で選択した周
波数データによってＤＤＳ２から４．５ＭＨｚ〜５．５
ＭＨｚの範囲を１Ｈｚステップで出力する。この周波数
に基づいてＰＬＬ回路のＶＣＯ４は４５ＭＨｚ〜５５Ｍ
Ｈｚの周波数を発振させる。このＶＣＯ４の発振周波数
出力を可変分周器５によって１／１０に分周して次の位
相比較器６でＤＤＳ２の出力と比較する。この比較出力
をローパスフィルター７を通しＶＣＯ４に供給してＶＣ
Ｏの安定した発振周波数を出力する。
【００１０】ＶＣＯ４の発振周波数出力が可変分周器６
によって１／１０に分周されるため、ちょうどＤＤＳ２
はＲＥＦとなることであり、ＶＣＯ４の発振周波数出力
は１０倍に逓倍されていることになる。従ってＤＤＳ２
の出力周波数が１ＨｚステップであればＶＣＯ４の出力
周波数は１０Ｈｚステップの変化となる。
によって１／１０に分周されるため、ちょうどＤＤＳ２
はＲＥＦとなることであり、ＶＣＯ４の発振周波数出力
は１０倍に逓倍されていることになる。従ってＤＤＳ２
の出力周波数が１ＨｚステップであればＶＣＯ４の出力
周波数は１０Ｈｚステップの変化となる。
【００１１】ＤＤＳ２から出力される４．５ＭＨｚ〜
５．５ＭＨｚの周波数の中で４０ＭＨｚのサンプリング
・クロックの１／Ｎ1 になっているのはＮ1 ＝８による
５．０ＭＨｚである。この５．０ＭＨｚ前後のＤＤＳ２
の出力には特にスプリアスが目立ち、ＰＬＬ回路のルー
プフィルターの帯域内に入る可能性があるので除去する
必要がある。
５．５ＭＨｚの周波数の中で４０ＭＨｚのサンプリング
・クロックの１／Ｎ1 になっているのはＮ1 ＝８による
５．０ＭＨｚである。この５．０ＭＨｚ前後のＤＤＳ２
の出力には特にスプリアスが目立ち、ＰＬＬ回路のルー
プフィルターの帯域内に入る可能性があるので除去する
必要がある。
【００１２】通常ＰＬＬ回路のループフィルタの帯域は
ＲＥＦの１／１００に設定されるため４．５ＭＨｚ／１
００として４５ＫＨｚになるが、実際にはＶＣＯ４の発
振周波数が広い場合は、ＶＣＯ４の周波数対電圧感度Ｋ
ｖが変化するため、ループゲインが変動し、これによっ
てＰＬＬのループにおける自然角周波数ωｎも変化す
る。このため更に広い範囲でスプリアスの低減を検討す
る必要がある。
ＲＥＦの１／１００に設定されるため４．５ＭＨｚ／１
００として４５ＫＨｚになるが、実際にはＶＣＯ４の発
振周波数が広い場合は、ＶＣＯ４の周波数対電圧感度Ｋ
ｖが変化するため、ループゲインが変動し、これによっ
てＰＬＬのループにおける自然角周波数ωｎも変化す
る。このため更に広い範囲でスプリアスの低減を検討す
る必要がある。
【００１３】ここではスプリアス低減の一例として、
５．０ＭＨｚ±１００ＫＨｚの範囲で特にスプリアスが
発生するので、ＲＥＦであるＤＤＳ２の出力周波数をそ
の範囲だけ変更させる必要がある。しかし、ＶＣＯの発
振周波数を一定に保たねばならないので、ＤＤＳのサン
プリング・クロックの１／Ｎ1でＮ1 ＝８をＮ1 ＝９に
変更するとともに、位相比較器６に入力するループ回路
の可変分周器５の分周比が１／１０に設定してあるのを
１／１１に変更設定させる。これによってＶＣＯ４の出
力周波数のステップは１０Ｈｚ／１１≒０．９０９０９
０・・・Ｈｚに変更する。
５．０ＭＨｚ±１００ＫＨｚの範囲で特にスプリアスが
発生するので、ＲＥＦであるＤＤＳ２の出力周波数をそ
の範囲だけ変更させる必要がある。しかし、ＶＣＯの発
振周波数を一定に保たねばならないので、ＤＤＳのサン
プリング・クロックの１／Ｎ1でＮ1 ＝８をＮ1 ＝９に
変更するとともに、位相比較器６に入力するループ回路
の可変分周器５の分周比が１／１０に設定してあるのを
１／１１に変更設定させる。これによってＶＣＯ４の出
力周波数のステップは１０Ｈｚ／１１≒０．９０９０９
０・・・Ｈｚに変更する。
【００１４】ＶＣＯ４の発振周波数が４９．０ＭＨｚの
とき分周値Ｎ2 を１０から１１にすると、ＤＤＳ２の出
力はｆ＝４．９ＭＨｚからｆ≒４．４５４５４５・・・
ＭＨｚにすることによってＶＣＯ４の出力周波数を４
９．０ＭＨｚに維持できる。以後、１０Ｈｚの加算毎に
ｆ≒０．９０９０９０・・・ＨｚステップづつＤＤＳ２
の出力周波数を増加していけばＶＣＯ４の出力は１０Ｈ
ｚステップで変化させることができる。
とき分周値Ｎ2 を１０から１１にすると、ＤＤＳ２の出
力はｆ＝４．９ＭＨｚからｆ≒４．４５４５４５・・・
ＭＨｚにすることによってＶＣＯ４の出力周波数を４
９．０ＭＨｚに維持できる。以後、１０Ｈｚの加算毎に
ｆ≒０．９０９０９０・・・ＨｚステップづつＤＤＳ２
の出力周波数を増加していけばＶＣＯ４の出力は１０Ｈ
ｚステップで変化させることができる。
【００１５】以上の動作を図２のフローチャートにより
説明する。処理Ｓ1 でイニシャライズされた後、判断ボ
ックスＨ1 と判断ボックスＨ2 とで周波数がアップ又は
ダウンに変化するかを判断し、アップ又はダウンのいず
れかを判断すると処理Ｓ2 と処理Ｓ3 とでアップ又はダ
ウン方向の検出に対応して周波数データを加減算する。
変化がなければ再度周波数のアップ・ダウンの変化を検
出する。次にＶＣＯ４の出力周波数を分周する可変分周
器５の分周比を処理Ｓ4 によって１／１０に設定する。
処理Ｓ5 ではＤＤＳ２のデータを演算し、判断ボックス
Ｈ3 とＨ4 とでスプリアス発生ゾーン、この場合は４．
９ＭＨｚ以上５．１ＭＨｚ以下を検出する。スプリアス
発生ゾーンと判断すると処理Ｓ6 で可変分周器の分周比
を１／１１に変更設定し、処理Ｓ7 ではＤＤＳ２のデー
タを処理Ｓ6 では可変分周器５の変更に対応するように
演算補正し、処理Ｓ8 でＰＬＬデータを出力し、次に、
処理Ｓ9 でＤＤＳ２のデータを出力する。判断ボックス
Ｈ3 及びＨ4 でスプリアスゾーン以外と判断されると直
接処理Ｓ8 及びＳ9 を実行する。
説明する。処理Ｓ1 でイニシャライズされた後、判断ボ
ックスＨ1 と判断ボックスＨ2 とで周波数がアップ又は
ダウンに変化するかを判断し、アップ又はダウンのいず
れかを判断すると処理Ｓ2 と処理Ｓ3 とでアップ又はダ
ウン方向の検出に対応して周波数データを加減算する。
変化がなければ再度周波数のアップ・ダウンの変化を検
出する。次にＶＣＯ４の出力周波数を分周する可変分周
器５の分周比を処理Ｓ4 によって１／１０に設定する。
処理Ｓ5 ではＤＤＳ２のデータを演算し、判断ボックス
Ｈ3 とＨ4 とでスプリアス発生ゾーン、この場合は４．
９ＭＨｚ以上５．１ＭＨｚ以下を検出する。スプリアス
発生ゾーンと判断すると処理Ｓ6 で可変分周器の分周比
を１／１１に変更設定し、処理Ｓ7 ではＤＤＳ２のデー
タを処理Ｓ6 では可変分周器５の変更に対応するように
演算補正し、処理Ｓ8 でＰＬＬデータを出力し、次に、
処理Ｓ9 でＤＤＳ２のデータを出力する。判断ボックス
Ｈ3 及びＨ4 でスプリアスゾーン以外と判断されると直
接処理Ｓ8 及びＳ9 を実行する。
【００１６】ＤＤＳ出力をＲＥＦとする直接ループ方式
のＰＬＬ回路について説明したが、周波数帯域が複数チ
ャンネルの場合でも各チャンネルごとにＤＤＳ出力周波
数と可変分周器の分周比を選択変更してスプリアスを低
減させることは設計上の範囲である。
のＰＬＬ回路について説明したが、周波数帯域が複数チ
ャンネルの場合でも各チャンネルごとにＤＤＳ出力周波
数と可変分周器の分周比を選択変更してスプリアスを低
減させることは設計上の範囲である。
【００１７】
【発明の効果】本発明によれば、ＤＤＳをＲＥＦとする
直接ループ方式のＰＬＬ回路において、ＤＤＳの出力周
波数帯域で特にスプリアスの発生するゾーンを検出し
て、その帯域ではサンプリング出力データとＰＬＬ回路
の可変分周器の分周比とをＶＣＯの周波数が変化しない
状態で可変させることでスプリアスをＰＬＬ回路のルー
プフィルターの帯域内から排除してスプリアスの影響を
低減させる実用上の効果が大きい。
直接ループ方式のＰＬＬ回路において、ＤＤＳの出力周
波数帯域で特にスプリアスの発生するゾーンを検出し
て、その帯域ではサンプリング出力データとＰＬＬ回路
の可変分周器の分周比とをＶＣＯの周波数が変化しない
状態で可変させることでスプリアスをＰＬＬ回路のルー
プフィルターの帯域内から排除してスプリアスの影響を
低減させる実用上の効果が大きい。
【図１】本発明の構成を示すブロック図。
【図２】本発明の動作を示すフローチャート。
１ ＣＰＵ ２ ＤＤＳ ３ 発振器 ４ ＶＣＯ ５ 可変分周器 ６ 位相比較器 ７ ローパスフィルター ８ アップダウンスイッチ
Claims (1)
- 【請求項１】 ＤＤＳ出力をＲＥＦとする直接ループ方
式のＰＬＬ回路において、 ＤＤＳからスプリアスが発生する周波数帯域の範囲内の
み、ＰＬＬ回路のＶＣＯの発振周波数を一定に保ちつつ
ＤＤＳ出力周波数を変化させると共に可変分周器の分周
比を可変させる手段を備えて、スプリアスを低減させる
ことを特徴とするＰＬＬ回路制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180620A JPH0918336A (ja) | 1995-06-26 | 1995-06-26 | Ｐｌｌ回路制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180620A JPH0918336A (ja) | 1995-06-26 | 1995-06-26 | Ｐｌｌ回路制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0918336A true JPH0918336A (ja) | 1997-01-17 |
Family
ID=16086406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7180620A Pending JPH0918336A (ja) | 1995-06-26 | 1995-06-26 | Ｐｌｌ回路制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0918336A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0936111A1 (en) | 1998-02-12 | 1999-08-18 | Fuji Jukogyo Kabushiki Kaisha | Control unit for air bag preventing the reuse of the control unit |
| US6239660B1 (en) | 1997-08-06 | 2001-05-29 | Nokia Networks Oy | Step-controlled frequency synthesizer |
| JP2011019208A (ja) * | 2009-06-12 | 2011-01-27 | Nippon Dempa Kogyo Co Ltd | Ｐｌｌ回路 |
-
1995
- 1995-06-26 JP JP7180620A patent/JPH0918336A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239660B1 (en) | 1997-08-06 | 2001-05-29 | Nokia Networks Oy | Step-controlled frequency synthesizer |
| AU743930B2 (en) * | 1997-08-06 | 2002-02-07 | Nokia Networks Oy | Step-controlled frequency synthesizer |
| EP0936111A1 (en) | 1998-02-12 | 1999-08-18 | Fuji Jukogyo Kabushiki Kaisha | Control unit for air bag preventing the reuse of the control unit |
| JP2011019208A (ja) * | 2009-06-12 | 2011-01-27 | Nippon Dempa Kogyo Co Ltd | Ｐｌｌ回路 |
| US8446192B2 (en) | 2009-06-12 | 2013-05-21 | Nihon Dempa Kogyo Co., Ltd | PLL circuit |
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