JP2658886B2 - Ｐｌｌ周波数シンセサイザ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、周波数シンセサイザに
関し、特にＬＰＦを不要とする高速対応可能なシンセサ
イザに関する。

【０００２】

【従来の技術】従来の周波数シンセサイザは、図１３の
ブロック図に示されるように、基準信号ｆrefと、ＶＣ
Ｏ（電圧制御発振器）５の出力周波数ｆoutをディバイ
ダ２０により分周した信号ｆinと、を位相比較器１８に
て比較し、その差分をパルス幅変調された信号としてＬ
ＰＦ（低域通過フィルタ）１９に出力する。

【０００３】ＬＰＦ１９において積分された、ｆrefと
ｆinの位相差に対応する位相誤差信号（周波数誤差と等
価）がＶＣＯ５に入力され、ＶＣＯ５の出力周波数の安
定度が予め定められた値に保持されるフィードバック・
ループにより特定周波数が出力されるように設定され
る。

【０００４】上述した従来の周波数シンセサイザにおい
ては、特定周波数への引き込み時間をループ内のＬＰＦ
の時定数より短くすることはできないため、一般に数十
ｍｓ（ミリ秒）以上必要となる。また、周波数応答性を
速くするために、ＬＰＦ１９の時定数を下げると、逆
に、ＶＣＯ５の発振出力周波数の安定度が低下してしま
う。

【０００５】そのため、図１４に示すような周波数切替
形のＰＬＬ周波数シンセサイザが提案されている（丸山
喜代志、他、“位相比較周波数切替形ＰＬＬ−ＦＭ変調
器”、電子情報通信学会論文誌 '87/1 Vol. J70-B No.1
を参照）。

【０００６】この方式では位相同期ループの位相比較周
波数を変化させることにより、ループ利得が変化するこ
とに着目し、電源投入時には、ループ利得を大きくして
立ち上がり時間の高速化を図り、変調時にはループ利得
を小さくして安定性を確保している。

【０００７】図１４を参照して、まず、電源投入時に
は、シグナル・ディテクタ２６により位相比較器１８の
入力信号をディバイダ２１の出力とディバイダ２３の出
力となるようにスイッチ２５を制御し、分周数を小さく
して周波数応答性を高め、次に一定時間後位相比較器１
８の入力信号をディバイダ２２の出力とディバイダ２４
の出力に切替えて分周数を大きくし、低域まで変調周波
数特性を延ばしている。

【０００８】また、ディジタル・アナログ変換器（「Ｄ
／Ａ変換器」という）による直流電圧をＶＣＯのバラク
タ電圧に重畳して、速く周波数切替えを行ない、誤差分
のみをＰＬＬ制御する方法がある（藤本京平、“移動通
信装置の設計技術”、トリケップス、1987年刊、第97〜
98頁を参照）。

【０００９】

【発明が解決しようとする課題】上述した従来のＰＬＬ
周波数シンセサイザにおいて、図１３に示したシンセサ
イザは、周波数引き込み時間をループ内のＬＰＦ時定数
よりも短くすることはできないため、一般に数十ｍｓ
（ミリ秒）〜数ｓ（秒）程度と遅く、この周波数切替時
間を速くするためにＬＰＦの時定数を短くすると、逆に
ＶＣＯ出力周波数の安定度が劣化する。

【００１０】この周波数切替時間とＶＣＯ出力周波数安
定度との間には強い相関関係があり、高調波成分等を除
去して安定した出力信号を得るために、ＬＰＦの帯域幅
を狭くすると、時定数が大きくなり周波数の切替時間が
長くなるという問題がある。

【００１１】図１４に示す周波数切替方式においては、
位相比較特性が周期性を有しているために、周波数引き
込み時に一時的に逆特性の位相誤差信号が出力され、引
き込み動作が劣化（擾乱）するという問題がある。

【００１２】また、Ｄ／Ａ変換による直流電圧をＶＣＯ
のバラクタ電圧に重畳して速く周波数切替えを行ない、
誤差分のみをＰＬＬ制御する方式においては、ＶＣＯの
周波数ドリフト等により正確な特性把握ができない場合
には、余り引き込み時間の改善がみられないという問題
がある。

【００１３】従って、本発明は前記問題点を解消し、Ｖ
ＣＯ入力用のＬＰＦを不要とすると共に、周波数引き込
み特性を向上させるＰＬＬ（Phase Locked Loop）周波
数シンセサイザを提供することを目的とする。また、本
発明は基本周期を可変とするＰＬＬ周波数シンセサイザ
の提供を目的とする。

【００１４】

【課題を解決するための手段】前記目的を達成するた
め、本発明のＰＬＬ周波数シンセサイザは、電圧制御発
振器（「ＶＣＯ」という）と、前記ＶＣＯに制御電圧を
供給するＶＣＯ用ディジタル／アナログ変換器（「ＶＣ
Ｏ用Ｄ／Ａ変換器」という）と、前記ＶＣＯ用Ｄ／Ａ変
換器の出力電圧範囲を定める基準電圧入力端に出力を接
続したウィンドウディジタル／アナログ変換器（「ウィ
ンドウＤ／Ａ変換器」という）と、前記ウィンドウＤ／
Ａ変換器に対して選択された設定周波数に応じたディジ
タルコードを供給する手段と、前記ＶＣＯの出力クロッ
クを入力し前記設定周波数に対する前記ＶＣＯの発振周
波数の誤差を検出する誤差検出手段と、を備え、前記誤
差検出手段の出力を前記ＶＣＯ用Ｄ／Ａ変換器の入力に
帰還させたことを特徴とする。

【００１５】本発明のＰＬＬ周波数シンセサイザにおい
ては、前記ＶＣＯ用Ｄ／Ａ変換器からの出力を制御電圧
として入力する前記ＶＣＯの発振周波数の範囲が前記設
定周波数を中心とする所定の周波数範囲となるように、
前記ウィンドウＤ／Ａ変換器により前記設定周波数に応
じて前記ＶＣＯ用Ｄ／Ａ変換器の前記基準電圧が可変に
設定される、ことを特徴とする。

【００１６】また、本発明のＰＬＬ周波数シンセサイザ
においては、前記ウィンドウＤ／Ａ変換器に対して選択
された設定周波数に応じたディジタルコードを供給する
手段が、設定周波数毎に前記ＶＣＯ用Ｄ／Ａ変換器の出
力電圧範囲を変移させるために前記ウィンドウＤ／Ａ変
換器に与えるディジタルコードを格納した記憶手段と、
前記選択された設定周波数に対応するアドレスにて前記
記憶手段に格納されたディジタルコードを読み出し、該
ディジタルコードを前記ウィンドウＤ／Ａ変換器に入力
する、ことを特徴とする。

【００１７】さらに、本発明のＰＬＬ周波数シンセサイ
ザにおいては、前記ＶＣＯ用Ｄ／Ａ変換器のフルスケー
ルの１／２に、前記ＶＣＯの特性を補正する値を加えた
コードを、設定周波数に対応して基底データとして基底
データ記憶手段に記憶格納し、前記基底データ記憶手段
に格納された前記設定周波数に対応する基底データと、
前記誤差検出手段の出力である誤差信号と、を加算した
値を、前記ＶＣＯ用Ｄ／Ａ変換器に入力する、ことを特
徴とする。 また、本発明においては、前記誤差検出手段
が、前記ＶＣＯの出力クロックを入力し該出力クロック
を計数する計数手段と、前記計数手段の計数値と前記設
定周波数に対応する計数値とを比較してこれらの差分を
出力する手段と、を備え、前記差分を、前記ＶＣＯの発
振周波数と前記設定周波数の誤差信号として出力する、
ことを特徴とする。

【００１８】本発明は、別の視点として、所定の基準周
波数発生手段から出力される基準周波数信号に対応して
形成される位相同期系を含み、選択された設定周波数の
信号を出力するＰＬＬ周波数シンセサイザにおいて、前
記基準周波数をカウントする基準周期カウンタから出力
される基本周期毎に、電圧制御発振器（「ＶＣＯ」とい
う）の出力クロックを入力とし前記ＶＣＯの発振周波数
と前記設定周波数との差分を誤差信号として出力する誤
差検出手段を備え、前記誤差検出手段の出力と、前記設
定周波数毎に対応して前記ＶＣＯの発振周波数を補正す
る値を格納する基底データ記憶手段の値と、を加算演算
した結果を、前記ＶＣＯの制御電圧に出力が接続された
ディジタル・アナログ変換器（「ＶＣＯ用Ｄ／Ａ変換
器」という）の入力に供給し、前記設定周波数毎に、前
記ＶＣＯの発振周波数が、前記設定周波数を中心とした
所定の周波数範囲となるように、前記ＶＣＯ用Ｄ／Ａ変
換器の基準電圧を可変に制御するための電圧を出力する
ウィンドウデジタルアナログ変換器を備え、更に、前記
複数の設定周波数に対応する、前記ＶＣＯ用Ｄ／Ａ変換
器への入力データをそれぞれ基底データとして前記基底
データ記憶手段に格納する学習型記憶手段を、備えたこ
とを特徴とする。

【００１９】また、本発明は、更に別の視点において、
前記ＶＣＯの発振周波数と前記設定周波数との差分デー
タを入力し、前記基本周期の長さに応じて、前記差分デ
ータを乗算／除算又はビットシフト演算を行い、前記差
分データの大きさの調整する演算装置として、マイクロ
コンピュータの演算装置を用いた、ことを特徴とする。

【００２０】そして、本発明は、前記誤差検出手段の出
力と前記基底データとの加算演算を前記マイクロコンピ
ュータの前記演算装置にて行なうことを特徴とする。

【００２１】

【作用】上記構成のもと、本発明によれば、設定周波数
の変更時に位相比較回路から過渡応答信号が出力され高
調波成分が発生するアナログ型ＰＬＬと比較して、ＶＣ
Ｏに対する入力電圧として、不要な高調波が除去されて
いるため、ＬＰＦの挿入を必要とせず、位相同期系にお
ける周波数引き込み特性が大幅に改善される。

【００２２】また、本発明によれば、設定周波数毎に、
位相誤差信号データを格納する学習機能を備えているた
め、次回の周波数設定時に、この学習した値を採用する
ことにより、対環境が変化しない条件下においては、周
波数切替時間をほぼ零にすることができる。

【００２３】さらに、本発明によれば、マイクロコンピ
ュータにおいて、誤差データの大きさが基本周期に対応
して調整されるため、基本周期が可変に調整され、周波
数精度及び周波数切替時の応答特性が適応的に可変に調
整されると共に、基底データテーブルＲＡＭ１５が削減
でき、回路規模が縮小される。

【００２４】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００２５】

【実施例１】図１は本発明に係るＰＬＬ周波数シンセサ
イザの第１の実施例の構成を示すブロック図である。

【００２６】図１に示すように、本実施例に係るＰＬＬ
周波数シンセサイザは、所定の基準周波数発生器（不図
示）から出力される基準周波数ｆrefを入力してカウン
トする基準周期カウンタ１３、ＶＣＯ（電圧制御発振
器）５、ＶＣＯ５に制御電圧を供給するＶＣＯ用Ｄ／Ａ
変換器４、ＶＣＯ用Ｄ／Ａ変換器４の基準電圧Ｖrefを
供給するウインドウＤ／Ａ変換器３、ウインドウＤ／Ａ
変換器３の出力電圧を選択された設定周波数に応じて可
変に制御するための周波数ウインドウテーブルＲＯＭ
２、ＶＣＯ５の出力信号ｆoutの周波数と設定周波数の
誤差を検出する誤差周波数検出回路９、誤差周波数検出
回路９の出力をラッチする第２のラッチ回路１０、第２
のラッチ回路１０の出力である誤差データε(t)と零の
いずれかを選択するセレクタ１４、ＶＣＯ用Ｄ／Ａ変換
器４に入力される基底データを格納した基底データテー
ブルＲＡＭ１５、基底データテーブルＲＡＭ１５の出力
とセレクタ１４の出力を加算する加算器１６、加算器１
６の出力をラッチしてＶＣＯ用Ｄ／Ａ変換器４の入力端
に供給する第１のラッチ回路１１、第２のラッチ回路
（ラッチ２）１０の出力が零であることを検出する零検
出回路１２、第１のラッチ回路１１のラッチイネーブル
端子Ｇにその出力が接続されるＯＲゲート１７、及びマ
イクロコンピュータ１から構成されている。

【００２７】図２はＶＣＯの入力電圧−出力周波数特性
を示すもので、図示の通り、ＶＣＯ出力周波数は入力電
圧の一次関数として表すことができる。

【００２８】ここで、説明を簡単にするために、設定す
る周波数を、図３に表として示すように、１ＧＨｚ近傍
の周波数帯でチャネル間隔を２００ＫＨｚ、チャンネル
数を１２８とする。図３に示すように、周波数チャネル
番号（０〜１２７）はそれぞれ各アドレスに対応してい
るものとする。

【００２９】次に、本実施例に係るＰＬＬ周波数シンセ
サイザの動作及び構成を詳述する。

【００３０】最初に、マイクロコンピュ―タ１は、所望
の周波数チャネルに相当するアドレスを周波数ウインド
ウテーブルＲＯＭ２および基底データＲＡＭ１５に出力
する。

【００３１】周波数ウインドウテーブルＲＯＭ２には、
図４に示すように、設定周波数毎に、ウインドウＤ／Ａ
変換器３用の入力データが格納されている。

【００３２】マイクロコンピュータ１からのアドレス信
号により参照され読み出されたデータは、周波数ウイン
ドウテーブルＲＯＭ２の出力端子ＯＵＴからウインドウ
Ｄ／Ａ変換器３の入力データとして出力される。

【００３３】図５に、周波数ウインドウテーブルＲＯＭ
２の入力アドレスとＶＣＯ５の出力周波数の関係を示
す。図５に示すように、アドレスにより参照された周波
数ウインドウテーブルＲＯＭ２のデータは、ＶＣＯ５の
出力周波数を選択的に定めるもので、例えば、アドレス
０にはＶＣＯ５の出力周波数を987.2ＭＨｚ、アドレス
１２７にはＶＣＯ５の出力周波数を1012.4ＭＨｚとする
ためにウインドウＤ／Ａ変換器３に入力するデータが格
納されている。

【００３４】図４において、周波数ウインドウテーブル
ＲＯＭ２に格納されたデータ（２進表示）はアドレスに
一致しているが、実際のＶＣＯは完全な直線性を保って
いないため、ＶＣＯ５の特性に応じて、周波数ウインド
ウテーブルＲＯＭ２に書込まれるデータ値が決定され
る。

【００３５】ウインドウＤ／Ａ変換器３の出力電圧Ｖre
fは、ＶＣＯ用Ｄ／Ａ変換器４に基準電圧Ｖref+として
供給される。また、ＶＣＯ用Ｄ／Ａ変換器４の基準電圧
Ｖref-には次式（１）で与えられる電圧が供給される。

【００３６】 Ｖref- ＝ Ｖref+ − ＶWINDOW（Ｖ） …（１）

【００３７】図６に、ＶＣＯ用Ｄ／Ａ変換器４の基準電
圧Ｖref+及びＶref-と、ＶＣＯ５の制御範囲の関係を示
す。図６に示すように、ＶＣＯ５の出力周波数につい
て、設定周波数ｆ0を中心とした所定の周波数範囲（ｆ0
−Δｆ、ｆ0＋Δｆ）が、基準電圧Ｖref+とＶref-で定
められるウインドウ（網かけ部分）に対応するようにバ
イアス値ＶWINDOWが決定される。

【００３８】ＶＣＯ５の出力周波数は、ＶＣＯ５の入力
電圧（従ってＶＣＯ用Ｄ／Ａ変換器４の出力電圧）が、
基準電圧Ｖref+とＶref-の中央で設定周波数ｆ0とな
り、Ｖref+のときはｆ0＋Δｆとなり、Ｖref-のときは
ｆ0−Δｆとなる。

【００３９】なお、簡単のため、ＶＣＯ用Ｄ／Ａ変換器
４は電圧出力でバイナリ入力のＤ／Ａ変換器とし、例え
ば入力コードが全て１のフルスケールに対して電圧Ｖre
f+を、入力コードが全て０の時には電圧Ｖref-を出力す
るものとする。図６において、基準電圧Ｖref±は、選
択された周波数チャネルの中心周波数が高くなるに従
い、その電圧値が上昇し、周波数ウインドウテーブルＲ
ＯＭ２に格納されたデータは基準電圧Ｖrefのレベルを
制御するものである。

【００４０】図７は、誤差周波数検出回路９の構成の説
明図である。誤差周波数検出回路９は、ＶＣＯ５の出力
ｆoutを計数するパルス・カウンタ６、設定周波数に対
応するパルス・カウント値がセットされるパルス・カウ
ンタ比較レジスタ８と、パルス・カウンタ６のカウント
値とパルス・カウンタ比較レジスタ８の値を比較する比
較回路７から構成される。

【００４１】比較回路７の出力は、ＶＣＯ５の出力信号
ｆoutのカウント値をＡ、マイクロコンピュ―タ１から
設定されたパルス・カウンタ比較レジスタの値をＢとす
ると次式（２）で与えられる。

【００４２】ε(t)＝Ｂ−Ａ …（２）

【００４３】図８は、誤差周波数検出回路９のパルス・
カウンタ６の計数動作のタイミングを示すもので、基準
周期カウンタ１３から出力される基本周期を示すパルス
信号ｐｈ１により、パルス・カウンタ６は零クリアさ
れ、ＶＣＯ５の出力ｆoutをカウントアップする。図８
の破線で示す理論値が、設定周波数に従うカウント値で
あり、基本周期分計数した時点で、比較回路７から、パ
ルス・カウンタ比較レジスタ８の値との誤差データε
(t)が出力され、信号ｐｈ１により、パルス・カウンタ
６は再び零クリアされる。

【００４４】図９に示すように、誤差データε(t)は、
信号ｐｈ１をラッチタイミング信号として、第２のラッ
チ回路（ラッチ２）１０にラッチされる。

【００４５】ラッチされた誤差データε(t)は、セレク
タ１４を介して基底データテーブルＲＡＭ１５の出力デ
ータφ（ｍ）と加算器１６にて加算され、加算器１６の
出力は、信号ｐｈ２をラッチタイミング信号として第１
のラッチ回路（ラッチ１）１１にラッチされる。信号ｐ
ｈ２は、基準周期カウンタ１３から出力され、セレクタ
１４と加算器１６の遅延分を補償するためのタイミング
信号である。

【００４６】第１のラッチ回路１１の出力は、ＶＣＯ用
Ｄ／Ａ変換器４の入力データとして与えられる。

【００４７】図１０に示すように、基底データテーブル
ＲＡＭ１５には、周波数チャネル毎に、ＶＣＯ用Ｄ／Ａ
変換器４のフルスケールの１／２に相当するコードにＶ
ＣＯ５の非直線性等の特性を補正するための補正値を加
味したディジタルコードが、ＶＣＯ用Ｄ／Ａ変換器４の
基底データとして格納されている。

【００４８】図６に示すように、制御ウインドウの中心
（Ｖref+とＶref-の中央破線）は、基本的に、設定周波
数ｆ0に対応するため、ＶＣＯ５の出力周波数を設定周
波数ｆ0とするには、ＶＣＯ用Ｄ／Ａ変換器４にそのフ
ルスケールの１／２に相当するコードを入力すればよい
が、しかしながら、実際には、ＶＣＯ５の特性等により
設定周波数ｆ0は制御ウインドウの中心に一致するとは
限らず、このため、基底データテーブルＲＡＭ１５を設
け、設定周波数毎に、それぞれの補正値をＶＣＯ用Ｄ／
Ａ変換器４の基底データとして格納している。

【００４９】なお、本実施例において、図１のセレクタ
１４は電源立ち上げ時のフィードバック・パスを切るた
めのものである。

【００５０】また、零検出回路１２は、ロック検出回路
として機能し、零であればロックしているとマイクロコ
ンピュ―タ１は判断する。

【００５１】なお、本実施例において、ＰＬＬシンセサ
イザの周波数精度は、原理的に、ＶＣＯ用Ｄ／Ａ変換器
４とウィンドウＤ／Ａ変換器３の分解能で定まり、ま
た、要求する分解能はＶＣＯ５の可変周波数範囲と周波
数精度で決定され、従って、例えば可変周波数範囲を１
０ＭＨｚ、周波数精度を１ＫＨｚ（１００ｐｐｍ）とす
る場合、１０ＭＨｚ／１ＫＨｚ＝１００００となり、こ
れは１４ビット程度の分解能とされ、ウィンドウＤ／Ａ
変換器３を７ビットとした場合（図４参照）、ＶＣＯ用
Ｄ／Ａ変換器４は７ビット程度とされる。

【００５２】以上説明したように本実施例では、設定周
波数の変更時に位相比較回路から過渡応答信号が出力さ
れ高調波成分が発生するアナログ型ＰＬＬと比較して、
ＶＣＯ５に対する入力電圧として、不要な高調波が除去
されているため、ＬＰＦの挿入を必要とせず、位相同期
系における周波数引き込み特性が大幅に改善されるとい
う効果がある。

【００５３】本実施例のＰＬＬシンセサイザにおいて、
具体的に周波数切替時間を計算してみると、設定周波数
が１ＧＨｚ、精度が１ｐｐｍの場合においては１ｍｓ
（ミリ秒）、精度１０ｐｐｍでは１００μｓ（マイクロ
秒）にすることができる。

【００５４】

【実施例２】図１１を参照して、本発明の第２の実施例
を説明する。図１１は、本発明に係るＰＬＬ周波数シン
セサイザの第２の実施例の構成を示すブロック図であ
る。図１１において、図１と同一の構成要素には同一の
参照番号が付されている。以下では、図１の前記第１の
実施例との相違点のみを説明する。

【００５５】前記第１の実施例に対して、本実施例で
は、基底データテーブルＲＡＭ１５にＶＣＯ用Ｄ／Ａ入
力データをリライト（再書き込み）できる信号経路を設
けていることが相違する。

【００５６】すなわち、本実施例において、第１のラッ
チ回路１１の出力が基底データテーブルＲＡＭ１５のデ
ータ端子に帰還される構成とされ、ＶＣＯ５が選択され
た周波数チャネルの設定周波数を出力する時のＶＣＯ用
Ｄ／Ａ変換器４の入力（即ち基底データテーブルＲＡＭ
１５の出力データφ(m)と誤差データε(t)の加算結果の
ラッチ出力）がマイクロコンピュータ１の制御のもと、
基底データテーブルＲＡＭ１５の所定のアドレスに書き
込まれる。

【００５７】本実施例では、これにより、次回の周波数
設定時のデータとして記憶する学習機能を付加すること
ができるという利点がある。そして、本実施例によれ
ば、対環境が変化しない条件下においては、周波数切替
時間をほぼ零にすることができるという効果がある。

【００５８】

【実施例３】図１２を参照して、本発明の第３の実施例
を説明する。図１２は、本発明に係るＰＬＬ周波数シン
セサイザの第３の実施例の構成を示すブロック図であ
る。図３において、図１と同一の構成要素には同一の参
照番号が付されている。

【００５９】前記第１および第２の実施例に対して、更
に周波数誤差の検出精度を向上させたい場合、信号ｐｈ
１で規定される基本周期を長くすればよいが、その場
合、検出された誤差データε(t)をそのまま基底データ
テーブルＲＡＭ１５の出力データφ(m)と加算してＶＣ
Ｏ用Ｄ／Ａ変換器４の入力データとして供給すると、Ｖ
ＣＯ５の出力周波数が大きくなってしまうことになる。

【００６０】すなわち、基本周期を長くすると、該基本
周期内においてＶＣＯ５の出力ｆoutを計数するパルス
・カウンタ６の計数値が大きくなり（即ちカウンタのパ
ラレル出力の有効なビット幅が大となる）、誤差データ
ε(t)の有効なビット幅が増大し、仮に、この誤差デー
タε(t)をそのまま基底データテーブルＲＡＭ１５の出
力データφ(m)と加算してＶＣＯ用Ｄ／Ａ変換器４に入
力したとすると、例えばフルスケールの１／２に相当す
るコードから相当はずれた値が入力される場合が生じる
ことになり、周波数制御に不具合が生じる。

【００６１】このため、誤差周波数検出回路９から出力
される誤差データε(t)について、基本周期の長さに応
じて、基底データ従ってＶＣＯ用Ｄ／Ａ変換器４のビッ
ト数との相対的大きさを調整するための演算処理を行な
う必要がある。

【００６２】本実施例では、基本周期を長くして分解能
を上げる場合には、誤差周波数検出回路９から出力され
る誤差データε(t)を、例えば右ビットシフト演算ある
いは除算等により小さくする処理を行ない、また、基本
周期を短くして周波数応答性を上げる場合には、誤差デ
ータε(t)を例えば左ビットシフト演算あるいは乗算等
により大きくする処理を行う。

【００６３】図１２に示すように、誤差周波数検出回路
９から出力される誤差データε(t)は、第２のラッチ回
路１０を介してマイクロコンピュータ１の入力ポートに
入力され、マイクロコンピュータ１は、入力された誤差
データε(t)に対して、基本周期の長さに対応して、不
図示の演算装置（ＡＬＵ）にて、乗／除演算又はビット
シフト演算を行なって誤差データε(t)のレンジの調整
を行ない、マイクロコンピュータ１のメモリ内に格納さ
れた基本データテーブルＲＡＭ１５をアドレス参照して
読み出し、読み出された基底データφ(m)と、大きさが
調整された誤差データε(t)とを不図示の演算装置（Ａ
ＬＵ）で加算し、加算結果を出力ポートから第１のラッ
チ回路１１に出力すると共に、第１のラッチ回路１１に
対してラッチタイミング信号を供給する。

【００６４】なお、図１２に示すように、基本周期カウ
ンタ１３から出力される基本周期を定める信号ｐｈ１
は、マイクロコンピュータ１の割込み要求端子ＩＮＴに
入力され、第２のラッチ回路１０が誤差周波数検出回路
９から出力される誤差データε(t)をラッチするタイミ
ングで、マイクロコンピュータ１に割り込みをかける。
マイクロコンピュータは、上述した一連の処理、即ち誤
差データε(t)の入力、演算処理、基底データφ(m)と誤
差データε(t)の加算処理とその出力等を、割り込み処
理において行なうことになる。

【００６５】そして、基本周期が小さく設定され、マイ
クロコンピュータ１において割り込み処理により実行さ
れる上記一連の処理が、マイクロコンピュータ１の動作
周波数と命令実行数との関係から１基本周期以内に行な
われない場合には、上記マイクロコンピュータ１におけ
る一連の処理は複数の基本周期に亘って行ってもよい。
例えば、誤差データε(t)の大きさの調整及び基底デー
タφ(m)と誤差データε(t)の加算処理とその出力という
一連の処理を、例えば２基本周期に亘って行なう場合、
演算処理実行中に発生する信号ｐｈ１による割り込み要
求はマスクされる。

【００６６】本実施例によれば、基底データテーブルＲ
ＡＭ１５として、マイクロコンピュータ１のメモリが利
用されるため前記第１の実施例の基本データテーブルＲ
ＡＭ１５が削減される他、マイクロコンピュータ１の演
算装置が用いられるため、加算器１６が不要とされる。

【００６７】なお、本実施例においては、基本周期の設
定はマイクロコンピュータ１により基本周期カウンタ１
３に基本周期に対応したカウント値を設定し、パルス・
カウンタ比較レジスタ８に設定周波数に対応する値を設
定することにより行なわれる。

【００６８】

【発明の効果】以上説明したように、本発明は、ＰＬＬ
シンセサイザにおいて、ＶＣＯに対する入力電圧とし
て、不要な高調波が除去されているため、ＬＰＦの挿入
を必要とせず、位相同期系における周波数引き込み特性
が大幅に改善されるという効果がある。

【００６９】本発明の効果として、具体的に周波数切替
時間を計算してみると、設定周波数が１ＧＨｚ、精度が
１ｐｐｍの場合においては１ｍｓ、精度１０ｐｐｍでは
１００μｓにすることができる。

【００７０】また、本発明によれば、設定周波数毎に、
位相誤差信号データを格納する学習機能を備えているた
め、次回の周波数設定時に、この学習した値を採用する
ことにより、対環境が変化しない条件下においては、周
波数切替時間をほぼ零にすることができるという効果が
ある。

【００７１】さらに、本発明によれば、マイクロコンピ
ュータにおいて、誤差データの大きさが基本周期に対応
して調整されるため、基本周期を可変に制御することが
可能とされ、周波数精度及び周波数切替時の応答特性が
適応的に調整されると共に、基底データテーブルＲＡＭ
１５が削減でき、回路規模が縮小されるとういう利点を
有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例を構成を示すブロック図
である。

【図２】ＶＣＯの特性を示す図である。

【図３】周波数チャンネルとＶＣＯ出力周波数の関係を
示す図である。

【図４】周波数ウインドウテーブルＲＯＭを構成の一例
を示す図である。

【図５】周波数ウインドウテーブルＲＯＭとＶＣＯ出力
周波数の関係を示す図である。

【図６】ＶＣＯの制御ウインドウの関係を示す図であ
る。

【図７】本発明における誤差周波数検出回路の構成を説
明する説明図である。

【図８】本発明における誤差周波数検出回路のパルス・
カウンタの動作タイミングを示す図である。

【図９】本発明の一実施例における動作タイミングを示
す図である。

【図１０】基底データテーブルＲＡＭの構成の一例を示
す図である。

【図１１】本発明の第２の実施例の構成を示すブロック
図である。

【図１２】本発明の第３の実施例の構成を示すブロック
図である。

【図１３】従来のＰＬＬ周波数シンセサイザのブロック
図である。

【図１４】従来の周波数切替型のＰＬＬ周波数シンセサ
イザのブロック図である。

【符号の説明】

１ マイクロコンピュ―タ ２ 周波数ウインドウテーブルＲＯＭ ３ ウインドウＤ／Ａ ４ ＶＣＯ用Ｄ／Ａ変換器 ５ ＶＣＯ ６ パルス・カウンタ ７ 比較回路 ８ パルス・カウンタ比較レジスタ ９ 誤差周波数検出回路 １０、１１ ラッチ １２ 零検出回路 １３ 基準周期カウンタ １４ セレクタ １５ 基底データテーブルＲＡＭ １７ ＯＲゲート １８ 位相比較器 １９ ＬＰＦ ２０、２１、２２、２３、２４ ディバイダ ２５ 切替ＳＷ ２６ シグナルディテクタ

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】電圧制御発振器（「ＶＣＯ」という）と、 前記ＶＣＯに制御電圧を供給するＶＣＯ用ディジタル／
   アナログ変換器（「ＶＣＯ用Ｄ／Ａ変換器」という）
   と、 前記ＶＣＯ用Ｄ／Ａ変換器の出力電圧範囲を定める基準
   電圧入力端に出力を接続したウィンドウディジタル／ア
   ナログ変換器（「ウィンドウＤ／Ａ変換器」という）
   と、 前記ウィンドウＤ／Ａ変換器に対して選択された設定周
   波数に応じたディジタルコードを供給する手段と、 前記ＶＣＯの出力クロックを入力し前記設定周波数に対
   する前記ＶＣＯの発振周波数の誤差を検出する誤差検出
   手段と、 を備え、 前記誤差検出手段の出力を前記ＶＣＯ用Ｄ／Ａ変換器の
   入力に帰還させたことを特徴とするＰＬＬ周波数シンセ
   サイザ。
2. 【請求項２】前記ＶＣＯ用Ｄ／Ａ変換器からの出力を制
   御電圧として入力する前記ＶＣＯの発振周波数の範囲が
   前記設定周波数を中心とする所定の周波数範囲となるよ
   うに、前記ウィンドウＤ／Ａ変換器により前記設定周波
   数に応じて前記ＶＣＯ用Ｄ／Ａ変換器の前記基準電圧が
   可変に設定される、ことを特徴とする請求項１記載のＰ
   ＬＬ周波数シンセサイザ。
3. 【請求項３】前記ウィンドウＤ／Ａ変換器に対して選択
   された設定周波数に応じたディジタルコードを供給する
   手段が、 設定周波数毎に前記ＶＣＯ用Ｄ／Ａ変換器の出力電圧範
   囲を変移させるために前記ウィンドウＤ／Ａ変換器に与
   えるディジタルコードを格納した記憶手段と、 前記選択
   された設定周波数に対応するアドレスにて前記記憶手段
   に格納されたディジタルコードを読み出し、該ディジタ
   ルコードを前記ウィンドウＤ／Ａ変換器に入力する、 こ
   とを特徴とする請求項１記載のＰＬＬ周波数シンセサイ
   ザ。
4. 【請求項４】前記ＶＣＯ用Ｄ／Ａ変換器のフルスケール
   の１／２に、前記ＶＣＯの特性を補正する値を加えたコ
   ードを、設定周波数に対応して基底データとして基底デ
   ータ記憶手段に記憶格納し、 前記基底データ記憶手段に格納された前記設定周波数に
   対応する基底データと、前記誤差検出手段の出力である
   誤差信号と、を加算した値を、前記ＶＣＯ用Ｄ／Ａ変換
   器に入力する、 ことを特徴とする請求項１記載のＰＬＬ
   周波数シンセサイザ。
5. 【請求項５】前記誤差検出手段が、前記ＶＣＯの出力ク
   ロックを入力し該出力クロックを計数する計数手段と、 前記計数手段の計数値と前記設定周波数に対応する計数
   値とを比較してこれらの差分を出力する手段と、 を備え、 前記差分を、前記ＶＣＯの発振周波数と前記設定周波数
   の誤差信号として出力する、ことを特徴とする請求項１
   記載のＰＬＬ周波数シンセサイザ。
6. 【請求項６】所定の基準周波数発生手段から出力される
   基準周波数信号に対応して形成される位相同期系を含
   み、選択された設定周波数の信号を出力するＰＬＬ周波
   数シンセサイザにおいて、 前記基準周波数をカウントする基準周期カウンタから出
   力される基本周期毎に、電圧制御発振器（「ＶＣＯ」と
   いう）の出力クロックを入力とし前記ＶＣＯの発振周波
   数と前記設定周波数との差分を誤差信号として出力する
   誤差検出手段を備え、 前記誤差検出手段の出力と、前記設定周波数毎に対応し
   て前記ＶＣＯの発振周波数を補正する値を格納する基底
   データ記憶手段の値と、を加算演算した結果を、前記Ｖ
   ＣＯの制御電圧に出力が接続されたディジタル・アナロ
   グ変換器（「ＶＣＯ用Ｄ／Ａ変換器」という）の入力に
   供給し、 前記設定周波数毎に、前記ＶＣＯの発振周波数が、前記
   設定周波数を中心とし た所定の周波数範囲となるよう
   に、前記ＶＣＯ用Ｄ／Ａ変換器の基準電圧を可変に制御
   するための電圧を出力するウィンドウデジタルアナログ
   変換器を備え、 更に、 前記複数の設定周波数に対応する、前記ＶＣＯ用Ｄ／Ａ
   変換器への入力データをそれぞれ基底データとして前記
   基底データ記憶手段に格納する学習型記憶手段を、 備えたことを特徴とするＰＬＬ周波数シンセサイザ。
7. 【請求項７】前記ＶＣＯの発振周波数と前記設定周波数
   との差分データを入力し、前記基本周期の長さに応じ
   て、前記差分データを乗算／除算又はビットシフト演算
   を行い、前記差分データの大きさの調整する演算装置と
   して、マイクロコンピュータの演算装置を用いた、こと
   を特徴とする請求項６記載のＰＬＬ周波数シンセサイ
   ザ。
8. 【請求項８】 前記誤差検出手段の出力と前記基底データ
   との加算演算を前記マイクロコンピュータの前記演算装
   置にて行なうことを特徴とする請求項７記載のＰＬＬ周
   波数シンセサイザ。