JPH0823274A - Pll周波数シンセサイザ - Google Patents
Pll周波数シンセサイザInfo
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- JPH0823274A JPH0823274A JP6179740A JP17974094A JPH0823274A JP H0823274 A JPH0823274 A JP H0823274A JP 6179740 A JP6179740 A JP 6179740A JP 17974094 A JP17974094 A JP 17974094A JP H0823274 A JPH0823274 A JP H0823274A
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Abstract
み特性を向上させるPLL周波数シンセサイザの提供。 【構成】基準周波数をカウントする基準周期カウンタか
ら出力される基本周期毎に、VCO出力周波数と設定周
波数との差分出力データをディジタル演算して、VCO
用D/A変換器の入力を制御するフィードバック・ルー
プ系を構成し、設定周波数毎にVCO出力周波数の制御
範囲を設定周波数がその中心となるようにVCO用D/
A変換器の基準電圧を制御する手段と、複数の特定周波
数に対応するVCO用D/A変換器の入力データを、そ
れぞれ個別に基底データテーブルRAMに格納しておく
学習記憶手段を有している。
Description
関し、特にLPFを不要とする高速対応可能なシンセサ
イザに関する。
ブロック図に示されるように、基準信号frefと、VC
O(電圧制御発振器)5の出力周波数foutをディバイ
ダ20により分周した信号finと、を位相比較器18に
て比較し、その差分をパルス幅変調された信号としてL
PF(低域通過フィルタ)19に出力する。
finの位相差に対応する位相誤差信号(周波数誤差と等
価)がVCO5に入力され、VCO5の出力周波数の安
定度が予め定められた値に保持されるフィードバック・
ループにより特定周波数が出力されるように設定され
る。
ては、特定周波数への引き込み時間をループ内のLPF
の時定数より短くすることはできないため、一般に数十
ms(ミリ秒)以上必要となる。また、周波数応答性を
速くするために、LPF19の時定数を下げると、逆
に、VCO5の発振出力周波数の安定度が低下してしま
う。
形のPLL周波数シンセサイザが提案されている(丸山
喜代志、他、“位相比較周波数切替形PLL−FM変調
器”、電子情報通信学会論文誌 '87/1 Vol. J70-B No.1
を参照)。
波数を変化させることにより、ループ利得が変化するこ
とに着目し、電源投入時には、ループ利得を大きくして
立ち上がり時間の高速化を図り、変調時にはループ利得
を小さくして安定性を確保している。
は、シグナル・ディテクタ26により位相比較器18の
入力信号をディバイダ21の出力とディバイダ23の出
力となるようにスイッチ25を制御し、分周数を小さく
して周波数応答性を高め、次に一定時間後位相比較器1
8の入力信号をディバイダ22の出力とディバイダ24
の出力に切替えて分周数を大きくし、低域まで変調周波
数特性を延ばしている。
/A変換器」という)による直流電圧をVCOのバラク
タ電圧に重畳して、速く周波数切替えを行ない、誤差分
のみをPLL制御する方法がある(藤本京平、“移動通
信装置の設計技術”、トリケップス、1987年刊、第97〜
98頁を参照)。
周波数シンセサイザにおいて、図13に示したシンセサ
イザは、周波数引き込み時間をループ内のLPF時定数
よりも短くすることはできないため、一般に数十ms
(ミリ秒)〜数s(秒)程度と遅く、この周波数切替時
間を速くするためにLPFの時定数を短くすると、逆に
VCO出力周波数の安定度が劣化する。
定度との間には強い相関関係があり、高調波成分等を除
去して安定した出力信号を得るために、LPFの帯域幅
を狭くすると、時定数が大きくなり周波数の切替時間が
長くなるという問題がある。
位相比較特性が周期性を有しているために、周波数引き
込み時に一時的に逆特性の位相誤差信号が出力され、引
き込み動作が劣化(擾乱)するという問題がある。
のバラクタ電圧に重畳して速く周波数切替えを行ない、
誤差分のみをPLL制御する方式においては、VCOの
周波数ドリフト等により正確な特性把握ができない場合
には、余り引き込み時間の改善がみられないという問題
がある。
CO入力用のLPFを不要とすると共に、周波数引き込
み特性を向上させるPLL(Phase Locked Loop)周波
数シンセサイザを提供することを目的とする。また、本
発明は基本周期を可変とするPLL周波数シンセサイザ
の提供を目的とする。
め、本発明は、所定の基準周波数発生手段から出力され
る基準周波数信号に対応して形成される位相同期系を含
み、選択された設定周波数の信号を出力するPLL周波
数シンセサイザにおいて、前記基準周波数をカウントす
る基準周期カウンタから出力される基本周期毎に、電圧
制御発振器(「VCO」という)の出力周波数と前記設
定周波数との差分データをディジタル演算し、前記VC
Oに入力電圧を供給するディジタル・アナログ変換器
(「VCO用D/A変換器」という)の入力に前記ディ
ジタル演算の結果を帰還するフィードバック・ループ系
を形成すると共に、前記設定周波数毎に前記VCOの出
力周波数の制御範囲を前記設定周波数を中心とする所定
の範囲となるように前記VCO用D/A変換器の基準電
圧を可変に制御する手段を備えたことを特徴とするPL
L周波数シンセサイザを提供する。
ては、前記VCO用D/A変換器の基準電圧を供給する
ウインドウD/A変換器と、設定周波数毎に前記VCO
用D/A変換器の基準電圧を定めるコードが格納された
記憶手段と、を備え、設定周波数に対応して前記記憶手
段の格納データが読み出されて前記ウインドウD/A変
換器に入力されることを特徴とするものである。
においては、前記VCO用D/A変換器の入力コードと
して前記VCO用D/A変換器のフルスケールの1/2
に前記VCOの特性を補正する値を加えたコードを設定
周波数に対応して基底データとして記憶手段に格納した
ことを特徴とするものである。
ザにおいては、基本周期毎に前記VCOの出力信号を計
数し、該計数値と設定周波数に対応する計数値の差分を
誤差信号として帰還し、前記VCO用D/A変換器の基
底データを格納する記憶手段の出力と前記誤差信号とを
加算したコードを前記VCO用D/A変換器に入力する
ことを特徴とするものである。
波数発生手段から出力される基準周波数信号に対応して
形成される位相同期系を含み、選択された設定周波数の
信号を出力するPLL周波数シンセサイザにおいて、前
記基準周波数をカウントする基準周期カウンタから出力
される基本周期毎に、電圧制御発振器(「VCO」とい
う)の出力周波数と前記設定周波数との差分データをデ
ィジタル演算し、前記VCOに入力電圧を供給するディ
ジタル・アナログ変換器(「VCO用D/A変換器」と
いう)の入力に前記ディジタル演算の結果を帰還するフ
ィードバック・ループ系を形成すると共に、前記設定周
波数毎に前記VCOの出力周波数の制御範囲を前記設定
周波数を中心とする所定の範囲となるように前記VCO
用D/A変換器の基準電圧を可変に制御する手段を備
え、前記フィードバック・ループ手段により得られた複
数の設定周波数に対応する前記VCO用D/A変換器の
入力データを、それぞれ基底データとして記憶手段に格
納する学習記憶手段、を備えたことを特徴とするPLL
周波数シンセサイザを提供する。
前記VCOの出力周波数と前記設定周波数との差分デー
タを前記基本周期の長さに対応して有効なビット幅の調
整を行ない、前記基準周期カウンタの基本周期を可変に
制御するようにしたことを特徴とするPLL周波数シン
セサイザを提供する。
なビット幅の調整を前記差分データを入力するコンピュ
ータの演算装置で行ない、前記基底データとの加算演算
を前記コンピュータの演算装置で行なうことを特徴とす
る。
の変更時に位相比較回路から過渡応答信号が出力され高
調波成分が発生するアナログ型PLLと比較して、VC
Oに対する入力電圧として、不要な高調波が除去されて
いるため、LPFの挿入を必要とせず、位相同期系にお
ける周波数引き込み特性が大幅に改善される。
位相誤差信号データを格納する学習機能を備えているた
め、次回の周波数設定時に、この学習した値を採用する
ことにより、対環境が変化しない条件下においては、周
波数切替時間をほぼ零にすることができる。
ュータにおいて、誤差データの大きさが基本周期に対応
して調整されるため、基本周期が可変に調整され、周波
数精度及び周波数切替時の応答特性が適応的に可変に調
整されると共に、基底データテーブルRAM15が削減
でき、回路規模が縮小される。
明する。
イザの第1の実施例の構成を示すブロック図である。
周波数シンセサイザは、所定の基準周波数発生器(不図
示)から出力される基準周波数frefを入力してカウン
トする基準周期カウンタ13、VCO(電圧制御発振
器)5、VCO5に制御電圧を供給するVCO用D/A
変換器4、VCO用D/A変換器4の基準電圧Vrefを
供給するウインドウD/A変換器3、ウインドウD/A
変換器3の出力電圧を選択された設定周波数に応じて可
変に制御するための周波数ウインドウテーブルROM
2、VCO5の出力信号foutの周波数と設定周波数の
誤差を検出する誤差周波数検出回路9、誤差周波数検出
回路9の出力をラッチする第2のラッチ回路10、第2
のラッチ回路10の出力である誤差データε(t)と零の
いずれかを選択するセレクタ14、VCO用D/A変換
器4に入力される基底データを格納した基底データテー
ブルRAM15、基底データテーブルRAM15の出力
とセレクタ14の出力を加算する加算器16、加算器1
6の出力をラッチしてVCO用D/A変換器4の入力端
に供給する第1のラッチ回路11、第2のラッチ回路
(ラッチ2)10の出力が零であることを検出する零検
出回路12、第1のラッチ回路11のラッチイネーブル
端子Gにその出力が接続されるORゲート17、及びマ
イクロコンピュータ1から構成されている。
を示すもので、図示の通り、VCO出力周波数は入力電
圧の一次関数として表すことができる。
る周波数を、図3に表として示すように、1GHz近傍
の周波数帯でチャネル間隔を200KHz、チャンネル
数を128とする。図3に示すように、周波数チャネル
番号(0〜127)はそれぞれ各アドレスに対応してい
るものとする。
サイザの動作及び構成を詳述する。
の周波数チャネルに相当するアドレスを周波数ウインド
ウテーブルROM2および基底データRAM15に出力
する。
図4に示すように、設定周波数毎に、ウインドウD/A
変換器3用の入力データが格納されている。
号により参照され読み出されたデータは、周波数ウイン
ドウテーブルROM2の出力端子OUTからウインドウ
D/A変換器3の入力データとして出力される。
2の入力アドレスとVCO5の出力周波数の関係を示
す。図5に示すように、アドレスにより参照された周波
数ウインドウテーブルROM2のデータは、VCO5の
出力周波数を選択的に定めるもので、例えば、アドレス
0にはVCO5の出力周波数を987.2MHz、アドレス
127にはVCO5の出力周波数を1012.4MHzとする
ためにウインドウD/A変換器3に入力するデータが格
納されている。
ROM2に格納されたデータ(2進表示)はアドレスに
一致しているが、実際のVCOは完全な直線性を保って
いないため、VCO5の特性に応じて、周波数ウインド
ウテーブルROM2に書込まれるデータ値が決定され
る。
fは、VCO用D/A変換器4に基準電圧Vref+として
供給される。また、VCO用D/A変換器4の基準電圧
Vref-には次式(1)で与えられる電圧が供給される。
圧Vref+及びVref-と、VCO5の制御範囲の関係を示
す。図6に示すように、VCO5の出力周波数につい
て、設定周波数f0を中心とした所定の周波数範囲(f0
−Δf、f0+Δf)が、基準電圧Vref+とVref-で定
められるウインドウ(網かけ部分)に対応するようにバ
イアス値VWINDOWが決定される。
電圧(従ってVCO用D/A変換器4の出力電圧)が、
基準電圧Vref+とVref-の中央で設定周波数f0とな
り、Vref+のときはf0+Δfとなり、Vref-のときは
f0−Δfとなる。
4は電圧出力でバイナリ入力のD/A変換器とし、例え
ば入力コードが全て1のフルスケールに対して電圧Vre
f+を、入力コードが全て0の時には電圧Vref-を出力す
るものとする。図6において、基準電圧Vref±は、選
択された周波数チャネルの中心周波数が高くなるに従
い、その電圧値が上昇し、周波数ウインドウテーブルR
OM2に格納されたデータは基準電圧Vrefのレベルを
制御するものである。
明図である。誤差周波数検出回路9は、VCO5の出力
foutを計数するパルス・カウンタ6、設定周波数に対
応するパルス・カウント値がセットされるパルス・カウ
ンタ比較レジスタ8と、パルス・カウンタ6のカウント
値とパルス・カウンタ比較レジスタ8の値を比較する比
較回路7から構成される。
foutのカウント値をA、マイクロコンピュ―タ1から
設定されたパルス・カウンタ比較レジスタの値をBとす
ると次式(2)で与えられる。
カウンタ6の計数動作のタイミングを示すもので、基準
周期カウンタ13から出力される基本周期を示すパルス
信号ph1により、パルス・カウンタ6は零クリアさ
れ、VCO5の出力foutをカウントアップする。図8
の破線で示す理論値が、設定周波数に従うカウント値で
あり、基本周期分計数した時点で、比較回路7から、パ
ルス・カウンタ比較レジスタ8の値との誤差データε
(t)が出力され、信号ph1により、パルス・カウンタ
6は再び零クリアされる。
信号ph1をラッチタイミング信号として、第2のラッ
チ回路(ラッチ2)10にラッチされる。
タ14を介して基底データテーブルRAM15の出力デ
ータφ(m)と加算器16にて加算され、加算器16の
出力は、信号ph2をラッチタイミング信号として第1
のラッチ回路(ラッチ1)11にラッチされる。信号p
h2は、基準周期カウンタ13から出力され、セレクタ
14と加算器16の遅延分を補償するためのタイミング
信号である。
D/A変換器4の入力データとして与えられる。
RAM15には、周波数チャネル毎に、VCO用D/A
変換器4のフルスケールの1/2に相当するコードにV
CO5の非直線性等の特性を補正するための補正値を加
味したディジタルコードが、VCO用D/A変換器4の
基底データとして格納されている。
(Vref+とVref-の中央破線)は、基本的に、設定周波
数f0に対応するため、VCO5の出力周波数を設定周
波数f0とするには、VCO用D/A変換器4にそのフ
ルスケールの1/2に相当するコードを入力すればよい
が、しかしながら、実際には、VCO5の特性等により
設定周波数f0は制御ウインドウの中心に一致するとは
限らず、このため、基底データテーブルRAM15を設
け、設定周波数毎に、それぞれの補正値をVCO用D/
A変換器4の基底データとして格納している。
14は電源立ち上げ時のフィードバック・パスを切るた
めのものである。
として機能し、零であればロックしているとマイクロコ
ンピュ―タ1は判断する。
イザの周波数精度は、原理的に、VCO用D/A変換器
4とウインドウD/A変換器3の分解能で定まり、ま
た、要求する分解能はVCO5の可変周波数範囲と周波
数精度で決定され、従って、例えば可変周波数範囲を1
0MHz、周波数精度を1KHz(1ppm)とする場
合、10MHz/1KHz=10000となり、これは
14ビット程度の分解能とされ、ウインドウD/A変換
器3を7ビットとした場合(図4参照)、VCO用D/
A変換器4は7ビット程度とされる。
波数の変更時に位相比較回路から過渡応答信号が出力さ
れ高調波成分が発生するアナログ型PLLと比較して、
VCO5に対する入力電圧として、不要な高調波が除去
されているため、LPFの挿入を必要とせず、位相同期
系における周波数引き込み特性が大幅に改善されるとい
う効果がある。
具体的に周波数切替時間を計算してみると、設定周波数
が1GHz、精度が1ppmの場合においては1ms
(ミリ秒)、精度10ppmでは100μs(マイクロ
秒)にすることができる。
を説明する。図11は、本発明に係るPLL周波数シン
セサイザの第2の実施例の構成を示すブロック図であ
る。図11において、図1と同一の構成要素には同一の
参照番号が付されている。以下では、図1の前記第1の
実施例との相違点のみを説明する。
は、基底データテーブルRAM15にVCO用D/A入
力データをリライト(再書き込み)できる信号経路を設
けていることが相違する。
チ回路11の出力が基底データテーブルRAM15のデ
ータ端子に帰還される構成とされ、VCO5が選択され
た周波数チャネルの設定周波数を出力する時のVCO用
D/A変換器4の入力(即ち基底データテーブルRAM
15の出力データφ(m)と誤差データε(t)の加算結果の
ラッチ出力)がマイクロコンピュータ1の制御のもと、
基底データテーブルRAM15の所定のアドレスに書き
込まれる。
設定時のデータとして記憶する学習機能を付加すること
ができるという利点がある。そして、本実施例によれ
ば、対環境が変化しない条件下においては、周波数切替
時間をほぼ零にすることができるという効果がある。
を説明する。図12は、本発明に係るPLL周波数シン
セサイザの第3の実施例の構成を示すブロック図であ
る。図3において、図1と同一の構成要素には同一の参
照番号が付されている。
に周波数誤差の検出精度を向上させたい場合、信号ph
1で規定される基本周期を長くすればよいが、その場
合、検出された誤差データε(t)をそのまま基底データ
テーブルRAM15の出力データφ(m)と加算してVC
O用D/A変換器4の入力データとして供給すると、V
CO5の出力周波数が大きくなってしまうことになる。
周期内においてVCO5の出力foutを計数するパルス
・カウンタ6の計数値が大きくなり(即ちカウンタのパ
ラレル出力の有効なビット幅が大となる)、誤差データ
ε(t)の有効なビット幅が増大し、仮に、この誤差デー
タε(t)をそのまま基底データテーブルRAM15の出
力データφ(m)と加算してVCO用D/A変換器4に入
力したとすると、例えばフルスケールの1/2に相当す
るコードから相当はずれた値が入力される場合が生じる
ことになり、周波数制御に不具合が生じる。
される誤差データε(t)について、基本周期の長さに応
じて、基底データ従ってVCO用D/A変換器4のビッ
ト数との相対的大きさを調整するための演算処理を行な
う必要がある。
を上げる場合には、誤差周波数検出回路9から出力され
る誤差データε(t)を、例えば右ビットシフト演算ある
いは除算等により小さくする処理を行ない、また、基本
周期を短くして周波数応答性を上げる場合には、誤差デ
ータε(t)を例えば左ビットシフト演算あるいは乗算等
により大きくする処理を行う。
9から出力される誤差データε(t)は、第2のラッチ回
路10を介してマイクロコンピュータ1の入力ポートに
入力され、マイクロコンピュータ1は、入力された誤差
データε(t)に対して、基本周期の長さに対応して、不
図示の演算装置(ALU)にて、乗/除演算又はビット
シフト演算を行なって誤差データε(t)のレンジの調整
を行ない、マイクロコンピュータ1のメモリ内に格納さ
れた基本データテーブルRAM15をアドレス参照して
読み出し、読み出された基底データφ(m)と、大きさが
調整された誤差データε(t)とを不図示の演算装置(A
LU)で加算し、加算結果を出力ポートから第1のラッ
チ回路11に出力すると共に、第1のラッチ回路11に
対してラッチタイミング信号を供給する。
ンタ13から出力される基本周期を定める信号ph1
は、マイクロコンピュータ1の割込み要求端子INTに
入力され、第2のラッチ回路10が誤差周波数検出回路
9から出力される誤差データε(t)をラッチするタイミ
ングで、マイクロコンピュータ1に割り込みをかける。
マイクロコンピュータは、上述した一連の処理、即ち誤
差データε(t)の入力、演算処理、基底データφ(m)と誤
差データε(t)の加算処理とその出力等を、割り込み処
理において行なうことになる。
クロコンピュータ1において割り込み処理により実行さ
れる上記一連の処理が、マイクロコンピュータ1の動作
周波数と命令実行数との関係から1基本周期以内に行な
われない場合には、上記マイクロコンピュータ1におけ
る一連の処理は複数の基本周期に亘って行ってもよい。
例えば、誤差データε(t)の大きさの調整及び基底デー
タφ(m)と誤差データε(t)の加算処理とその出力という
一連の処理を、例えば2基本周期に亘って行なう場合、
演算処理実行中に発生する信号ph1による割り込み要
求はマスクされる。
AM15として、マイクロコンピュータ1のメモリが利
用されるため前記第1の実施例の基本データテーブルR
AM15が削減される他、マイクロコンピュータ1の演
算装置が用いられるため、加算器16が不要とされる。
定はマイクロコンピュータ1により基本周期カウンタ1
3に基本周期に対応したカウント値を設定し、パルス・
カウンタ比較レジスタ8に設定周波数に対応する値を設
定することにより行なわれる。
シンセサイザにおいて、VCOに対する入力電圧とし
て、不要な高調波が除去されているため、LPFの挿入
を必要とせず、位相同期系における周波数引き込み特性
が大幅に改善されるという効果がある。
時間を計算してみると、設定周波数が1GHz、精度が
1ppmの場合においては1ms、精度10ppmでは
100μsにすることができる。
位相誤差信号データを格納する学習機能を備えているた
め、次回の周波数設定時に、この学習した値を採用する
ことにより、対環境が変化しない条件下においては、周
波数切替時間をほぼ零にすることができるという効果が
ある。
ュータにおいて、誤差データの大きさが基本周期に対応
して調整されるため、基本周期を可変に制御することが
可能とされ、周波数精度及び周波数切替時の応答特性が
適応的に調整されると共に、基底データテーブルRAM
15が削減でき、回路規模が縮小されるとういう利点を
有する。
である。
示す図である。
を示す図である。
周波数の関係を示す図である。
る。
明する説明図である。
カウンタの動作タイミングを示す図である。
す図である。
す図である。
図である。
図である。
図である。
イザのブロック図である。
Claims (7)
- 【請求項1】所定の基準周波数発生手段から出力される
基準周波数信号に対応して形成される位相同期系を含
み、選択された設定周波数の信号を出力するPLL周波
数シンセサイザにおいて、 前記基準周波数をカウントする基準周期カウンタから出
力される基本周期毎に、電圧制御発振器(「VCO」と
いう)の出力周波数と前記設定周波数との差分データを
ディジタル演算し、前記VCOに入力電圧を供給するデ
ィジタル・アナログ変換器(「VCO用D/A変換器」
という)の入力に前記ディジタル演算の結果を帰還する
フィードバック・ループ系を形成すると共に、 前記設定周波数毎に前記VCOの出力周波数の制御範囲
を前記設定周波数を中心とする所定の範囲となるように
前記VCO用D/A変換器の基準電圧を可変に制御する
手段を備えたことを特徴とするPLL周波数シンセサイ
ザ。 - 【請求項2】前記VCO用D/A変換器の基準電圧を供
給するウインドウD/A変換器と、設定周波数毎に前記
VCO用D/A変換器の基準電圧を定めるコードが格納
された記憶手段と、を備え、設定周波数に対応して前記
記憶手段の格納データが読み出されて前記ウインドウD
/A変換器に入力されることを特徴とする請求項1記載
のPLL周波数シンセサイザ。 - 【請求項3】前記VCO用D/A変換器の入力コードと
して前記VCO用D/A変換器のフルスケールの1/2
に前記VCOの特性を補正する値を加えたコードを設定
周波数に対応して基底データとして記憶手段に格納した
ことを特徴とする請求項1記載のPLL周波数シンセサ
イザ。 - 【請求項4】基本周期毎に前記VCOの出力信号を計数
し、該計数値と設定周波数に対応する計数値の差分を誤
差信号として帰還し、前記VCO用D/A変換器の基底
データを格納する記憶手段の出力と前記誤差信号とを加
算したコードを前記VCO用D/A変換器に入力するこ
とを特徴とする請求項1記載のPLL周波数シンセサイ
ザ。 - 【請求項5】所定の基準周波数発生手段から出力される
基準周波数信号に対応して形成される位相同期系を含
み、選択された設定周波数の信号を出力するPLL周波
数シンセサイザにおいて、 前記基準周波数をカウントする基準周期カウンタから出
力される基本周期毎に、電圧制御発振器(「VCO」と
いう)の出力周波数と前記設定周波数との差分データを
ディジタル演算し、前記VCOに入力電圧を供給するデ
ィジタル・アナログ変換器(「VCO用D/A変換器」
という)の入力に前記ディジタル演算の結果を帰還する
フィードバック・ループ系を形成すると共に、前記設定
周波数毎に前記VCOの出力周波数の制御範囲を前記設
定周波数を中心とする所定の範囲となるように前記VC
O用D/A変換器の基準電圧を可変に制御する手段を備
え、更に、前記フィードバック・ループ系により得られ
た複数の設定周波数に対応する前記VCO用D/A変換
器の入力データを、それぞれ基底データとして記憶手段
に格納する学習記憶手段を備えたことを特徴とするPL
L周波数シンセサイザ。 - 【請求項6】前記VCOの出力周波数と前記設定周波数
との差分データを前記基本周期の長さに対応してその大
きさの調整を行ない、前記基準周期カウンタの基本周期
を可変に制御するようにしたことを特徴とする請求項1
又は5記載のPLL周波数シンセサイザ。 - 【請求項7】前記差分データの有効なビット幅の調整を
前記差分データを入力するコンピュータの演算装置で行
ない、前記基底データとの加算演算を前記コンピュータ
の演算装置で行なうことを特徴とする請求項6記載のP
LL周波数シンセサイザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6179740A JP2658886B2 (ja) | 1994-07-08 | 1994-07-08 | Pll周波数シンセサイザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP6179740A JP2658886B2 (ja) | 1994-07-08 | 1994-07-08 | Pll周波数シンセサイザ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0823274A true JPH0823274A (ja) | 1996-01-23 |
JP2658886B2 JP2658886B2 (ja) | 1997-09-30 |
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ID=16071044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6179740A Expired - Fee Related JP2658886B2 (ja) | 1994-07-08 | 1994-07-08 | Pll周波数シンセサイザ |
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Country | Link |
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JP (1) | JP2658886B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8612794B2 (en) | 2009-12-03 | 2013-12-17 | Casio Electronics Manufacturing Co., Ltd. | Clock signal generating device and electronic device |
CN106645212A (zh) * | 2016-12-16 | 2017-05-10 | 中国电子科技集团公司第四十研究所 | 输出频段可变的宽带环路滤波器电路及微波密度检测仪 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05259904A (ja) * | 1992-01-30 | 1993-10-08 | Nec Corp | 周波数シンセサイザ |
-
1994
- 1994-07-08 JP JP6179740A patent/JP2658886B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH05259904A (ja) * | 1992-01-30 | 1993-10-08 | Nec Corp | 周波数シンセサイザ |
Cited By (2)
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US8612794B2 (en) | 2009-12-03 | 2013-12-17 | Casio Electronics Manufacturing Co., Ltd. | Clock signal generating device and electronic device |
CN106645212A (zh) * | 2016-12-16 | 2017-05-10 | 中国电子科技集团公司第四十研究所 | 输出频段可变的宽带环路滤波器电路及微波密度检测仪 |
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JP2658886B2 (ja) | 1997-09-30 |
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