JPH0918335A - Ｐｌｌ回路制御方式 - Google Patents
Ｐｌｌ回路制御方式Info
- Publication number
- JPH0918335A JPH0918335A JP7180624A JP18062495A JPH0918335A JP H0918335 A JPH0918335 A JP H0918335A JP 7180624 A JP7180624 A JP 7180624A JP 18062495 A JP18062495 A JP 18062495A JP H0918335 A JPH0918335 A JP H0918335A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- dds
- mhz
- pll circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】
【目的】 ＤＤＳを有するＰＬＬ回路において、ＤＤＳ
に基づくスプリアスがあればＰＬＬ回路に影響を与えな
いようにスプリアスを低減させる。 【構成】 ＤＤＳのスプリアスが発生する周波数範囲内
のみ、ＰＬＬ回路のＶＣＯの発振周波数を一定に保ちつ
つＤＤＳ出力周波数及び位相比較周波数を変化させてＤ
ＤＳのスプリアスをＰＬＬ回路のループ帯域より除去す
ることでスプリアスを低減させる。
に基づくスプリアスがあればＰＬＬ回路に影響を与えな
いようにスプリアスを低減させる。 【構成】 ＤＤＳのスプリアスが発生する周波数範囲内
のみ、ＰＬＬ回路のＶＣＯの発振周波数を一定に保ちつ
つＤＤＳ出力周波数及び位相比較周波数を変化させてＤ
ＤＳのスプリアスをＰＬＬ回路のループ帯域より除去す
ることでスプリアスを低減させる。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＤＳを用いたＰＬＬ
回路の制御方式であって、特にＨＦトランシーバの局部
発振器に関する。
回路の制御方式であって、特にＨＦトランシーバの局部
発振器に関する。
【０００２】
【従来の技術】従来の技術においては、ＰＬＬ回路にＤ
ＤＳ（Ｄｉｒｅｃｔ ＤｉｇｉｔａｌＳｙｎｔｈｅｓｉ
ｚｅｒ）を用いる場合にはＤＤＳのスプリアスのない狭
い周波数範囲を利用するものがあった。それにそのＰＬ
Ｌ回路では、スプリアスの影響を避けるためにＰＬＬ回
路のループフィルターも帯域を狭くする方法が用いられ
ていた。
ＤＳ（Ｄｉｒｅｃｔ ＤｉｇｉｔａｌＳｙｎｔｈｅｓｉ
ｚｅｒ）を用いる場合にはＤＤＳのスプリアスのない狭
い周波数範囲を利用するものがあった。それにそのＰＬ
Ｌ回路では、スプリアスの影響を避けるためにＰＬＬ回
路のループフィルターも帯域を狭くする方法が用いられ
ていた。
【０００３】ＤＤＳの周波数範囲を制限することはＲＥ
Ｆ選択の自由度が低下し、広いＲＥＦを使用することが
不可能になる。このためＰＬＬのロックアップタイムの
高速化が困難であった。
Ｆ選択の自由度が低下し、広いＲＥＦを使用することが
不可能になる。このためＰＬＬのロックアップタイムの
高速化が困難であった。
【０００４】ループフィルターの帯域を狭くした場合
に、帯域外のスプリアスによる影響は減少するが帯域内
に入り込んだスプリアスについては、ループゲインが上
がるためにかえってスプリアスが悪化する。また、ルー
プフィルターの帯域が狭い場合はロックアップタイムが
低下する。
に、帯域外のスプリアスによる影響は減少するが帯域内
に入り込んだスプリアスについては、ループゲインが上
がるためにかえってスプリアスが悪化する。また、ルー
プフィルターの帯域が狭い場合はロックアップタイムが
低下する。
【０００５】
【発明が解決しようとする課題】ＤＤＳには出力ビット
数（Ｄ／Ａコンバータの分解能）によって決まる振幅誤
差とフェーズアキュムレータの分解能によって決まる位
相誤差が存在し、スプリアスの原因になっていた。特に
問題となるのはＤＤＳの出力周波数がサンプリング値Ｎ
1 によるサンプリング周波数の１／Ｎ1 になる前後であ
り、基本波の付近に集中する。このようなスプリアスを
ともなったＤＤＳの発振周波数出力を局部信号としてＰ
ＬＬ回路のミキサーへ注入したとき、ＰＬＬ回路のルー
プフィルターの帯域外にスプリアスが出ていれば減衰さ
れるので問題がないが、ループフィルターの帯域内に入
った場合は次のＶＣＯの周波数が変調されてスプリアス
として出力されてしまう。これが振幅誤差であってもＰ
ＬＬ回路内のノンリニア回路を通過することによりＡＭ
／ＰＭ変換されるため、位相成分としてスプリアスの原
因になる。そこでスプリアス発生の周波数を避けてＤＤ
Ｓを使用した場合は、ＰＬＬ回路のＲＥＦに制限を受
け、ＲＥＦの自由度の低下につながり、ミキサーを用い
たＰＬＬ回路に特有のクロススプリアスの発生頻度が増
える。本発明はこのようなスプリアスの影響を除去する
ＰＬＬ回路の制御方式の提供を目的とする。
数（Ｄ／Ａコンバータの分解能）によって決まる振幅誤
差とフェーズアキュムレータの分解能によって決まる位
相誤差が存在し、スプリアスの原因になっていた。特に
問題となるのはＤＤＳの出力周波数がサンプリング値Ｎ
1 によるサンプリング周波数の１／Ｎ1 になる前後であ
り、基本波の付近に集中する。このようなスプリアスを
ともなったＤＤＳの発振周波数出力を局部信号としてＰ
ＬＬ回路のミキサーへ注入したとき、ＰＬＬ回路のルー
プフィルターの帯域外にスプリアスが出ていれば減衰さ
れるので問題がないが、ループフィルターの帯域内に入
った場合は次のＶＣＯの周波数が変調されてスプリアス
として出力されてしまう。これが振幅誤差であってもＰ
ＬＬ回路内のノンリニア回路を通過することによりＡＭ
／ＰＭ変換されるため、位相成分としてスプリアスの原
因になる。そこでスプリアス発生の周波数を避けてＤＤ
Ｓを使用した場合は、ＰＬＬ回路のＲＥＦに制限を受
け、ＲＥＦの自由度の低下につながり、ミキサーを用い
たＰＬＬ回路に特有のクロススプリアスの発生頻度が増
える。本発明はこのようなスプリアスの影響を除去する
ＰＬＬ回路の制御方式の提供を目的とする。
【０００６】
【課題を解決するための手段】本発明は、ＤＤＳの出力
周波数帯にスプリアスが発生してＰＬＬ回路のループフ
ィルターの帯域内に入る場合において、ＰＬＬ回路のＲ
ＥＦの発振周波数を変化させて、なおかつ、ＤＤＳの出
力周波数を変化させることで、ＤＤＳの出力にスプリア
スのない状態あるいはＰＬＬのループフィルター帯域外
になるようにするが、ＰＬＬの出力周波数（ＶＣＯの発
振周波数）が希望する周波数となるようにＰＬＬ回路の
ＲＥＦの出力周波数とＤＤＳの出力周波数を関係させ
る。
周波数帯にスプリアスが発生してＰＬＬ回路のループフ
ィルターの帯域内に入る場合において、ＰＬＬ回路のＲ
ＥＦの発振周波数を変化させて、なおかつ、ＤＤＳの出
力周波数を変化させることで、ＤＤＳの出力にスプリア
スのない状態あるいはＰＬＬのループフィルター帯域外
になるようにするが、ＰＬＬの出力周波数（ＶＣＯの発
振周波数）が希望する周波数となるようにＰＬＬ回路の
ＲＥＦの出力周波数とＤＤＳの出力周波数を関係させ
る。
【０００７】
【作用】ＰＬＬ回路のＶＣＯ出力周波数と混合して周波
数を設定するＤＤＳの出力周波数は、４０ＭＨｚの発振
周波数をＤＤＳでサンプリングにより４．５ＭＨｚ〜
５．５ＭＨｚの出力周波数を生成し、この周波数と４０
ＭＨｚの周波数とをミックスして４４．５ＭＨｚ〜４
５．５ＭＨｚにしてＰＬＬ回路のＶＣＯの出力周波数と
の差を取り出し、その出力周波数を位相比較器でＲＥＦ
周波数の１ＭＨｚとで位相比較してＶＣ０の発振周波数
の制御電圧になる。ＤＤＳ周波数帯の中で５．０ＭＨｚ
付近では特にスプリアスの発生が多い。そこで４．９Ｍ
Ｈｚから５．１ＭＨｚの帯域のＤＤＳ出力周波数範囲だ
けは異なる周波数にして出力する。可変分周器の分周値
Ｎ2 ＝３の場合で位相比較用のＲＥＦ周波数が１ＭＨｚ
である時はＰＬＬ回路のＶＣＯの発振周波数は４８．０
ＭＨｚである。ここでＤＤＳ出力のスプリアスのない範
囲に変更するために、ＲＥＦ周波数を０．９ＭＨｚに変
更する。ＤＤＳ出力周波数が５．０ＭＨｚのときはＶＣ
Ｏの周波数は４７．７ＭＨｚとなる。ＶＣＯの発振周波
数を４８．０ＭＨｚに戻すためにはＤＤＳの出力周波数
を５．３ＭＨｚにすることで整合出来る。
数を設定するＤＤＳの出力周波数は、４０ＭＨｚの発振
周波数をＤＤＳでサンプリングにより４．５ＭＨｚ〜
５．５ＭＨｚの出力周波数を生成し、この周波数と４０
ＭＨｚの周波数とをミックスして４４．５ＭＨｚ〜４
５．５ＭＨｚにしてＰＬＬ回路のＶＣＯの出力周波数と
の差を取り出し、その出力周波数を位相比較器でＲＥＦ
周波数の１ＭＨｚとで位相比較してＶＣ０の発振周波数
の制御電圧になる。ＤＤＳ周波数帯の中で５．０ＭＨｚ
付近では特にスプリアスの発生が多い。そこで４．９Ｍ
Ｈｚから５．１ＭＨｚの帯域のＤＤＳ出力周波数範囲だ
けは異なる周波数にして出力する。可変分周器の分周値
Ｎ2 ＝３の場合で位相比較用のＲＥＦ周波数が１ＭＨｚ
である時はＰＬＬ回路のＶＣＯの発振周波数は４８．０
ＭＨｚである。ここでＤＤＳ出力のスプリアスのない範
囲に変更するために、ＲＥＦ周波数を０．９ＭＨｚに変
更する。ＤＤＳ出力周波数が５．０ＭＨｚのときはＶＣ
Ｏの周波数は４７．７ＭＨｚとなる。ＶＣＯの発振周波
数を４８．０ＭＨｚに戻すためにはＤＤＳの出力周波数
を５．３ＭＨｚにすることで整合出来る。
【０００８】
【実施例】図１は本発明の一実施例を示すＰＬＬ回路の
構成図である。図について説明する。図中１はＶＣＯ
（電圧制御発振器）、２はＶＣＯ１の出力周波数をＤＤ
Ｓの局部信号で変換するミキサー、３はミキサー２で変
換された周波数を通すバンドパスフィルター、４はＣＰ
Ｕ１２からの制御データで分周する可変分周器、５は位
相比較器、６は比較出力を平滑するローパスフィルタ
ー、７はＲＥＦ発振器、８は発振器、９はＤＤＳ、１０
はミキサー、１１はバンドパスフィルター、１２は制御
用のＣＰＵ、１３は周波数設定用のアップダウンスイッ
チである。
構成図である。図について説明する。図中１はＶＣＯ
（電圧制御発振器）、２はＶＣＯ１の出力周波数をＤＤ
Ｓの局部信号で変換するミキサー、３はミキサー２で変
換された周波数を通すバンドパスフィルター、４はＣＰ
Ｕ１２からの制御データで分周する可変分周器、５は位
相比較器、６は比較出力を平滑するローパスフィルタ
ー、７はＲＥＦ発振器、８は発振器、９はＤＤＳ、１０
はミキサー、１１はバンドパスフィルター、１２は制御
用のＣＰＵ、１３は周波数設定用のアップダウンスイッ
チである。
【０００９】４０ＭＨｚを発振する発振器３の出力周波
数とＣＰＵ１２からのアップダウンスイッチ１３の選択
に基づく周波数データによってＤＤＳ２から４．５ＭＨ
ｚ〜５．５ＭＨｚの周波数を出力する。この出力周波数
と発振器８の発振周波数とをミキサー１０により周波数
変換して４４．５ＭＨｚ〜４５．５ＭＨｚの周波数を出
力する。一方、ＰＬＬ回路のＶＣＯ１は４７．５ＭＨｚ
〜７５．５ＭＨｚの周波数を発振させる。このＶＣＯ１
の発振周波数をミキサー１０の出力を局部信号としてミ
キサー２で周波数変換して差成分の３ＭＨｚ〜３３ＭＨ
ｚの周波数を取り出し、バンドパスフィルター３を通し
て可変分周器４によってＣＰＵ１２からのデータによっ
て１／Ｎ2 分周し、この出力をＲＥＦ発振器７の１ＭＨ
ｚの発振周波数によって位相比較器５で比較検出し、こ
の出力をローパスフィルター６で平滑してＶＣＯ１の発
振制御電圧とする。
数とＣＰＵ１２からのアップダウンスイッチ１３の選択
に基づく周波数データによってＤＤＳ２から４．５ＭＨ
ｚ〜５．５ＭＨｚの周波数を出力する。この出力周波数
と発振器８の発振周波数とをミキサー１０により周波数
変換して４４．５ＭＨｚ〜４５．５ＭＨｚの周波数を出
力する。一方、ＰＬＬ回路のＶＣＯ１は４７．５ＭＨｚ
〜７５．５ＭＨｚの周波数を発振させる。このＶＣＯ１
の発振周波数をミキサー１０の出力を局部信号としてミ
キサー２で周波数変換して差成分の３ＭＨｚ〜３３ＭＨ
ｚの周波数を取り出し、バンドパスフィルター３を通し
て可変分周器４によってＣＰＵ１２からのデータによっ
て１／Ｎ2 分周し、この出力をＲＥＦ発振器７の１ＭＨ
ｚの発振周波数によって位相比較器５で比較検出し、こ
の出力をローパスフィルター６で平滑してＶＣＯ１の発
振制御電圧とする。
【００１０】ＤＤＳ９から出力される４．５ＭＨｚ〜
５．５ＭＨｚの周波数の中で４０ＭＨｚのサンプリング
・クロックの１／Ｎ1 になっているのはＮ1 ＝８による
５．０ＭＨｚである。この５．０ＭＨｚ前後のＤＤＳ２
の出力には特にスプリアスが目立ち、ＰＬＬ回路のルー
プフィルターの帯域内に入る可能性があるので除去する
必要がある。
５．５ＭＨｚの周波数の中で４０ＭＨｚのサンプリング
・クロックの１／Ｎ1 になっているのはＮ1 ＝８による
５．０ＭＨｚである。この５．０ＭＨｚ前後のＤＤＳ２
の出力には特にスプリアスが目立ち、ＰＬＬ回路のルー
プフィルターの帯域内に入る可能性があるので除去する
必要がある。
【００１２】通常ＰＬＬ回路のループフィルタの帯域は
ＲＥＦの１／１００に設定されるため４．５ＭＨｚ／１
００として４５ＫＨｚになるが、実際にはＶＣＯ１の発
振周波数が広い場合は、ＶＣＯ１の周波数対電圧感度Ｋ
Ｖが変化するため、ループゲインが変動し、これによっ
てＰＬＬのループにおける自然角周波数ωｎも変化す
る。このため更に広い範囲でスプリアスの低減を検討す
る必要がある。
ＲＥＦの１／１００に設定されるため４．５ＭＨｚ／１
００として４５ＫＨｚになるが、実際にはＶＣＯ１の発
振周波数が広い場合は、ＶＣＯ１の周波数対電圧感度Ｋ
Ｖが変化するため、ループゲインが変動し、これによっ
てＰＬＬのループにおける自然角周波数ωｎも変化す
る。このため更に広い範囲でスプリアスの低減を検討す
る必要がある。
【００１３】ここではスプリアスを低減する一例とし
て、ＤＤＳの出力周波数が５．０ＭＨｚ±１００ＫＨｚ
の範囲で特にスプリアスが発生するので、ＲＥＦ発振器
７の発振周波数１ＭＨｚを０．９ＭＨｚに変更させる。
可変分周器４の分周値Ｎ2 ＝３の場合はＲＥＦ周波数が
１ＭＨｚであれば、ＤＤＳ９の出力周波数を５ＭＨｚの
場合はＰＬＬ回路のＶＣＯ１の出力周波数は４８．０Ｍ
Ｈｚになる。ここでスプリアスの影響を避けるためにＲ
ＥＦ周波数を０．９ＭＨｚにすると、可変分周器４の分
周値Ｎ2 ＝３であれば、ＶＣＯ１の出力周波数が４７
７．７ＭＨｚになってしまうので、ＤＤＳ出力周波数を
３００Ｈｚあげて補正することによりＲＥＦ＝１ＭＨｚ
の時のＶＣＯ１の発振周波数４８．０ＭＨｚに補正でき
る。
て、ＤＤＳの出力周波数が５．０ＭＨｚ±１００ＫＨｚ
の範囲で特にスプリアスが発生するので、ＲＥＦ発振器
７の発振周波数１ＭＨｚを０．９ＭＨｚに変更させる。
可変分周器４の分周値Ｎ2 ＝３の場合はＲＥＦ周波数が
１ＭＨｚであれば、ＤＤＳ９の出力周波数を５ＭＨｚの
場合はＰＬＬ回路のＶＣＯ１の出力周波数は４８．０Ｍ
Ｈｚになる。ここでスプリアスの影響を避けるためにＲ
ＥＦ周波数を０．９ＭＨｚにすると、可変分周器４の分
周値Ｎ2 ＝３であれば、ＶＣＯ１の出力周波数が４７
７．７ＭＨｚになってしまうので、ＤＤＳ出力周波数を
３００Ｈｚあげて補正することによりＲＥＦ＝１ＭＨｚ
の時のＶＣＯ１の発振周波数４８．０ＭＨｚに補正でき
る。
【００１４】このように可変分周器４の分周比はＮ2 ＞
３においても、ＤＤＳ９の出力周波数が５．０ＭＨｚ付
近になったとき、ＲＥＦ周波数を変更してＤＤＳ出力を
一定に保つようにする。
３においても、ＤＤＳ９の出力周波数が５．０ＭＨｚ付
近になったとき、ＲＥＦ周波数を変更してＤＤＳ出力を
一定に保つようにする。
【００１５】以上の動作を図２のフローチャートにより
説明する。処理Ｓ1 でイニシャライズされた後、判断ボ
ックスＨ1 と判断ボックスＨ2 とで周波数がアップ又は
ダウンに変化するかを判断し、アップ又はダウンのいず
れかを判断すると処理Ｓ2 と処理Ｓ3 とでアップ又はダ
ウン方向の検出に対応して周波数データを加減算する。
変化がなければ再度周波数のアップ・ダウン変化を検出
する。ＰＬＬデータを処理Ｓ4 によって演算する。処理
Ｓ5 ではＤＤＳのデータを演算し、判断ボックスＨ3 と
Ｈ4 とでスプリアス発生ゾーン、この場合は５．０ＭＨ
ｚを中心に４．９ＭＨｚ以上５．１ＭＨｚ以下を検出す
る。スプリアス発生ゾーンと判断すると処理Ｓ6 でＰＬ
Ｌデータを補正演算して変更設定し、処理Ｓ7 ではＤＤ
Ｓデータを補正されたＰＬＬデータに基づいてＶＣＯの
発振周波数が変化しないように演算してＤＤＳ出力周波
数を補正設定した後に処理Ｓ8 でＰＬＬデータの出力を
するとともに、処理Ｓ9 でＤＤＳデータを出力する。
又、スプリアス発生ゾーン以外の場合は処理Ｓ4 と処理
Ｓ5 を実行した後、処理Ｓ8 でＰＬＬデータを出力し処
理Ｓ9 でＤＤＳを出力する。
説明する。処理Ｓ1 でイニシャライズされた後、判断ボ
ックスＨ1 と判断ボックスＨ2 とで周波数がアップ又は
ダウンに変化するかを判断し、アップ又はダウンのいず
れかを判断すると処理Ｓ2 と処理Ｓ3 とでアップ又はダ
ウン方向の検出に対応して周波数データを加減算する。
変化がなければ再度周波数のアップ・ダウン変化を検出
する。ＰＬＬデータを処理Ｓ4 によって演算する。処理
Ｓ5 ではＤＤＳのデータを演算し、判断ボックスＨ3 と
Ｈ4 とでスプリアス発生ゾーン、この場合は５．０ＭＨ
ｚを中心に４．９ＭＨｚ以上５．１ＭＨｚ以下を検出す
る。スプリアス発生ゾーンと判断すると処理Ｓ6 でＰＬ
Ｌデータを補正演算して変更設定し、処理Ｓ7 ではＤＤ
Ｓデータを補正されたＰＬＬデータに基づいてＶＣＯの
発振周波数が変化しないように演算してＤＤＳ出力周波
数を補正設定した後に処理Ｓ8 でＰＬＬデータの出力を
するとともに、処理Ｓ9 でＤＤＳデータを出力する。
又、スプリアス発生ゾーン以外の場合は処理Ｓ4 と処理
Ｓ5 を実行した後、処理Ｓ8 でＰＬＬデータを出力し処
理Ｓ9 でＤＤＳを出力する。
【００１６】
【発明の効果】本発明によれば、ＤＤＳを有するＰＬＬ
回路において、ＤＤＳの出力周波数帯域で特にスプリア
スの発生する帯域を検出し、その帯域ではＤＤＳの出力
周波数は、ＰＬＬ回路の位相比較周波数を変化させると
ともに、ＤＤＳの出力周波数を変化させてＶＣＯの発振
周波数を一定に保たせることにより、スプリアスをＰＬ
Ｌ回路のループフィルターの帯域外に排除してスプリア
スの影響を低減させる実用上の効果が大きい。
回路において、ＤＤＳの出力周波数帯域で特にスプリア
スの発生する帯域を検出し、その帯域ではＤＤＳの出力
周波数は、ＰＬＬ回路の位相比較周波数を変化させると
ともに、ＤＤＳの出力周波数を変化させてＶＣＯの発振
周波数を一定に保たせることにより、スプリアスをＰＬ
Ｌ回路のループフィルターの帯域外に排除してスプリア
スの影響を低減させる実用上の効果が大きい。
【図１】本発明の構成を示すブロック図。
【図２】本発明の動作を示すフローチャート。
１ ＶＣＯ ２ ミキサー ３ ＢＰＦ ４ 可変分周器 ５ 位相比較器 ６ ローパスフィルター ７ 発振器 ８ 発振器 ９ ＤＤＳ １０ ミキサー １１ ＢＰＦ １２ ＣＰＵ １３ アップダウンスイッチ
Claims (1)
- 【請求項１】 ＤＤＳを局部発振器とするヘテロダイン
方式のＰＬＬ回路において、 ＤＤＳからスプリアスが発生する周波数帯域の範囲の
み、ＰＬＬ回路のＶＣＯの発振周波数を一定に保ったま
ま位相比較周波数を変化させるとともにＤＤＳの出力周
波数を変化させる手段を備えて、スプリアスを低減させ
ることを特徴とするＰＬＬ回路制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180624A JPH0918335A (ja) | 1995-06-26 | 1995-06-26 | Ｐｌｌ回路制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180624A JPH0918335A (ja) | 1995-06-26 | 1995-06-26 | Ｐｌｌ回路制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0918335A true JPH0918335A (ja) | 1997-01-17 |
Family
ID=16086468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7180624A Pending JPH0918335A (ja) | 1995-06-26 | 1995-06-26 | Ｐｌｌ回路制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0918335A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010524406A (ja) * | 2007-04-12 | 2010-07-15 | テラダイン、 インコーポレイテッド | コスト的に有効な低ノイズの単一ループシンセサイザー |
-
1995
- 1995-06-26 JP JP7180624A patent/JPH0918335A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010524406A (ja) * | 2007-04-12 | 2010-07-15 | テラダイン、 インコーポレイテッド | コスト的に有効な低ノイズの単一ループシンセサイザー |
| KR101466655B1 (ko) * | 2007-04-12 | 2014-12-01 | 테라다인 인코퍼레이티드 | 비용 효과적인 저 노이즈 단일 루프 신시사이저 |
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