JP3096636B2 - Ｐｌｌ回路 - Google Patents
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- 230000010355 oscillation Effects 0.000 claims description 48
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- GGQYZNMUKWBANT-UHFFFAOYSA-N 4-[3-[(3,4-dihydroxyphenyl)methyl]-4-hydroxy-2-(hydroxymethyl)butyl]benzene-1,2-diol Chemical compound C=1C=C(O)C(O)=CC=1CC(CO)C(CO)CC1=CC=C(O)C(O)=C1 GGQYZNMUKWBANT-UHFFFAOYSA-N 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】ＤＤＳを用いたＰＬＬ回路に
関するものである。
関するものである。
【０００２】
【従来の技術】従来の技術において、図３はＰＬＬ回路
の構成を示した図であって、基準発振器から出力した基
準発振周波数をクロック信号として発振周波数に対応し
た数値が設定されたＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔ
ａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）に入力してサンプリン
グされた出力信号を位相比較信号として電圧制御発振器
の出力と位相比較するＰＬＬ回路である。
の構成を示した図であって、基準発振器から出力した基
準発振周波数をクロック信号として発振周波数に対応し
た数値が設定されたＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔ
ａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）に入力してサンプリン
グされた出力信号を位相比較信号として電圧制御発振器
の出力と位相比較するＰＬＬ回路である。
【０００３】図３のＰＬＬ回路の構成は、１は電圧制御
発振器（ＶＣＯ）、３は位相比較器、４はＬＰＦ（ロー
パスフィルタ）、５は制御用のＣＰＵ、６はＤＤＳ、７
は基準発振器、８は周波数設定のアップダウンスイッチ
である。
発振器（ＶＣＯ）、３は位相比較器、４はＬＰＦ（ロー
パスフィルタ）、５は制御用のＣＰＵ、６はＤＤＳ、７
は基準発振器、８は周波数設定のアップダウンスイッチ
である。
【０００４】図３のＰＬＬ回路の動作を説明すると、基
準発振器７で発振させた周波数をクロック信号として取
り込んだＤＤＳ６は、アップダウンスイッチ８により所
望の周波数設定値を入力すると、そのデータをＣＰＵ５
からＤＤＳ６に出力して設定することで、その設定デー
タに基づく信号を位相比較器３に位相比較信号として出
力する。ＶＣＯ１から出力される発振周波数信号は位相
比較器３に供給され、ＤＤＳ６から入力されている位相
比較信号により位相比較されて、位相比較器３から出力
される誤差信号はＬＰＦ４を通し平滑してＶＣＯ１に発
振周波数制御信号として供給する。ＰＬＬ回路がロック
アップすると安定した所望の周波数がＶＣＯ１から出力
される。
準発振器７で発振させた周波数をクロック信号として取
り込んだＤＤＳ６は、アップダウンスイッチ８により所
望の周波数設定値を入力すると、そのデータをＣＰＵ５
からＤＤＳ６に出力して設定することで、その設定デー
タに基づく信号を位相比較器３に位相比較信号として出
力する。ＶＣＯ１から出力される発振周波数信号は位相
比較器３に供給され、ＤＤＳ６から入力されている位相
比較信号により位相比較されて、位相比較器３から出力
される誤差信号はＬＰＦ４を通し平滑してＶＣＯ１に発
振周波数制御信号として供給する。ＰＬＬ回路がロック
アップすると安定した所望の周波数がＶＣＯ１から出力
される。
【０００５】ここでＰＬＬ回路のＶＣＯ１の発振周波数
をＦとして、基準発振器７から出力する基準発振周波数
をＦｒｅｆ、ＶＣＯ１の発振周波数のアップダウンのス
テップ値をΔｆとし、ＤＤＳ６から出力する位相比較信
号生成の設定には、アップダウンスイッチ８で設定した
周波数設定値又は、ＣＰＵ５のメモリに予め記憶されて
いる複数チャンネルから選択したチャンネル周波数のい
ずれかのデータが供給されてＤＤＳ６から出力される周
波数を決める設定値Ｄとし、ＤＤＳ６の計数範囲を２n
とすると、ＶＣＯ１の発振周波数Ｆは、 Ｆ＝Ｆｒｅｆ×Ｄ／２n ………１ となる。このＶＣＯ１の発振周波数Ｆのアップダウンの
ステップ値は、 ｄＦ／ｄＤ＝Δｆ＝Ｆｒｅｆ／２n ………２ であり、Δｆを１Ｈｚとするのは、Ｆｒｅｆ＝２n （Ｈ
ｚ）が必要条件となる。従って、所望の正確な周波数ス
テップを得るためには基準発振周波数は２n に限定され
るものであり、基準発振周波数Ｆｒｅｆをｎ＝２３で
は、８．３８８６０８ＭＨｚである。ｎ＝２４では、１
６．７７７２１６ＭＨｚでなければならない。
をＦとして、基準発振器７から出力する基準発振周波数
をＦｒｅｆ、ＶＣＯ１の発振周波数のアップダウンのス
テップ値をΔｆとし、ＤＤＳ６から出力する位相比較信
号生成の設定には、アップダウンスイッチ８で設定した
周波数設定値又は、ＣＰＵ５のメモリに予め記憶されて
いる複数チャンネルから選択したチャンネル周波数のい
ずれかのデータが供給されてＤＤＳ６から出力される周
波数を決める設定値Ｄとし、ＤＤＳ６の計数範囲を２n
とすると、ＶＣＯ１の発振周波数Ｆは、 Ｆ＝Ｆｒｅｆ×Ｄ／２n ………１ となる。このＶＣＯ１の発振周波数Ｆのアップダウンの
ステップ値は、 ｄＦ／ｄＤ＝Δｆ＝Ｆｒｅｆ／２n ………２ であり、Δｆを１Ｈｚとするのは、Ｆｒｅｆ＝２n （Ｈ
ｚ）が必要条件となる。従って、所望の正確な周波数ス
テップを得るためには基準発振周波数は２n に限定され
るものであり、基準発振周波数Ｆｒｅｆをｎ＝２３で
は、８．３８８６０８ＭＨｚである。ｎ＝２４では、１
６．７７７２１６ＭＨｚでなければならない。
【０００６】ここで受信周波数帯を１４０ＭＨｚを中心
とするＶＨＦ帯とした場合、基準発振器７の出力周波数
Ｆｒｅｆがｎ＝２４の１６．７７７２１６ＭＨｚとする
と、基準発振周波数Ｆｒｅｆ（２ ２４ ）の高調波の中で
８倍は１３４．２１７７４４ ＭＨｚであり、ノイズとし
て入り込むことになる。この受信周波数付近は高調波の
影響を受けるから、これを避けるためにはコストアップ
になってもシールドを強化するか、あるいは基準発振器
の発振周波数を高調波の影響のない周波数に変更し、こ
のままでは、必要なステップが得られないので必要ビッ
ト数（ｎ）より大きくして大がかりになり正確ではない
が、擬似的に必要なステップ周波数を得るようなソフト
処理方法がある。
とするＶＨＦ帯とした場合、基準発振器７の出力周波数
Ｆｒｅｆがｎ＝２４の１６．７７７２１６ＭＨｚとする
と、基準発振周波数Ｆｒｅｆ（２ ２４ ）の高調波の中で
８倍は１３４．２１７７４４ ＭＨｚであり、ノイズとし
て入り込むことになる。この受信周波数付近は高調波の
影響を受けるから、これを避けるためにはコストアップ
になってもシールドを強化するか、あるいは基準発振器
の発振周波数を高調波の影響のない周波数に変更し、こ
のままでは、必要なステップが得られないので必要ビッ
ト数（ｎ）より大きくして大がかりになり正確ではない
が、擬似的に必要なステップ周波数を得るようなソフト
処理方法がある。
【０００７】以上に説明したＰＬＬ回路は１つのＤＤＳ
だけで周波数選択処理をするが、実際の回路では、周波
数をＶＨＦの１４０ＭＨｚ帯や、ＵＨＦでは４３０ＭＨ
ｚ帯とすると、周波数帯域を細かく設定できるように、
このＰＬＬ回路の場合は図示してないがＶＣＯ１の出力
周波数はプログラムデバイダを通して位相比較器３に供
給する場合や、ＤＤＳ６から出力される位相比較信号も
デバイダを通す回路を設けて信号の分周処理を分担する
構成のＰＬＬ回路もある。
だけで周波数選択処理をするが、実際の回路では、周波
数をＶＨＦの１４０ＭＨｚ帯や、ＵＨＦでは４３０ＭＨ
ｚ帯とすると、周波数帯域を細かく設定できるように、
このＰＬＬ回路の場合は図示してないがＶＣＯ１の出力
周波数はプログラムデバイダを通して位相比較器３に供
給する場合や、ＤＤＳ６から出力される位相比較信号も
デバイダを通す回路を設けて信号の分周処理を分担する
構成のＰＬＬ回路もある。
【０００８】
【発明が解決しようとする課題】所望の発振周波数を設
定値Ｄとして設定したＤＤＳに基準発振器の出力をクロ
ック信号として入力し、その出力を位相比較信号として
位相比較器に加えてＶＣＯの発振周波数を位相比較して
その誤差信号でＶＣＯの発振周波数を制御する方式のＰ
ＬＬ回路では、周波数が１Ｈｚステップのような整数に
するには、ＤＤＳに供給される基準発振周波数Ｆｒｅｆ
とＶＣＯの発振周波数Ｆとの間には、Ｆ＝Ｆｒｅｆ×Ｄ
／２ｎ の式があるので、計数範囲の２ｎ に限定された
基準発振周波数でなければならず、そのために基準発振
周波数の高調波が受信帯域内に入り込む場合があるの
で、本発明は基準発振器の発振周波数の高次高調波が受
信帯域に入り込むことのないように基準発振周波数を任
意に変更して安定した受信ができるＤＤＳを備えたＰＬ
Ｌ回路の提供を目的とする。
定値Ｄとして設定したＤＤＳに基準発振器の出力をクロ
ック信号として入力し、その出力を位相比較信号として
位相比較器に加えてＶＣＯの発振周波数を位相比較して
その誤差信号でＶＣＯの発振周波数を制御する方式のＰ
ＬＬ回路では、周波数が１Ｈｚステップのような整数に
するには、ＤＤＳに供給される基準発振周波数Ｆｒｅｆ
とＶＣＯの発振周波数Ｆとの間には、Ｆ＝Ｆｒｅｆ×Ｄ
／２ｎ の式があるので、計数範囲の２ｎ に限定された
基準発振周波数でなければならず、そのために基準発振
周波数の高調波が受信帯域内に入り込む場合があるの
で、本発明は基準発振器の発振周波数の高次高調波が受
信帯域に入り込むことのないように基準発振周波数を任
意に変更して安定した受信ができるＤＤＳを備えたＰＬ
Ｌ回路の提供を目的とする。
【０００９】
【課題を解決するための手段】基準発振器の出力をクロ
ック信号として入力するＤＤＳと、該ＤＤＳの出力信号
と電圧制御発振器に基づく出力信号とを位相比較器に入
力して位相比較した誤差信号出力をＬＰＦを通して前記
電圧制御発振器に供給するよう構成したＰＬＬ回路にお
いて、前記電圧制御発振器と位相比較器の間に電圧制御
発振器の出力をクロック信号として入力する第１のＤＤ
Ｓと、前記基準発振器の出力をクロック信号として入力
する第２のＤＤＳとを設け、前記第１のＤＤＳの出力信
号と第２のＤＤＳ出力信号とを前記位相比較器に供給し
て位相比較するよう構成したＰＬＬ回路とし、前記第１
のＤＤＳの設定値を基準発振周波数に準拠した数値で変
更することで、任意の基準発振周波数に変更できること
を特徴とするＰＬＬ回路である。
ック信号として入力するＤＤＳと、該ＤＤＳの出力信号
と電圧制御発振器に基づく出力信号とを位相比較器に入
力して位相比較した誤差信号出力をＬＰＦを通して前記
電圧制御発振器に供給するよう構成したＰＬＬ回路にお
いて、前記電圧制御発振器と位相比較器の間に電圧制御
発振器の出力をクロック信号として入力する第１のＤＤ
Ｓと、前記基準発振器の出力をクロック信号として入力
する第２のＤＤＳとを設け、前記第１のＤＤＳの出力信
号と第２のＤＤＳ出力信号とを前記位相比較器に供給し
て位相比較するよう構成したＰＬＬ回路とし、前記第１
のＤＤＳの設定値を基準発振周波数に準拠した数値で変
更することで、任意の基準発振周波数に変更できること
を特徴とするＰＬＬ回路である。
【００１０】
【発明の実施の形態】図１は本発明の一実施例を示すＰ
ＬＬ回路の構成図である。図について説明する。図中１
はＶＣＯ、２は第１のＤＤＳ２でＶＣＯ１の出力をクロ
ック信号として入力し、第１のＤＤＳ２の出力周波数を
得る選択設定値Ｄ１ ／２m （但し、２ ｍ は第１のＤＤ
Ｓ２の計数範囲）により周波数変換して位相比較器３に
出力する。３は第２のＤＤＳ６の出力信号を位相比較信
号として第１のＤＤＳ２の出力を位相比較する位相比較
器、４は位相比較器３から出力される誤差信号を平滑す
るＬＰＦ、５は制御用のＣＰＵ、６は第２のＤＤＳで基
準発振器７から出力される基準周波数Ｆｒｅｆをクロッ
ク信号として入力し、第２のＤＤＳ６の出力周波数を設
定する設定値Ｄ2 ／２n （但し、２ ｎ は第２のＤＤＳ６
の計数範囲）の設定値により周波数変換して位相比較信
号を出力する。８は操作部のアップダウンスイッチであ
る。
ＬＬ回路の構成図である。図について説明する。図中１
はＶＣＯ、２は第１のＤＤＳ２でＶＣＯ１の出力をクロ
ック信号として入力し、第１のＤＤＳ２の出力周波数を
得る選択設定値Ｄ１ ／２m （但し、２ ｍ は第１のＤＤ
Ｓ２の計数範囲）により周波数変換して位相比較器３に
出力する。３は第２のＤＤＳ６の出力信号を位相比較信
号として第１のＤＤＳ２の出力を位相比較する位相比較
器、４は位相比較器３から出力される誤差信号を平滑す
るＬＰＦ、５は制御用のＣＰＵ、６は第２のＤＤＳで基
準発振器７から出力される基準周波数Ｆｒｅｆをクロッ
ク信号として入力し、第２のＤＤＳ６の出力周波数を設
定する設定値Ｄ2 ／２n （但し、２ ｎ は第２のＤＤＳ６
の計数範囲）の設定値により周波数変換して位相比較信
号を出力する。８は操作部のアップダウンスイッチであ
る。
【００１１】このＰＬＬ回路の各部の設定は、ＶＣＯ１
の発振周波数ＦはＰＬＬ回路がロックアップされたとき
第２のＤＤＳ６の設定値Ｄ2 に基づき出力される位相比
較信号に発振周波数Ｆが収斂される。第１のＤＤＳ２の
設定値はＤ1 ／２m とし、第２のＤＤＳ６の設定値はＤ
2 ／２n 、基準発振周波数をＦｒｅｆとして位相比較器
３で位相比較してＰＬＬ回路がロックアップするために
は、 Ｆ×Ｄ１／２m ＝Ｆｒｅｆ×Ｄ2 ／２n …… …３ であるから、ＶＣＯ１の発振周波数は、 Ｆ＝（Ｆｒｅｆ×Ｄ2 ／２n ）×（２m ／Ｄ1 ）となる。 ……… ４
の発振周波数ＦはＰＬＬ回路がロックアップされたとき
第２のＤＤＳ６の設定値Ｄ2 に基づき出力される位相比
較信号に発振周波数Ｆが収斂される。第１のＤＤＳ２の
設定値はＤ1 ／２m とし、第２のＤＤＳ６の設定値はＤ
2 ／２n 、基準発振周波数をＦｒｅｆとして位相比較器
３で位相比較してＰＬＬ回路がロックアップするために
は、 Ｆ×Ｄ１／２m ＝Ｆｒｅｆ×Ｄ2 ／２n …… …３ であるから、ＶＣＯ１の発振周波数は、 Ｆ＝（Ｆｒｅｆ×Ｄ2 ／２n ）×（２m ／Ｄ1 ）となる。 ……… ４
【００１２】この式について説明する。基準発振器７か
ら出力される基準発振周波数Ｆｒｅｆはクロック信号と
して第２のＤＤＳ６に入力してＤ2 ／２n の設定値によ
り２ n 計数範囲をＤ 2 設定値単位で実行されてサンプリ
ングされる。この数値の中で２n については第２のＤＤ
Ｓ６が計数範囲の数値であり、これは使用するＤＤＳＩ
Ｃにより決定される。Ｄ２については、所望の発振周波
数を操作部のアップダウンスイッチ８を操作して設定数
値を入力すると、ＣＰＵ５により第２のＤＤＳ６に設定
される。その設定されたＤ２計数範囲とＤ２によりサン
プリングされた位相比較信号を位相比較器３に出力す
る。
ら出力される基準発振周波数Ｆｒｅｆはクロック信号と
して第２のＤＤＳ６に入力してＤ2 ／２n の設定値によ
り２ n 計数範囲をＤ 2 設定値単位で実行されてサンプリ
ングされる。この数値の中で２n については第２のＤＤ
Ｓ６が計数範囲の数値であり、これは使用するＤＤＳＩ
Ｃにより決定される。Ｄ２については、所望の発振周波
数を操作部のアップダウンスイッチ８を操作して設定数
値を入力すると、ＣＰＵ５により第２のＤＤＳ６に設定
される。その設定されたＤ２計数範囲とＤ２によりサン
プリングされた位相比較信号を位相比較器３に出力す
る。
【００１３】ＶＣＯ１の発振周波数はクロック信号とし
て第１のＤＤＳ２に入力して設定されているＤ１ ／２
ｍ によりサンプリングされて位相比較器３に入力し
て、第２のＤＤＳ６から出力された設定値Ｄ2 に基づく
位相比較信号により位相比較されて位相比較器３から誤
差信号を出力する。この誤差信号はＬＰＦ４により平滑
されて発振周波数制御信号としてＶＣＯ１に供給され、
ＰＬＬ回路がロックアップすると発振周波数Ｆはアップ
ダウンスイッチ８で設定した第２のＤＤＳ６のＤ2によ
る位相比較信号に収斂される。
て第１のＤＤＳ２に入力して設定されているＤ１ ／２
ｍ によりサンプリングされて位相比較器３に入力し
て、第２のＤＤＳ６から出力された設定値Ｄ2 に基づく
位相比較信号により位相比較されて位相比較器３から誤
差信号を出力する。この誤差信号はＬＰＦ４により平滑
されて発振周波数制御信号としてＶＣＯ１に供給され、
ＰＬＬ回路がロックアップすると発振周波数Ｆはアップ
ダウンスイッチ８で設定した第２のＤＤＳ６のＤ2によ
る位相比較信号に収斂される。
【００１４】ＶＣＯ１の発振周波数Ｆのアップダウンの
ステップｄＦ／ｄＤ２＝Δｆは、 Ｆ＝Ｆｒｅｆ×Ｄ２ ／２n ×２m ／Ｄ1 ………５ この式から、 Δｆ＝Ｆｒｅｆ×２m-n ／Ｄ1 ………６ となり、Δｆが１Ｈｚになるのは、Ｄ1 ＝Ｆｒｅｆ×２
m-n である。この式から第１のＤＤＳ２に設定するＤ1
／２ｎが基準発振器７から出力する基準発振周波数に対
応する数値であればよいことになる。そのため、第１の
ＤＤＳ２及び第２のＤＤＳ６の計数範囲を２ｎ＝２m と
すると、第１のＤＤＳ２のＤ１設定値を基準周波数に設
定すればよいので、基準発振周波数も自由に選択しても
１Ｈｚステップでアップダウンの可変設定ができる。そ
れに２n ≠２m であってもその差分を含めてＤ１を設定
すれば基準発振周波数を自由に選択できるから基準発振
器７の基準発振周波数を複数組用意しておいて必要に応
じて切り換えることで、基準発振周波数に起因する高調
波による受信妨害を未然に防ぐことができる。
ステップｄＦ／ｄＤ２＝Δｆは、 Ｆ＝Ｆｒｅｆ×Ｄ２ ／２n ×２m ／Ｄ1 ………５ この式から、 Δｆ＝Ｆｒｅｆ×２m-n ／Ｄ1 ………６ となり、Δｆが１Ｈｚになるのは、Ｄ1 ＝Ｆｒｅｆ×２
m-n である。この式から第１のＤＤＳ２に設定するＤ1
／２ｎが基準発振器７から出力する基準発振周波数に対
応する数値であればよいことになる。そのため、第１の
ＤＤＳ２及び第２のＤＤＳ６の計数範囲を２ｎ＝２m と
すると、第１のＤＤＳ２のＤ１設定値を基準周波数に設
定すればよいので、基準発振周波数も自由に選択しても
１Ｈｚステップでアップダウンの可変設定ができる。そ
れに２n ≠２m であってもその差分を含めてＤ１を設定
すれば基準発振周波数を自由に選択できるから基準発振
器７の基準発振周波数を複数組用意しておいて必要に応
じて切り換えることで、基準発振周波数に起因する高調
波による受信妨害を未然に防ぐことができる。
【００１５】以上述べたように２組の第１のＤＤＳ２，
第２のＤＤＳ６をＰＬＬ回路に組み込み、相対的に必要
な設定値とすることでＶＣＯ１から１Ｈｚステップの所
望の周波数を得られるが、実際の回路においては、周波
数帯域の切換などの関係から第２のＤＤＳ６から出力す
る位相比較信号を一定の範囲に限定した位相比較信号と
し、これに合わせてＶＣＯ１の出力をデバイダを通して
分周した周波数信号を第１のＤＤＳ２に出力して位相比
較器３に供給されている位相比較信号に合わせたり、更
に、必要に応じて第２のＤＤＳ６の出力もデバイダを通
したのち位相比較信号として位相比較器３に出力するこ
とも行われている。
第２のＤＤＳ６をＰＬＬ回路に組み込み、相対的に必要
な設定値とすることでＶＣＯ１から１Ｈｚステップの所
望の周波数を得られるが、実際の回路においては、周波
数帯域の切換などの関係から第２のＤＤＳ６から出力す
る位相比較信号を一定の範囲に限定した位相比較信号と
し、これに合わせてＶＣＯ１の出力をデバイダを通して
分周した周波数信号を第１のＤＤＳ２に出力して位相比
較器３に供給されている位相比較信号に合わせたり、更
に、必要に応じて第２のＤＤＳ６の出力もデバイダを通
したのち位相比較信号として位相比較器３に出力するこ
とも行われている。
【００１６】
【実施例】図２はデバイダを有するＰＬＬ回路にＤＤＳ
を設けた実施例のブロック図である。図について構成及
び動作を説明する。１はＶＣＯ、２は第１のＤＤＳ、３
は位相比較器、４はＬＰＦ、５はＣＰＵ、６は第２のＤ
ＤＳ、７は基準発振器、８はアップダウンスイッチ、９
はデバイダである。
を設けた実施例のブロック図である。図について構成及
び動作を説明する。１はＶＣＯ、２は第１のＤＤＳ、３
は位相比較器、４はＬＰＦ、５はＣＰＵ、６は第２のＤ
ＤＳ、７は基準発振器、８はアップダウンスイッチ、９
はデバイダである。
【００１７】このＰＬＬ回路の動作を１５０ＭＨｚのＶ
ＨＦ帯及び４５０ＭＨｚのＵＨＦ帯の受信機の局部発振
器に用いる場合の１５０ＭＨｚ帯について説明する。こ
の１５０ＭＨｚの受信周波数に対する局部発振周波数は
１８０ＭＨｚ、基準周波数Ｆｒｅｆを高調波が受信周波
数に当たらない２０ＭＨｚとし、第２のＤＤＳ６の計数
範囲である２n の指数n を３２ｂｉｔとすると、Ｄ２／
２ｎは１８０ＭＨｚ／２32となり、第２のＤＤＳ６でサ
ンプリングされて８３８．１９ＫＨｚになる。この数値
の内２32はＤＤＳ ＩＣのハードウェアで決まっており
固定値である。次に、Ｄ2 の数値の設定はアップダウン
スイッチ８で所望の周波数１５０ＭＨｚに設定するが、
この場合受信周波数を入力すると変換されるＩＦ周波数
との和又は差分の周波数がＣＰＵ５のソフトによって設
定され、ＣＰＵ５から第２のＤＤＳ６にＤ2 ／２n が設
定される。
ＨＦ帯及び４５０ＭＨｚのＵＨＦ帯の受信機の局部発振
器に用いる場合の１５０ＭＨｚ帯について説明する。こ
の１５０ＭＨｚの受信周波数に対する局部発振周波数は
１８０ＭＨｚ、基準周波数Ｆｒｅｆを高調波が受信周波
数に当たらない２０ＭＨｚとし、第２のＤＤＳ６の計数
範囲である２n の指数n を３２ｂｉｔとすると、Ｄ２／
２ｎは１８０ＭＨｚ／２32となり、第２のＤＤＳ６でサ
ンプリングされて８３８．１９ＫＨｚになる。この数値
の内２32はＤＤＳ ＩＣのハードウェアで決まっており
固定値である。次に、Ｄ2 の数値の設定はアップダウン
スイッチ８で所望の周波数１５０ＭＨｚに設定するが、
この場合受信周波数を入力すると変換されるＩＦ周波数
との和又は差分の周波数がＣＰＵ５のソフトによって設
定され、ＣＰＵ５から第２のＤＤＳ６にＤ2 ／２n が設
定される。
【００１８】次にＶＣＯ１の出力１８０ＭＨｚの周波数
は、先ずデバイダ９により１／１００分周されて１．８
となり、クロック信号として第１のＤＤＳ２に入力さ
れ、この第１のＤＤＳ２のＤ1 ／２m の設定によりサン
プリングされるが、この設定はデバイダ９により、 Ｆ＝Ｆｒｅｆ×Ｄ2 ／２n ×２m ／Ｄ1 ×Ｄ（分周） ………７ となり、 Ｄ1 ＝Ｆｒｅｆ×２m-n×Ｄ（分周） ………８ となる。第２のＤＤＳ６の計数範囲の２の指数n を３２
とし、第１のＤＤＳ２のＤＤＳ ＩＣのハードウェアに
よる２の指数m が２５ｂｉｔとすると、基準発振周波数
Ｆｒｅｆが２０ＭＨｚであるから、８式からＤ1 は１
５．６２５×１０6 となる。この第１のＤＤＳ２の出力
は位相比較器３に入力する第２のＤＤＳ６から出力され
た位相比較信号に対して、第１のＤＤＳ２の出力信号は
ロックアップが可能な信号である。
は、先ずデバイダ９により１／１００分周されて１．８
となり、クロック信号として第１のＤＤＳ２に入力さ
れ、この第１のＤＤＳ２のＤ1 ／２m の設定によりサン
プリングされるが、この設定はデバイダ９により、 Ｆ＝Ｆｒｅｆ×Ｄ2 ／２n ×２m ／Ｄ1 ×Ｄ（分周） ………７ となり、 Ｄ1 ＝Ｆｒｅｆ×２m-n×Ｄ（分周） ………８ となる。第２のＤＤＳ６の計数範囲の２の指数n を３２
とし、第１のＤＤＳ２のＤＤＳ ＩＣのハードウェアに
よる２の指数m が２５ｂｉｔとすると、基準発振周波数
Ｆｒｅｆが２０ＭＨｚであるから、８式からＤ1 は１
５．６２５×１０6 となる。この第１のＤＤＳ２の出力
は位相比較器３に入力する第２のＤＤＳ６から出力され
た位相比較信号に対して、第１のＤＤＳ２の出力信号は
ロックアップが可能な信号である。
【００１９】無線通信機において、１５０ＭＨｚ前後の
ＶＨＦ帯や４５０ＭＨｚ前後のＵＨＦ帯を受信する場合
を考えると、ＰＬＬ回路の位相比較器３で位相比較する
周波数信号がＶＨＦ帯の場合は１ＭＨｚ付近であるのに
対して、ＵＨＦ帯の場合はその３倍位の周波数になるの
で、このような場合は第２のＤＤＳ６の出力にも不図示
のデバイダで分周したものを位相比較信号として位相比
較器３に出力することもあるので、この場合はデバイダ
９の分周比も変更しなければならない。
ＶＨＦ帯や４５０ＭＨｚ前後のＵＨＦ帯を受信する場合
を考えると、ＰＬＬ回路の位相比較器３で位相比較する
周波数信号がＶＨＦ帯の場合は１ＭＨｚ付近であるのに
対して、ＵＨＦ帯の場合はその３倍位の周波数になるの
で、このような場合は第２のＤＤＳ６の出力にも不図示
のデバイダで分周したものを位相比較信号として位相比
較器３に出力することもあるので、この場合はデバイダ
９の分周比も変更しなければならない。
【００２０】
【発明の効果】本発明によれば、ＰＬＬ回路の位相比較
器に供給する位相比較信号は基準発振周波数をクロック
信号として第２のＤＤＳに供給し、設定されている所望
の発振周波数によりサンプリングされた位相比較信号
と、ＶＣＯの出力もクロック信号として第１のＤＤＳに
供給し、その出力を位相比較信号と位相比較してＰＬＬ
回路がロックアップすると所望の発振周波数を出力する
構成として、第１のＤＤＳの設定値を基準発振周波数に
基づく数値に設定することで基準発振周波数を任意に設
定できるので基準発振周波数に係わる高次高調波の影響
も避けることができる。それに、ＤＤＳはデジタルＩＣ
なので比較的安価で安全度も高いという実用上のすぐれ
た効果がある。
器に供給する位相比較信号は基準発振周波数をクロック
信号として第２のＤＤＳに供給し、設定されている所望
の発振周波数によりサンプリングされた位相比較信号
と、ＶＣＯの出力もクロック信号として第１のＤＤＳに
供給し、その出力を位相比較信号と位相比較してＰＬＬ
回路がロックアップすると所望の発振周波数を出力する
構成として、第１のＤＤＳの設定値を基準発振周波数に
基づく数値に設定することで基準発振周波数を任意に設
定できるので基準発振周波数に係わる高次高調波の影響
も避けることができる。それに、ＤＤＳはデジタルＩＣ
なので比較的安価で安全度も高いという実用上のすぐれ
た効果がある。
【図１】本発明の一実施例を示すＰＬＬ回路の要部のブ
ロック図である。
ロック図である。
【図２】本発明のＤＤＳを備えたＰＬＬ回路にデバイダ
を配設した他の実施例のブロック図である。
を配設した他の実施例のブロック図である。
【図３】従来技術のＰＬＬ回路のブロック図である。
１ 電圧制御発振器（ＶＣＯ） ２ 第１のＤＤＳ ３ 位相比較器（ＰＤ） ４ ＬＰＦ ５ ＣＰＵ ６ 第２のＤＤＳ ７ 基準発振器 ８ アップダウンスイッチ ９ デバイダ
Claims (1)
- 【請求項１】 電圧制御発振器と、位相比較器と、ＬＰ
Ｆと、基準発振器と、基準発振器の出力をクロック信号
として入力し、設定された周波数値に応じた位相比較信
号を位相比較器に出力するＤＤＳとで構成したＰＬＬ回
路において、 前記電圧制御発振器と位相比較器の間に電圧制御発振器
の出力をクロック信号として入力し設定値に応じて周波
数変更した信号を出力する第１のＤＤＳと、基準発振器
の出力をクロック信号として入力して位相比較信号を生
成して出力する第２のＤＤＳを備えたＰＬＬ回路とし、
第１のＤＤＳの設定値を基準発振周波数に準拠した数値
に変更することで、基準発振周波数を任意に変更できる
ことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08104744A JP3096636B2 (ja) | 1996-04-03 | 1996-04-03 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08104744A JP3096636B2 (ja) | 1996-04-03 | 1996-04-03 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09270706A JPH09270706A (ja) | 1997-10-14 |
| JP3096636B2 true JP3096636B2 (ja) | 2000-10-10 |
Family
ID=14389012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08104744A Expired - Fee Related JP3096636B2 (ja) | 1996-04-03 | 1996-04-03 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3096636B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004068713A2 (ja) | 2002-11-19 | 2004-08-12 | Fujitsu Limited | 周波数合成器 |
| US7239266B2 (en) * | 2004-08-26 | 2007-07-03 | Honeywell International Inc. | Radar altimeter |
| JP2007221689A (ja) * | 2006-02-20 | 2007-08-30 | Yagi Antenna Co Ltd | 広帯域高周波発振回路 |
| US7773962B2 (en) * | 2006-09-13 | 2010-08-10 | Intel Corporation | Method and apparatus for efficiently applying frequency correction |
| JP5931628B2 (ja) * | 2011-08-01 | 2016-06-08 | 日本電波工業株式会社 | 水晶発振器 |
| JP5988662B2 (ja) * | 2012-04-11 | 2016-09-07 | 三菱電機株式会社 | 周波数変調発振源およびレーダ装置 |
| CN103839472A (zh) * | 2013-03-24 | 2014-06-04 | 柳州铁道职业技术学院 | 铁路沙盘移频信号发生器 |
-
1996
- 1996-04-03 JP JP08104744A patent/JP3096636B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09270706A (ja) | 1997-10-14 |
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