JPH05122066A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH05122066A JPH05122066A JP3306546A JP30654691A JPH05122066A JP H05122066 A JPH05122066 A JP H05122066A JP 3306546 A JP3306546 A JP 3306546A JP 30654691 A JP30654691 A JP 30654691A JP H05122066 A JPH05122066 A JP H05122066A
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- JP
- Japan
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- frequency
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- synthesizer
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- 238000009499 grossing Methods 0.000 claims abstract description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000003786 synthesis reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000013139 quantization Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 広い周波数範囲にわたって細かな周波数ステ
ップの周波数信号を得ることができ、しかも位相雑音を
抑圧した周波数シンセサイザを得る。 【構成】 基準発振器１と、チャネル番号により指定さ
れた周波数信号を発生するＤＤＳ（直接ディジタル合成
シンセサイザ）２と、ＤＤＳ２の出力を逓倍する周波数
逓倍回路３と、基準発振器１の出力を逓倍する可変周波
数逓倍回路４と、ＶＣＯ（電圧制御発振器）８と、ＶＣ
Ｏの出力を分周する分周器９と、分周器９の出力と可変
周波数逓倍回路４の出力との周波数差を得るミキサ５
と、ＬＰＦ１０と、ＬＰＦ１０の出力と周波数逓倍回路
３の出力との位相比較を行う位相比較器６と、その出力
を平滑化するループフィルタ７とで構成される。
ップの周波数信号を得ることができ、しかも位相雑音を
抑圧した周波数シンセサイザを得る。 【構成】 基準発振器１と、チャネル番号により指定さ
れた周波数信号を発生するＤＤＳ（直接ディジタル合成
シンセサイザ）２と、ＤＤＳ２の出力を逓倍する周波数
逓倍回路３と、基準発振器１の出力を逓倍する可変周波
数逓倍回路４と、ＶＣＯ（電圧制御発振器）８と、ＶＣ
Ｏの出力を分周する分周器９と、分周器９の出力と可変
周波数逓倍回路４の出力との周波数差を得るミキサ５
と、ＬＰＦ１０と、ＬＰＦ１０の出力と周波数逓倍回路
３の出力との位相比較を行う位相比較器６と、その出力
を平滑化するループフィルタ７とで構成される。
Description
【０００１】
【産業上の利用分野】本発明は通信分野等で用いられる
周波数シンセサイザに関し、特に高ＲＦ周波数帯で使用
する細かい周波数ステップの周波数シンセサイザに関す
る。
周波数シンセサイザに関し、特に高ＲＦ周波数帯で使用
する細かい周波数ステップの周波数シンセサイザに関す
る。
【０００２】
【従来の技術】従来の周波数シンセサイザの一例を図２
に示す。同図において、１は基準発振器であり、この基
準発振器１の出力を分周器１５で分周し、位相比較器６
に入力させる。又、ＶＣＯ（電圧制御発振器）８の出力
をプログラマブル分周器９で分周して位相比較器６に入
力させ、ここで前記分周器１５の出力と位相比較する。
この比較結果はループフィルタ７で平滑化され、前記Ｖ
ＣＯ８に制御電圧として入力される。
に示す。同図において、１は基準発振器であり、この基
準発振器１の出力を分周器１５で分周し、位相比較器６
に入力させる。又、ＶＣＯ（電圧制御発振器）８の出力
をプログラマブル分周器９で分周して位相比較器６に入
力させ、ここで前記分周器１５の出力と位相比較する。
この比較結果はループフィルタ７で平滑化され、前記Ｖ
ＣＯ８に制御電圧として入力される。
【０００３】この周波数シンセサイザでは、今ＶＣＯ８
の出力周波数をｆOとし、プログラマブル分周器９の分
周比をＮ（Ｎは可変数）、基準発振器１の周波数を
ｆR 、分周器２１の分周比をｍとすると、ＰＬＬ（位相
同期ループ）の同期状態においては、 ｆO ／Ｎ＝ｆR ／ｍ＝Δｆ （１） ∴ ｆO ＝Ｎ・Δｆ （２） Ｎを変えることにより、ＶＣＯ８の出力周波数はΔｆ単
位で変わり、Δｆステップの周波数シンセサイザとな
る。この周波数シンセサイザでは、位相比較をΔｆの周
波数単位で行うため、ＰＬＬの等化帯域幅をΔｆよりも
充分狭くしなくてはならない。このため、ＰＬＬの追随
性が悪くなり、ＶＣＯ８の内部雑音に起因する位相雑音
を抑圧することが困難になる。
の出力周波数をｆOとし、プログラマブル分周器９の分
周比をＮ（Ｎは可変数）、基準発振器１の周波数を
ｆR 、分周器２１の分周比をｍとすると、ＰＬＬ（位相
同期ループ）の同期状態においては、 ｆO ／Ｎ＝ｆR ／ｍ＝Δｆ （１） ∴ ｆO ＝Ｎ・Δｆ （２） Ｎを変えることにより、ＶＣＯ８の出力周波数はΔｆ単
位で変わり、Δｆステップの周波数シンセサイザとな
る。この周波数シンセサイザでは、位相比較をΔｆの周
波数単位で行うため、ＰＬＬの等化帯域幅をΔｆよりも
充分狭くしなくてはならない。このため、ＰＬＬの追随
性が悪くなり、ＶＣＯ８の内部雑音に起因する位相雑音
を抑圧することが困難になる。
【０００４】このような点を解消するために、図３に示
す周波数シンセサイザが提案されている。この周波数シ
ンセサイザは、前記した周波数シンセサイザの分周器２
１に代えてＤＤＳ（直接ディジタル合成シンセサイザ）
２を用いたものである。ＤＤＳは図４に示すように、Ｑ
ビット２進加算器１１と、ラッチ１２と、Ｄ／Ａ変換器
１３と、ＬＰＦ（低域ろ波器）１４とで構成される。そ
して、その出力周波数ｆDDS は、次式によって与えられ
る。但し、Ｍ＋ｋは外部から指定されるチャネル番号で
ある。 ｆDDS （Ｍ＋ｋ）＝（Ｍ＋ｋ）・ｆR ／２Q ＝Ｍ・ｆR ／２Q ＋ｋ・ｆR ／２Q （３）
す周波数シンセサイザが提案されている。この周波数シ
ンセサイザは、前記した周波数シンセサイザの分周器２
１に代えてＤＤＳ（直接ディジタル合成シンセサイザ）
２を用いたものである。ＤＤＳは図４に示すように、Ｑ
ビット２進加算器１１と、ラッチ１２と、Ｄ／Ａ変換器
１３と、ＬＰＦ（低域ろ波器）１４とで構成される。そ
して、その出力周波数ｆDDS は、次式によって与えられ
る。但し、Ｍ＋ｋは外部から指定されるチャネル番号で
ある。 ｆDDS （Ｍ＋ｋ）＝（Ｍ＋ｋ）・ｆR ／２Q ＝Ｍ・ｆR ／２Q ＋ｋ・ｆR ／２Q （３）
【０００５】標本定理の要求から、ｆDDS はｆR に比べ
て充分小さいことが必要である。即ち、 （Ｍ＋ｋ）・ｆR ／２Q ≪ｆR （４） ＤＤＳのビット数Ｑを大きくすることにより、いくらで
も細かな周波数ステップの制御が可能となる。このと
き、図３の周波数シンセサイザの出力周波数ｆO は、次
式となる。 ｆO ＝Ｎ・Ｍ・ｆR ／２Q ＋ｋ・Ｎ・ｆR ／２Q （５）
て充分小さいことが必要である。即ち、 （Ｍ＋ｋ）・ｆR ／２Q ≪ｆR （４） ＤＤＳのビット数Ｑを大きくすることにより、いくらで
も細かな周波数ステップの制御が可能となる。このと
き、図３の周波数シンセサイザの出力周波数ｆO は、次
式となる。 ｆO ＝Ｎ・Ｍ・ｆR ／２Q ＋ｋ・Ｎ・ｆR ／２Q （５）
【０００６】
【発明が解決しようとする課題】ここで、ｆR はＤＤＳ
の動作速度から高々１０ＭＨZ に制限される。そのた
め、ＲＦ帯の周波数シンセサイザにおいては、Ｎが大き
な値となってしまう。例えば、Ｍ・ｆR ／２Q が１ＭＨ
Z とすると、１ＧＨZ の周波数を発生するためには、Ｎ
は1000程度になる。図４に示すＤＤＳは、加算器１１自
体はＱビットであっても、実際にＤ／Ａ変換器１３に出
力されるのは上位Ｌビット、例えばＬ＝１２である。こ
のため、Ｄ／Ａ変換器１３において量子化雑音が発生す
ることを避けることができない。
の動作速度から高々１０ＭＨZ に制限される。そのた
め、ＲＦ帯の周波数シンセサイザにおいては、Ｎが大き
な値となってしまう。例えば、Ｍ・ｆR ／２Q が１ＭＨ
Z とすると、１ＧＨZ の周波数を発生するためには、Ｎ
は1000程度になる。図４に示すＤＤＳは、加算器１１自
体はＱビットであっても、実際にＤ／Ａ変換器１３に出
力されるのは上位Ｌビット、例えばＬ＝１２である。こ
のため、Ｄ／Ａ変換器１３において量子化雑音が発生す
ることを避けることができない。
【０００７】この量子化雑音は式（５）から判るよう
に、シンセサイザ出力においてＮ倍されるため、Ｎが大
きくなると、この量子化雑音に起因する位相雑音が増大
することになる。本発明の目的は、広い周波数範囲にわ
たって細かな周波数ステップで周波数信号を得ることが
でき、しかも位相雑音の小さい周波数シンセサイザを提
供することにある。
に、シンセサイザ出力においてＮ倍されるため、Ｎが大
きくなると、この量子化雑音に起因する位相雑音が増大
することになる。本発明の目的は、広い周波数範囲にわ
たって細かな周波数ステップで周波数信号を得ることが
でき、しかも位相雑音の小さい周波数シンセサイザを提
供することにある。
【０００８】
【課題を解決するための手段】本発明の周波数シンセサ
イザは、基準発振器と、この基準発振器の出力をタイミ
ング源としてチャネル番号により指定された周波数信号
を発生するＤＤＳと、このＤＤＳの出力を所定の周波数
逓倍を行う第１の周波数逓倍回路と、基準発振器の出力
をチャネル番号で指定された値で周波数逓倍を行う可変
型の第２の周波数逓倍回路と、目的とする周波数帯で発
振するＶＣＯと、このＶＣＯの出力を分周する分周器
と、この分周器の出力と第２の周波数逓倍回路の出力と
の周波数差を得るミキサと、このミキサの出力から高周
波成分を除去するフィルタと、このフィルタの出力と第
１の周波数逓倍回路の出力との位相比較を行う位相比較
器と、この位相比較器の出力を平滑化してＶＣＯの制御
電圧とするループフィルタとを備える。
イザは、基準発振器と、この基準発振器の出力をタイミ
ング源としてチャネル番号により指定された周波数信号
を発生するＤＤＳと、このＤＤＳの出力を所定の周波数
逓倍を行う第１の周波数逓倍回路と、基準発振器の出力
をチャネル番号で指定された値で周波数逓倍を行う可変
型の第２の周波数逓倍回路と、目的とする周波数帯で発
振するＶＣＯと、このＶＣＯの出力を分周する分周器
と、この分周器の出力と第２の周波数逓倍回路の出力と
の周波数差を得るミキサと、このミキサの出力から高周
波成分を除去するフィルタと、このフィルタの出力と第
１の周波数逓倍回路の出力との位相比較を行う位相比較
器と、この位相比較器の出力を平滑化してＶＣＯの制御
電圧とするループフィルタとを備える。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の周波数シンセサイザのブ
ロック回路図である。同図において、１は基準発振器、
２はＤＤＳ、６は位相比較器、７はループフィルタ、８
はＶＣＯである。ＤＤＳ２の出力を周波数逓倍回路３で
一定値Ｙ倍の周波数に逓倍し、位相比較器６に入力させ
る。又、基準発振器１の出力を可変周波数逓倍回路４に
より、外部から与えられる周波数比ＫによってＫ倍の周
波数に逓倍し、ミキサ５に入力させる。このミキサ５に
はＮ分周器９によってＮ分周されたＶＣＯ８の出力も入
力され、これらを乗算して得た周波数差の出力をＬＰＦ
１０を通して前記位相比較器６に入力させている。
る。図１は本発明の一実施例の周波数シンセサイザのブ
ロック回路図である。同図において、１は基準発振器、
２はＤＤＳ、６は位相比較器、７はループフィルタ、８
はＶＣＯである。ＤＤＳ２の出力を周波数逓倍回路３で
一定値Ｙ倍の周波数に逓倍し、位相比較器６に入力させ
る。又、基準発振器１の出力を可変周波数逓倍回路４に
より、外部から与えられる周波数比ＫによってＫ倍の周
波数に逓倍し、ミキサ５に入力させる。このミキサ５に
はＮ分周器９によってＮ分周されたＶＣＯ８の出力も入
力され、これらを乗算して得た周波数差の出力をＬＰＦ
１０を通して前記位相比較器６に入力させている。
【００１０】この構成によれば、今、出力周波数をｆO
とすると、位相同期状態においては、次式の関係とな
る。 ｆO ／Ｎ−Ｋ・ｆR ＝Ｙ（Ｍ＋ｋ）・ｆR ／２Q （６） 即ち、 ｆO ／Ｎ＝Ｋ・ｆR ＋Ｙ・Ｍ・ｆR ／２Q ＋ｋ・Ｙ・ｆR ／２Q （７）
とすると、位相同期状態においては、次式の関係とな
る。 ｆO ／Ｎ−Ｋ・ｆR ＝Ｙ（Ｍ＋ｋ）・ｆR ／２Q （６） 即ち、 ｆO ／Ｎ＝Ｋ・ｆR ＋Ｙ・Ｍ・ｆR ／２Q ＋ｋ・Ｙ・ｆR ／２Q （７）
【００１１】ここで、分周比Ｎの効果は単に出力周波数
ｆO をＮ倍にするだけであるので、以後Ｎ＝１の場合に
ついて説明する。すると、 ｆO ＝（Ｋ＋Ｙ・Ｍ／２Q ）ｆR ＋ｋ・Δｆ（８） 但し、 Δｆ＝Ｙ・ｆR ／２Q （９） 式（８）において、Ｋを１変えると、出力周波数はｆR
変化され、ｋを１変えるとΔｆだけ周波数が変化され
る。
ｆO をＮ倍にするだけであるので、以後Ｎ＝１の場合に
ついて説明する。すると、 ｆO ＝（Ｋ＋Ｙ・Ｍ／２Q ）ｆR ＋ｋ・Δｆ（８） 但し、 Δｆ＝Ｙ・ｆR ／２Q （９） 式（８）において、Ｋを１変えると、出力周波数はｆR
変化され、ｋを１変えるとΔｆだけ周波数が変化され
る。
【００１２】したがって、可変周波数逓倍回路４を制御
することで、大きな周波数ステップで周波数を変化で
き、ＤＤＳ２を制御することで小さな周波数ステップで
周波数を変化することができる。今、ｋの範囲を０，
１，２，…，Ｍ−１として隙間なく周波数範囲をカバー
するためには、 Ｍ・Δｆ＝Ｙ・Ｍ・ｆR ／２Q ≧ｆR （１０） となる必要がある。
することで、大きな周波数ステップで周波数を変化で
き、ＤＤＳ２を制御することで小さな周波数ステップで
周波数を変化することができる。今、ｋの範囲を０，
１，２，…，Ｍ−１として隙間なく周波数範囲をカバー
するためには、 Ｍ・Δｆ＝Ｙ・Ｍ・ｆR ／２Q ≧ｆR （１０） となる必要がある。
【００１３】そこで、 Ｙ・Ｍ／２Q ＝１ （１１） となるようにＭ，Ｙ，Ｑを設定すれば、 ｆO ＝〔（Ｋ＋１）・Ｍ＋ｋ〕・Δｆ （１２） 但し、 Δｆ＝ｆR ／Ｍ となり、重複することなく指定されたチャネル番号、 ｎ（Ｋ＋１，ｋ）＝（Ｋ＋１）・Ｍ＋ｋ （１３） に対して、 ｆO （ｎ）＝ｎ・Δｆ （１４） なる周波数を発生することができる。
【００１４】したがって、式（９）及び（１２）で示さ
れるように、Ｑを必要なだけ大きく設定することによ
り、いくらでも小さな周波数ステップを実現することが
できる。又、Ｋによる大きな周波数ステップも実現可能
となる。これにより、両者を併せて広い周波数範囲で微
小な周波数ステップの周波数信号を発生することができ
る。しかも、ＤＤＳ２からＶＣＯ８に至る経路において
行われる周波数逓倍は、周波数逓倍器３のＹ倍であり、
このＹ値は実用的には１０程度に設定しておけばよいた
め、ＤＤＳ２の量子化雑音の増大を低く抑えることがで
きる。
れるように、Ｑを必要なだけ大きく設定することによ
り、いくらでも小さな周波数ステップを実現することが
できる。又、Ｋによる大きな周波数ステップも実現可能
となる。これにより、両者を併せて広い周波数範囲で微
小な周波数ステップの周波数信号を発生することができ
る。しかも、ＤＤＳ２からＶＣＯ８に至る経路において
行われる周波数逓倍は、周波数逓倍器３のＹ倍であり、
このＹ値は実用的には１０程度に設定しておけばよいた
め、ＤＤＳ２の量子化雑音の増大を低く抑えることがで
きる。
【００１５】
【発明の効果】以上説明したように本発明は、基準発振
器の可変逓倍出力とＶＣＯの分周出力とで得た周波数差
の出力と、ＤＤＳの逓倍出力とを位相比較してＰＬＬを
構成しているので、可変逓倍回路とＤＤＳを制御するこ
とで、極めて広い周波数範囲で、しかも極めて微小な周
波数ステップの周波数シンセサイザが実現できる効果が
ある。又、ＤＤＳから出力までの間の周波数逓倍数を小
さくでき、ＤＤＳの量子化雑音を抑制することができる
効果もある。
器の可変逓倍出力とＶＣＯの分周出力とで得た周波数差
の出力と、ＤＤＳの逓倍出力とを位相比較してＰＬＬを
構成しているので、可変逓倍回路とＤＤＳを制御するこ
とで、極めて広い周波数範囲で、しかも極めて微小な周
波数ステップの周波数シンセサイザが実現できる効果が
ある。又、ＤＤＳから出力までの間の周波数逓倍数を小
さくでき、ＤＤＳの量子化雑音を抑制することができる
効果もある。
【図１】本発明の周波数シンセサイザの一実施例のブロ
ック回路図である。
ック回路図である。
【図２】従来の周波数シンセサイザの一例のブロック回
路図である。
路図である。
【図３】従来の周波数シンセサイザの他の例のブロック
回路図である。
回路図である。
【図４】ＤＤＳのブロック回路図である。
１ 基準発振器 ２ ＤＤＳ ３ 周波数逓倍回路 ４ 可変周波数逓倍回路 ５ ミキサ ６ 位相比較器 ７ ループフィルタ ８ ＶＣＯ ９ 分周器 １０ ＬＰＦ
Claims (1)
- 【請求項１】 外部から指定されたチャネル番号に対応
する周波数信号を発生するための周波数シンセサイザで
あって、基準発振器と、この基準発振器の出力をタイミ
ング源として前記チャネル番号により指定された周波数
信号を発生するＤＤＳ（直接ディジタル合成シンセサイ
ザ）と、このＤＤＳの出力を所定の周波数逓倍を行う第
１の周波数逓倍回路と、前記基準発振器の出力を前記チ
ャネル番号で指定された値で周波数逓倍を行う可変型の
第２の周波数逓倍回路と、目的とする周波数帯で発振す
るＶＣＯ（電圧制御発振器）と、このＶＣＯの出力を分
周する分周器と、この分周器の出力と前記第２の周波数
逓倍回路の出力との周波数差を得るミキサと、このミキ
サの出力から高周波成分を除去するフィルタと、このフ
ィルタの出力と前記第１の周波数逓倍回路の出力との位
相比較を行う位相比較器と、この位相比較器の出力を平
滑化して前記ＶＣＯの制御電圧とするループフィルタと
を備えることを特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306546A JPH05122066A (ja) | 1991-10-26 | 1991-10-26 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306546A JPH05122066A (ja) | 1991-10-26 | 1991-10-26 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122066A true JPH05122066A (ja) | 1993-05-18 |
Family
ID=17958344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3306546A Pending JPH05122066A (ja) | 1991-10-26 | 1991-10-26 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122066A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014012180A1 (en) | 2012-07-16 | 2014-01-23 | Nanowave Technologies Inc. | Ultra low phase noise signal source |
| CN104062637A (zh) * | 2014-05-29 | 2014-09-24 | 国家电网公司 | 无人机巡线避障雷达宽带线性调频连续毫米波信号发射源 |
| JP2015527826A (ja) * | 2012-07-23 | 2015-09-17 | アソシエイテッド ユニバーシティーズ，インコーポレイテッド | 可変周波数コムラインおよび周波数トグリングを利用するシンセサイザー方法 |
-
1991
- 1991-10-26 JP JP3306546A patent/JPH05122066A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014012180A1 (en) | 2012-07-16 | 2014-01-23 | Nanowave Technologies Inc. | Ultra low phase noise signal source |
| EP2873152A4 (en) * | 2012-07-16 | 2016-03-09 | Nanowave Technologies Inc | SIGNAL SOURCE WITH VERY LOW PHASE RUSH |
| JP2015527826A (ja) * | 2012-07-23 | 2015-09-17 | アソシエイテッド ユニバーシティーズ，インコーポレイテッド | 可変周波数コムラインおよび周波数トグリングを利用するシンセサイザー方法 |
| CN104062637A (zh) * | 2014-05-29 | 2014-09-24 | 国家电网公司 | 无人机巡线避障雷达宽带线性调频连续毫米波信号发射源 |
| CN104062637B (zh) * | 2014-05-29 | 2017-01-18 | 国家电网公司 | 无人机巡线避障雷达宽带线性调频连续毫米波信号发射源 |
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